CN107393873B - 薄膜晶体管阵列基板的制作方法 - Google Patents
薄膜晶体管阵列基板的制作方法 Download PDFInfo
- Publication number
- CN107393873B CN107393873B CN201710534472.9A CN201710534472A CN107393873B CN 107393873 B CN107393873 B CN 107393873B CN 201710534472 A CN201710534472 A CN 201710534472A CN 107393873 B CN107393873 B CN 107393873B
- Authority
- CN
- China
- Prior art keywords
- layer
- insulating layer
- thin film
- source
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 57
- 239000000758 substrate Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 70
- 239000002184 metal Substances 0.000 claims abstract description 70
- 239000004065 semiconductor Substances 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 10
- 239000010408 film Substances 0.000 claims description 9
- 241001239379 Calophysus macropterus Species 0.000 claims description 4
- -1 MoNb Inorganic materials 0.000 claims description 4
- 229910016024 MoTa Inorganic materials 0.000 claims description 4
- 229910016027 MoTi Inorganic materials 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 18
- 238000002834 transmittance Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Abstract
一种薄膜晶体管阵列基板的制作方法，利用同一道光罩制程对第二金属层和半导体薄膜层进行蚀刻形成源漏极金属部、数据线和半导体层，而且利用同一道光罩制程对第二透明导电层和源漏极金属部进行蚀刻形成像素电极、源极和漏极，其中源极连接至数据线，像素电极直接与漏极接触，能确保像素电极与漏极之间良好连接，因此漏极无需设计成较大的面积，这样可以增加薄膜晶体管阵列基板中像素区域内的透光区域面积，有效地提高了液晶显示装置的开口率进而提高了穿透率。
Description
技术领域
本发明涉及液晶显示技术领域，且特别是涉及一种薄膜晶体管阵列基板的制作方法。
背景技术
目前，高清显示装置(HD，High Definition)和全高清显示装置(FHD，Full HighDefinition)越来越受到人们的欢迎，高分辨率高穿透率的液晶显示装置(LCD，LiquidCrystal Display)更是一个趋势。液晶显示装置的显示屏幕越来越大，而在大尺寸的显示屏幕中，每英寸所拥有的像素数目(PPI，Pixels Per Inch)数值越高，即代表显示屏幕能够以越高的密度显示图像，图像的细节就会越丰富。但在相同尺寸的显示区域内，像素数目越高，所形成的像素区域的面积也会越小，每个像素区域内的透光区域的面积也会变小，因此，现有的高PPI的液晶显示装置的开口率和穿透率依然较低。为了提高液晶显示装置的开口率和穿透率，一般的方法是使用新材料或者使用新技术如低温多晶硅技术(LTPS，LowTemperature Poly-silicon)、有机发光二极管技术(OLED，Organic Light EmittingDiode)等，而新材料和新技术的制程条件苛刻且良率较低。
图1是现有一种薄膜晶体管阵列基板的单个像素区域的平面结构示意图。图2是图1所示的薄膜晶体管阵列基板沿II-II线的截面结构示意图。薄膜晶体管阵列基板包括多条扫描线和多条数据线，且多条扫描线11b和多条数据线14c相互交叉限定出多个像素区域，扫描线11b和数据线14c交叉位置处设置有薄膜晶体管，图1中所示的是薄膜晶体管阵列基板中的一个像素区域内的示意图。请参图1和图2，现有的一种薄膜晶体管阵列基板包括衬底10、栅极11a、栅极绝缘层12、半导体层13a、源极14a和漏极14b、第一绝缘层15、公共电极16、第二绝缘层17和像素电极18。栅极11a形成在衬底10上。栅极绝缘层12形成在衬底10上并覆盖栅极11a。半导体层13a形成在栅极绝缘层12上并位于栅极11a上方。源极14a和漏极14b形成在栅极绝缘层12上，源极14a和漏极14b彼此分隔并分别与半导体层13a的两端接触，以使中间部分的半导体层13a从源极14a和漏极14b之间露出。第一绝缘层15形成在栅极绝缘层12上，并覆盖源极14a和漏极14b以及从源极14a和漏极14b之间露出部分的半导体层13a，公共电极16形成在第一绝缘层15上。第二绝缘层17覆盖公共电极16。在第一绝缘层15和第二绝缘层17上形成接触孔17a以导通漏极14b和像素电极18a。像素电极18a形成在第二绝缘层17上，并填入接触孔17a中与漏极14b接触实现电连接。
现有的薄膜晶体管阵列基板的制作过程中至少需要使用六道光罩制程。具体地，利用第一道光罩制程，在衬底10上形成栅极11a。在衬底10上形成栅极绝缘层12并覆盖栅极11a，利用第二道光罩制程，在栅极绝缘层12上形成半导体层13a，且半导体层13a的位置位于栅极11a的正上方。在半导体层13a形成之后，利用第三道光罩制程，在栅极绝缘层12和半导体层13a上形成源极14a和漏极14b。在源极14a和漏极14b之后，形成第一绝缘层15。利用第四道光罩制程，在第一绝缘层15上形成公共电极16。在公共电极16上形成第二绝缘层17，并利用第五道光罩制程，在第一绝缘层15和第二绝缘层17上形成接触孔17a，以露出部分的漏极14b。利用第六道光罩制程，在第二绝缘层17上形成像素电极18a，像素电极18a填入接触孔17a中与漏极14b接触实现电连接。
为了使像素电极18a与漏极14b电连接更可靠，用于导通像素电极18a与漏极14b的接触孔17a要设计得较大，因此，需将漏极14b设计为方形且面积相对接触孔17a更大，才不会在形成接触孔17a时影响到漏极14b下方的其它层结构如半导体层13a等，而漏极14b的材料是不透光材料，遮挡住了像素区域内的部分透光区域，因此，漏极14b的面积较大会导致像素区域内的开口(即透光区域)面积相应变小，像素区域的开口率较低。液晶显示装置包括对置的薄膜晶体管阵列基板和彩色滤光基板，彩色滤光基板上设置有用于遮挡两块基板中所有不透光材料的黑矩阵层(图未示意)，若漏极14b的面积过大，则黑矩阵层也要相应制作成与漏极14b面积匹配的大小以将漏极14b遮挡住，最终所形成的液晶显示装置的开口率和穿透率较低。因此，提高液晶显示装置的开口率和穿透率成为当下急待解决的问题。
发明内容
本发明的目的在于提供一种薄膜晶体管阵列基板及其制作方法，可以提高液晶显示装置的开口率，进而提高液晶显示装置的穿透率。
本发明解决其技术问题是采用以下的技术方案来实现的。
一种薄膜晶体管阵列基板的制作方法，包括：
在衬底上沉积第一金属层，利用第一道光罩制程对第一金属层进行蚀刻形成栅极和扫描线；
连续沉积栅极绝缘层、半导体薄膜层和第二金属层，其中栅极绝缘层形成在衬底上并覆盖栅极和扫描线，半导体薄膜层形成在栅极绝缘层上，第二金属层形成在半导体薄膜层上；
利用第二道光罩制程对第二金属层和半导体薄膜层进行蚀刻，其中第二金属层在被蚀刻后形成源漏极金属部和与源漏极金属部连接的数据线，半导体薄膜层在被蚀刻后形成半导体层；
沉积第一绝缘层，第一绝缘层覆盖源漏极金属部和数据线；
在第一绝缘层上沉积第一透明导电层；
利用第三道光罩制程对第一透明导电层进行蚀刻形成公共电极和通孔，通孔对应源漏极金属部设置，露出覆盖在源漏极金属部上方的第一绝缘层；
沉积第二绝缘层，第二绝缘层覆盖公共电极，第二绝缘层还填入通孔中并覆盖第一绝缘层；
利用第四道光罩制程对第二绝缘层和第一绝缘层进行蚀刻，在对应源漏极金属部的位置形成贯穿第二绝缘层和第一绝缘层的接触孔，通过接触孔露出源漏极金属部；
在第二绝缘层上沉积第二透明导电层，第二透明导电层填入接触孔中并覆盖源漏极金属部；
利用第五道光罩制程对第二透明导电层和源漏极金属部进行蚀刻，其中第二透明导电层在被蚀刻后形成像素电极，源漏极金属部在被蚀刻后形成彼此分隔的源极和漏极，半导体层从源极和漏极之间露出,像素电极与漏极接触，源极连接至数据线。
进一步地，还包括沉积第三绝缘层，第三绝缘层覆盖像素电极和露出的半导体层；
进一步地，还包括利用第六道光罩制程对第三绝缘层进行蚀刻形成绝缘块，绝缘块位于半导体层上方并将露出的半导体层覆盖。
进一步地，第二金属层和半导体薄膜层是在同一道光罩制程中蚀刻的，除了源漏极金属部的下方覆盖有半导体层之外，数据线的下方也覆盖有半导体层的材料。
进一步地，第二透明导电层和源漏极金属部是在同一道光罩制程中进行蚀刻的，除了漏极上覆盖像素电极之外，源极上也覆盖有第二透明导电层的材料。
进一步地，公共电极呈面状覆盖在第一绝缘层上除通孔之外的区域。
进一步地，公共电极呈面状覆盖在第一绝缘层上除通孔之外的区域。
进一步地，漏极与源极之间形成L形或U形沟道。
进一步地，半导体薄膜层是非晶硅半导体层。
进一步地，第一金属层和第二金属层是由Mo、MoTi、MoNb、MoW、MoTa或Mo的其他合金中的一种膜层或为Ti/Al/Ti、Mo/Al/Mo的复合膜层；第一透明导电层和第二透明导电层是由ITO或IZO制成。
本发明的有益效果是：第二金属层和半导体薄膜层是在同一道光罩制程中蚀刻形成源漏极金属部、数据线和半导体层，而且第二透明导电层和源漏极金属部是在同一道光罩制程中蚀刻形成像素电极、源极和漏极，像素电极直接与漏极接触，能确保像素电极与漏极之间良好连接，因此漏极无需设计成较大的面积，这样可以增加薄膜晶体管阵列基板中像素区域内的透光区域面积，有效地提高了液晶显示装置的开口率进而提高了穿透率。
附图说明
图1是现有一种薄膜晶体管阵列基板的单个像素区域的平面结构示意图。
图2是图1所示的薄膜晶体管阵列基板沿II-II线的截面结构示意图。
图3是本发明实施例的薄膜晶体管阵列基板的单个像素区域的平面结构示意图。
图4是图3中薄膜晶体管阵列基板沿IV-IV线的截面结构示意图。
图5a至图5l是图3中薄膜晶体管阵列基板在制作过程的截面结构示意图。
图6a至图6f是图3中薄膜晶体管阵列基板在制作过程的平面结构示意图。
图7是本发明实施例的液晶显示装置与现有的液晶显示装置之间的穿透率-电压的效果对比图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术方式及功效，以下结合附图及实施例，对本发明的具体实施方式、结构、特征及其功效，详细说明如后。
需要说明的是，本说明书为了图示的简洁，在图1、图3、图6a和图6b中对扫描线、栅极和公共电极省略了填充示意。图3是本发明实施例的薄膜晶体管阵列基板的单个像素区域的平面结构示意图，图4是图3中薄膜晶体管阵列基板沿IV-IV线的截面结构示意图。请参图3和图4，本实施例的薄膜晶体管阵列基板包括多条扫描线11b和多条数据线14c，该多条扫描线11b和该多条数据线14c相互绝缘交叉限定形成多个像素区域，每个像素区域内设有薄膜晶体管和像素电极18a。
图5a至图5l是图3中薄膜晶体管阵列基板在制作过程的截面结构示意图，图6a至图6f是图3中薄膜晶体管阵列基板在制作过程的平面结构示意图。请参图5a至图5l和图6a至图6f，本发明提供一种薄膜晶体管阵列基板的制作方法，包括以下步骤：
请参图5a和图6a，在衬底10上沉积第一金属层，第一金属层例如是Mo、MoTi、MoNb、MoW、MoTa或Mo的其他合金中的一种膜层或为Ti/Al/Ti、Mo/Al/Mo的复合膜层，利用第一道光罩制程对该第一金属层进行蚀刻形成栅极11a和扫描线11b，其中栅极11a与扫描线11b相连或者栅极11a为扫描线11b的一部分；
请参图5b，连续沉积栅极绝缘层12、半导体薄膜层13和第二金属层14，其中栅极绝缘层12形成在衬底10上并覆盖栅极11a和扫描线11b，半导体薄膜层13形成在栅极绝缘层12上，第二金属层14形成在半导体薄膜层13上，半导体薄膜层13例如是非晶硅(a-Si)半导体层，但不限于此；第二金属层14例如是由Mo、MoTi、MoNb、MoW、MoTa或Mo的其他合金中的一种膜层或为Ti/Al/Ti、Mo/Al/Mo的复合膜层。
请参图5c和图6b，利用第二道光罩制程对第二金属层14和半导体薄膜层13进行蚀刻，其中第二金属层14在被蚀刻后形成源漏极金属部14d和与源漏极金属部14d连接的数据线14c，半导体薄膜层13在被蚀刻后形成半导体层13a。由于第二金属层14和半导体薄膜层13是在同一道光罩制程中蚀刻的，因此除了源漏极金属部14d的下方覆盖有半导体层13a之外，数据线14c的下方也覆盖有半导体层13a的材料；
请参图5d，沉积第一绝缘层15，第一绝缘层15覆盖源漏极金属部14d和数据线14c；
请参图5e，在第一绝缘层15上沉积第一透明导电层16，第一透明导电层16例如是由氧化铟锡(ITO，Indium Tin Oxide)或氧化铟锌(IZO，indium zinc oxide)等透明导电材料制成，但不以此为限；
请参图5f和图6c，利用第三道光罩制程对第一透明导电层16进行蚀刻形成公共电极16b和通孔16a，其中第一透明导电层16的通孔16a对应源漏极金属部14d设置，露出覆盖在源漏极金属部14d上方的第一绝缘层15，公共电极16b呈面状覆盖在第一绝缘层15上除通孔16a之外的区域；
请参图5g，沉积第二绝缘层17，第二绝缘层17覆盖公共电极16b，第二绝缘层17还填入通孔16a中并覆盖第一绝缘层15；
请参图5h和图6d，利用第四道光罩制程对第二绝缘层17和第一绝缘层15进行蚀刻，在对应源漏极金属部14d的位置形成贯穿第二绝缘层17和第一绝缘层15的接触孔17a，通过接触孔17a露出源漏极金属部14d，其中接触孔17a的尺寸小于通孔16a的尺寸；
请参图5i，在第二绝缘层17上沉积第二透明导电层18，第二透明导电层18填入接触孔17a中并覆盖源漏极金属部14d，第二透明导电层18例如是由氧化铟锡(ITO，IndiumTin Oxide)或氧化铟锌(IZO，indium zinc oxide)等透明导电材料制成，但不以此为限；
请参图5j和图6e，利用第五道光罩制程对第二透明导电层18和源漏极金属部14d进行蚀刻，其中第二透明导电层18在被蚀刻后形成像素电极18a，源漏极金属部14d在被蚀刻后形成彼此分隔的源极14a和漏极14b，半导体层13a从源极14a和漏极14b之间露出，其中像素电极18a与漏极14b接触连接，源极14a连接至数据线14c。由于第二透明导电层18和源漏极金属部14d是在同一道光罩制程中进行蚀刻的，因此除了漏极14b上覆盖像素电极18a之外，源极14a上也覆盖有第二透明导电层18的材料。上述薄膜晶体管阵列基板的制作方法中，像素电极18a、源极14a和漏极14b是在同一道光罩制程中蚀刻形成，只需采用一张光罩即可；
请参图5k，沉积第三绝缘层19，第三绝缘层19覆盖像素电极18a和露出的半导体层13a；
请参图5l和图6f，还可以利用第六道光罩制程对第三绝缘层19进行蚀刻，在对应沟道的位置形成绝缘块19a，绝缘块19a位于半导体层13a上方并将露出的半导体层13a覆盖。
本实施例中，源极14a与漏极14b之间形成L形沟道。在其他实施例中，采用上述的薄膜晶体管阵列基板的制作方法，也可以在源极14a与漏极14b之间通过蚀刻形成U形沟道，在此不再赘述。
本实施例提供的薄膜晶体管阵列基板的制作方法，第二金属层14和半导体薄膜层13是在同一道光罩制程中蚀刻形成源漏极金属部14d、数据线14c和半导体层13a，而且第二透明导电层18和源漏极金属部14d是在同一道光罩制程中蚀刻形成像素电极18a、源极14a和漏极14b，像素电极18a直接与漏极14b接触，能确保像素电极18a与漏极14b之间良好连接，因此漏极14b无需设计成较大的面积，这样可以增加薄膜晶体管阵列基板中像素区域内的透光区域面积，有效地提高了液晶显示装置的开口率进而提高了穿透率。
图7是本发明实施例的液晶显示装置与现有的液晶显示装置之间的穿透率-电压的效果对比图。
请参图7，曲线①为具有现有的薄膜晶体管阵列基板的液晶显示装置的穿透率与电压的关系曲线，而曲线②为具有本发明实施例的薄膜晶体管阵列基板的液晶显示装置的穿透率与电压的关系曲线，通过图7可以看出，在相同像素区域尺寸(如32μm×96μm)、相同的盒厚(如3.2μm)、相同的液晶(如MJ131496)和相同的电压(如5V)下，即在相同的条件下具有本发明较佳实施例的薄膜晶体管阵列基板(如图4)的液晶显示装置与具有现有的薄膜晶体管阵列基板(如图2)的液晶显示装置相比穿透率提升了4.0％。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一种薄膜晶体管阵列基板的制作方法，其特征在于，包括：
在衬底(10)上沉积第一金属层，利用第一道光罩制程对所述第一金属层进行蚀刻形成栅极(11a)和扫描线(11b)；
连续沉积栅极绝缘层(12)、半导体薄膜层(13)和第二金属层(14)，其中所述栅极绝缘层(12)形成在所述衬底(10)上并覆盖所述栅极(11a)和所述扫描线(11b)，所述半导体薄膜层(13)形成在所述栅极绝缘层(12)上，所述第二金属层(14)形成在所述半导体薄膜层(13)上；
利用第二道光罩制程对所述第二金属层(14)和所述半导体薄膜层(13)进行蚀刻，其中所述第二金属层(14)在被蚀刻后形成源漏极金属部(14d)和与源漏极金属部(14d)连接的数据线(14c)，所述半导体薄膜层(13)在被蚀刻后形成半导体层(13a)；
沉积第一绝缘层(15)，所述第一绝缘层(15)覆盖所述源漏极金属部(14d)和所述数据线(14c)；
在所述第一绝缘层(15)上沉积第一透明导电层(16)；
利用第三道光罩制程对所述第一透明导电层(16)进行蚀刻形成公共电极(16b)和通孔(16a)，所述通孔(16a)对应所述源漏极金属部(14d)设置，露出覆盖在所述源漏极金属部(14d)上方的第一绝缘层(15)；
沉积第二绝缘层(17)，所述第二绝缘层(17)覆盖所述公共电极(16b)，所述第二绝缘层(17)还填入所述通孔(16a)中并覆盖所述第一绝缘层(15)；
利用第四道光罩制程对所述第二绝缘层(17)和所述第一绝缘层(15)进行蚀刻，在对应所述源漏极金属部(14d)的位置形成贯穿所述第二绝缘层(17)和所述第一绝缘层(15)的接触孔(17a)，通过所述接触孔(17a)露出所述源漏极金属部(14d)；
在第二绝缘层(17)上沉积第二透明导电层(18)，所述第二透明导电层(18)填入所述接触孔(17a)中并覆盖所述源漏极金属部(14d)；
利用第五道光罩制程对所述第二透明导电层(18)和所述源漏极金属部(14d)进行蚀刻，其中所述第二透明导电层(18)在被蚀刻后形成像素电极(18a)，所述源漏极金属部(14d)在被蚀刻后形成彼此分隔的源极(14a)和漏极(14b)，所述半导体层(13a)从所述源极(14a)和所述漏极(14b)之间露出,所述像素电极(18a)与所述漏极(14b)接触，所述源极(14a)连接至所述数据线(14c)。
2.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，还包括沉积第三绝缘层(19)，所述第三绝缘层(19)覆盖所述像素电极(18a)和露出的所述半导体层(13a)。
3.如权利要求2所述的薄膜晶体管阵列基板的制作方法，其特征在于，还包括利用第六道光罩制程对所述第三绝缘层(19)进行蚀刻，在对应沟道的位置形成绝缘块(19a)，所述绝缘块(19a)位于所述半导体层(13a)上方并将露出的所述半导体层(13a)覆盖。
4.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述第二金属层(14)和所述半导体薄膜层(13)是在同一道光罩制程中蚀刻的，除了所述源漏极金属部(14d)的下方覆盖有半导体层(13a)之外，所述数据线(14c)的下方也覆盖有半导体层(13a)的材料。
5.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述第二透明导电层(18)和所述源漏极金属部(14d)是在同一道光罩制程中进行蚀刻的，除了所述漏极(14b)上覆盖所述像素电极(18a)之外，所述源极(14a)上也覆盖有所述第二透明导电层(18)的材料。
6.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述公共电极(16b)呈面状覆盖在所述第一绝缘层(15)上除所述通孔(16a)之外的区域。
7.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述栅极(11a)与所述扫描线(11b)相连或者为所述扫描线(11b)的一部分。
8.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述漏极(14b)与所述源极(14a)之间形成L形或U形沟道。
9.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述半导体薄膜层(13)是非晶硅半导体层。
10.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述第一金属层和所述第二金属层(14)是由Mo、MoTi、MoNb、MoW、MoTa或Mo的其他合金中的一种膜层或为Ti/Al/Ti、Mo/Al/Mo的复合膜层；所述第一透明导电层(16)和所述第二透明导电层(18)是由ITO或IZO制成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710534472.9A CN107393873B (zh) | 2017-07-03 | 2017-07-03 | 薄膜晶体管阵列基板的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710534472.9A CN107393873B (zh) | 2017-07-03 | 2017-07-03 | 薄膜晶体管阵列基板的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107393873A CN107393873A (zh) | 2017-11-24 |
| CN107393873B true CN107393873B (zh) | 2020-02-21 |
Family
ID=60334331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710534472.9A Active CN107393873B (zh) | 2017-07-03 | 2017-07-03 | 薄膜晶体管阵列基板的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107393873B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108777260B (zh) * | 2018-06-11 | 2020-10-30 | 深圳市华星光电半导体显示技术有限公司 | 显示面板 |
| CN117116147A (zh) * | 2019-11-04 | 2023-11-24 | 群创光电股份有限公司 | 电子装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101957529A (zh) * | 2009-07-16 | 2011-01-26 | 北京京东方光电科技有限公司 | Ffs型tft-lcd阵列基板及其制造方法 |
| CN103123429A (zh) * | 2011-11-17 | 2013-05-29 | 乐金显示有限公司 | 边缘场切换模式液晶显示装置的阵列基板及其制造方法 |
| CN106024909A (zh) * | 2016-07-27 | 2016-10-12 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102468231B (zh) * | 2010-11-10 | 2014-03-26 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法和有源显示器 |
-
2017
- 2017-07-03 CN CN201710534472.9A patent/CN107393873B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101957529A (zh) * | 2009-07-16 | 2011-01-26 | 北京京东方光电科技有限公司 | Ffs型tft-lcd阵列基板及其制造方法 |
| CN103123429A (zh) * | 2011-11-17 | 2013-05-29 | 乐金显示有限公司 | 边缘场切换模式液晶显示装置的阵列基板及其制造方法 |
| CN106024909A (zh) * | 2016-07-27 | 2016-10-12 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107393873A (zh) | 2017-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110047880B (zh) | 显示面板 | |
| US9911762B2 (en) | Display device | |
| US11003012B2 (en) | Liquid crystal display device and manufacturing method thereof | |
| US9947691B2 (en) | Array substrate, manufacturing method thereof and display panel | |
| US11843002B2 (en) | Transistor structure, display device including transistor structure, and method of manufacturing transistor structure | |
| CN108598089B (zh) | Tft基板的制作方法及tft基板 | |
| EP2953165B1 (en) | Oxide thin film transistor array substrate, manufacturing method thereof, and display panel | |
| CN104576747A (zh) | 薄膜晶体管、具有其的显示面板及其制造方法 | |
| WO2018192217A1 (zh) | 薄膜晶体管及其制备方法、阵列基板及其制备方法、显示面板 | |
| KR20140006670A (ko) | 금속 산화물을 포함하는 박막 트랜지스터 기판 및 그 제조방법 | |
| US20170139297A1 (en) | Display Substrate and Method for Fabricating the Same, Display Panel and Display Device | |
| KR20170026219A (ko) | 디스플레이 디바이스 | |
| US10243010B2 (en) | Semiconductor substrate and display device | |
| WO2016188015A1 (zh) | 一种阵列基板及其制备方法、显示面板和显示装置 | |
| CN107393873B (zh) | 薄膜晶体管阵列基板的制作方法 | |
| CN113540126B (zh) | 阵列基板及制作方法 | |
| CN105575978A (zh) | 薄膜晶体管阵列基板及其制造方法以及液晶显示装置 | |
| CN113629070B (zh) | 阵列基板、阵列基板的制作方法及显示面板 | |
| CN105206616B (zh) | 薄膜晶体管阵列基板及其制作方法、液晶显示装置 | |
| KR102544031B1 (ko) | 표시장치용 어레이 기판 및 그 제조 방법 | |
| US9018623B2 (en) | Array substrate, display panel having the same and method of manufacturing the array substrate | |
| CN113690180B (zh) | 阵列基板及制作方法 | |
| KR20150094947A (ko) | 박막 트랜지스터 기판, 이를 갖는 액정 표시 패널 및 이의 제조방법 | |
| CN114236931B (zh) | 阵列基板及制作方法、显示面板 | |
| CN114787703B (zh) | 阵列基板及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 215301, 1, Longteng Road, Kunshan, Jiangsu, Suzhou Applicant after: Kunshan Longteng Au Optronics Co Address before: 215301, 1, Longteng Road, Kunshan, Jiangsu, Suzhou Applicant before: Kunshan Longteng Optronics Co., Ltd. |
|
| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |