CN107370650A - 总线收发器 - Google Patents

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Abstract

本公开涉及总线收发器。这里描述了一种半导体设备。根据一个示例性实施例，该半导体设备包括芯片封装，该芯片封装包括至少一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及第一输入引脚。半导体设备还包括第一电路，该第一电路集成在半导体芯片中，其中第一电路耦合到第一电源引脚和接地引脚；和第二电路，该第二电路集成在半导体芯片中，其中第二电路耦合到第一电源引脚和虚地节点。电子开关被配置为根据第一输入信号的电平连接虚地节点与第一输入引脚。

Description

总线收发器
技术领域
本公开涉及总线收发器领域，具体涉及一种可以用于互连汽车内的各种电子设备的控制器局域网(CAN)收发器。
背景技术
现代汽车可能具有多达70(甚至更多)用于控制各种子系统的操作的电子控制单元(ECU)。这种子系统尤其可以是发动机管理系统、传输控制系统、气囊控制系统、防抱死制动系统、巡航控制、转向助力系统、多媒体和导航系统、中央锁系统、后视镜调节、电池管理系统、用于混合动力/电动汽车的充电系统等。这些子系统中的一些可以独立于子系统操作，但不同子系统的ECU之间的通信可能是必要的。为了该目的而设计控制器局域网(CAN)标准。虽然CAN被开发为在汽车中使用，但CAN总线还可以用作一般工业环境中的现场总线。通常，CAN总线可以被认为是具有差分信号的双线总线系统。
CAN规范初始由罗伯特博世股份有限公司(Robert Bosch GmbH)公布，后来由国际标准化组织(ISO)标准化为CAN标准ISO 11898，该标准后来被调整为两部分：覆盖数据链路层的ISO 11898-1和覆盖用于高速CAN的CAN物理层的ISO 11898-2。
为了将电子电路连接到CAN总线，已经开发专用集成CAN收发器电路(收发器IC)。在各种汽车和工业应用中，应当遵守较高电磁兼容性(EMC)标准，以将电磁发射和电测干扰(EMI)保持在足够低的水平。保证总线线路的共模电压保持近似恒定的电路设计可以帮助降低更低频率范围(例如，上至100MHz)内的电磁发射。为了降低高频(例如，100MHz和更多)的电磁发射，可以使用共模扼流圈。
发明内容
这里描述了一种半导体设备。根据一个实施例，半导体设备包括芯片封装，该芯片封装包括至少一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及第一输入引脚。第一电路集成在半导体芯片中，并且耦合到第一电源引脚和接地引脚。第二电路集成在半导体芯片中，并且耦合到第一电源引脚和虚地节点。电子开关被配置为根据第一输入信号的电平连接虚地节点与第一输入引脚。
根据另一个实施例，半导体设备包括芯片封装，该芯片封装包括至少一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及用于接收输入信号的第一输入引脚。第一电路集成在半导体芯片中，并且耦合到第一电源引脚和接地引脚。第二电路集成在半导体芯片中，并且耦合到第一电源引脚和虚地节点，其中虚地节点至少临时地连接到第一输入引脚。当虚地节点连接到第一输入引脚且在第一输入引脚处接收的第一输入信号处于低电压电平时，第二电源电流从第二电源引脚穿过第二电路到虚地节点，同时跨第二电路的电压降实质上对应于第二电源电压。
而且，这里描述了一种总线收发器电路。根据一个实施例，总线收发器电路包括发送器部分，该发送器部分被配置为接收输入数据信号并生成可操作地应用于至少一个总线线路的对应第一总线信号。收发器电路的发送器部分被供应有第一电源电压并连接到第一接地垫。总线收发器电路还包括接收器部分，该接收器部分可操作地耦合到至少一个总线线路，以接收第二总线信号，并且该接收器部分被配置为生成对应的接收信号。输出缓冲器被包括在收发器电路的接收器部分中。输出缓冲器接收该接收信号并生成对应的输出数据信号。输出缓冲器被供应有第二电源电压并连接到与第一接地垫分离的第二接地垫。
此外，这里描述了一种用于与数据总线对接的收发器设备。根据一个实施例，设备包括芯片封装，该芯片封装至少具有第一电源引脚、第二电源引脚、接地引脚、输入数据引脚、输出数据引脚、用于连接至少一个总线线路的至少一个总线引脚以及另外的引脚。半导体芯片包括接收器电路和发送器电路。发送器电路被配置为在输入数据引脚处接收输入数据信号，并且在至少一个总线引脚处提供对应的第一总线信号。发送器电路被供应有在第一电源引脚处施加的第一电源电压，并且连接到第一接地引脚。接收器电路可操作地耦合到至少一个总线引脚，以接收第二总线信号，并且接收器电路被配置为生成对应的接收信号。接收器电路包括输出缓冲器，该输出缓冲器接收该接收信号并在输出数据引脚处生成对应的输出数据信号。输出缓冲器被供应有在第二电源引脚处施加的第二电源电压，并且连接到电路节点，该电路节点被配置为连接到另外的引脚。
而且，这里描述了一种在半导体设备中执行的方法。半导体设备包括芯片封装，该芯片封装至少具有一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及第一输入引脚。第一电路集成在半导体芯片中，并且耦合到第一电源引脚和接地引脚。第二电路集成在半导体芯片中，并且耦合到第一电源引脚和虚地节点。根据一个实施例，方法包括：在第一输入引脚处接收第一输入信号；以及根据第一输入信号的电平使用电子开关连接虚地节点与第一输入引脚。
此外，这里描述了一种系统，该系统包括具有输出引脚的控制器设备和半导体设备。根据系统的一个实施例，半导体设备包括芯片封装，该芯片封装包括至少一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及连接到控制器设备的输出引脚的第一输入引脚。第一电路集成在半导体芯片中，并且耦合到第一电源引脚和接地引脚。第二电路集成在半导体芯片中，并且耦合到第一电源引脚和虚地节点。电子开关被配置为根据输入信号的电平连接虚地节点与第一输入引脚。
附图说明
本公开的细节可以参照以下描述和附图来更好地理解。附图中的组件不必成比例，重点反而放在图示本公开的原理。而且，在附图中，同样的附图标记指示对应的部分。在附图中：
图1图示了被布置在双小型(DSO)封装中的一个示例性集成CAN收发器电路。
图2是图示了示例性CAN收发器电路的框图。
图3是图示了用于模拟不期望谐振的目的的、用于图2的CAN收发器的等效电路的电路图。
图4是图示了由于CAN收发器电路在高频处的不期望谐振而引起的电源电压的频率响应的图。
图5是图示了集成半导体设备的一个示例性实施例的框图，该集成半导体设备具有用于不同电源电压的至少两个电源电压引脚和一个公共接地引脚。
图6是图示了这里描述的集成CAN收发器电路的一个示例性实施例的框图。
图7图示了CAN收发器电路的另一个示例性实施例的接收器部分的细节。
图8a-图8b图示了图7的电路的一个示例性实现(图8a)和另选实现(图8b)。
图9图示了被包括在电子控制电路(ECU)中的集成CAN收发器电路的第一示例。
图10图示了另一个示例性实施例，其是包括SPI收发器电路的半导体设备。
图11图示了包括SPI收发器的另外实施例，其中，芯片选择(CSN)输入引脚至少对于驱动SPI收发器的数据输出(MISO)引脚的输出缓冲器临时地用作虚地。
图12图示了包括SPI收发器的另选实施例，其中，芯片选择(CSN)输入引脚至少对于驱动SPI收发器的数据输出(MISO)引脚的输出缓冲器永久地用作虚地。
具体实施方式
这里描述的实施例涉及用于控制器局域网(CAN)的总线收发器电路及其用途。然而，这里描述的概念可以连同其他总线系统(例如，串行外设接口(SPI)总线系统或现场总线系统(诸如FlexRay))一起容易地使用，因此，本公开不限于将CAN总线用于交换数据的应用。
图1图示了1个8引脚芯片封装，该8引脚芯片封装包括集成收发器电路10，该集成收发器电路可以用于例如将微控制器耦合到CAN总线的数据线。在本示例中，使用双小型(DSO)封装(与小型集成电路(SOIC)类似)。然而，可以使用任意其他类型的芯片封装。在一般的实施例中，引脚7和引脚8(被标记为CANH和CANL)耦合到CAN总线的数据线。因为使用差分信令，所以CAN总线链路包括两个数据线。引脚1和引脚4(被标记为RxD和TxD)可以连接到微控制器的对应输入和输出引脚(还参见图7)。在这种情况下，微控制器可以生成二进制输入数据信号，其被供应到CAN收发器10的TxD引脚。输入数据信号例如可以表示要跨CAN总线传输的0位和1位流。类似地，收发器电路10可以生成在CAN收发器10的RxD引脚处提供的输出数据信号。输出数据信号表示从CAN总线接收的信号，并且可以被供应到微控制器，以便所接收数据的进一步处理。
引脚TxD处的输入数据信号和引脚RxD处的输出数据信号通常是仅具有两个有效信号电平(低电平和高电平)的二进制信号。输入和输出数据信号的信号电平可以取决于由耦合到收发器电路的微控制器使用的电源电压(电压VIO)和对应参考电势(地)。因此，为微控制器提供电源电压的电压轨也连接到收发器电路10(在本示例中连接在被标记为VIO的引脚5处)。用于收发器电路10的电源电压被施加到被标记为VCC的引脚3。引脚VCC和VIO处的电源电压可以不同。例如，CAN总线通常使用CAN总线的数据线之间的+/-5V电压摆幅，而许多微控制器以例如3.3V的更低电源电压来操作。引脚2连接到参考电势(地电势)，并且在本示例中，收发器电路具有模式选择引脚，该模式选择引脚在本示例中是接收使能信号的使能引脚(被标记为NEN的引脚8)，而NEN引脚处的低电平使得收发器电路10在正常模式下操作，并且NEN引脚处的高电平使得收发器电路10在低功率模式(睡眠模式)下操作。然而，应注意，低功率模式是可选特征，并且在一些实施例中可以省略。
图2是图示了可以用作总线线路与例如微控制器之间的接口的示例性CAN总线收发器电路10的框图。根据本示例，总线收发器电路10包括发送器部分和接收器部分(发送器电路110和接收器电路120)。发送器电路110被配置为在引脚TxD处接收输入数据信号SIN，并且生成对应第一总线信号VBUS1，该信号在连接到引脚CANH和CANL的总线线路处被输出。发送器电路110包括输出级111，该输出级被供应有第一电源电压VS1(该电压例如由外部电源电路在引脚VCC处施加)，并且连接到第一接地垫，该第一接地垫连接到引脚GND，引脚GND耦合到参考(地)电势。在CAN总线的本示例中，使用差分信令。即，第一总线信号VBUS1被设置为近似VS1的电压电平，以表示0位(显性位)，并且被设置为近似零伏的电压电平，以表示1位(隐性位)。引脚CANH和CANL处的共模电压在电压VS1/2(引脚VCC处电源电压的一半)处应近似恒定。显性位通过激活发送器输出级111的两个晶体管来生成，发送器输出级将引脚CANH和CANL处的差分电压VBUS有效地设置为高电平；而隐性位通过去激活发送器输出级11的两个晶体管来生成，这允许上拉电阻器RH、RP1、RL以及RP2(以及另外的外部上拉电阻器)将引脚CANH和CANL处的(单端)电压拉至电压电平VS1/2(即，差分电压变为零伏)。
发送器电路110通常包括驱动器电路112，该驱动器电路被配置为基于在引脚TxD处接收的输入数据信号SIN生成用于输出级111中的晶体管的栅极信号。输入数据信号SIN表示要跨CAN总线传输的数据，并且可以为例如由外部微控制器生成的串行位流。在本示例中，驱动器电路112经由超时电路131从引脚TxD接收输入数据信号SIN。超时电路131被配置为在输入数据信号SIN保持处于表示(显性)0位的电平多于定义时间段时，将输入数据信号SIN设置为表示(隐性)1位的电压电平。这种超时功能保证CAN总线在输入数据信号SIN持续指示显性0位的情况(例如，该情况可以是在生成输入数据信号SIN的微控制器出于任何原因而死机或卡住的情况)下不被阻塞。然而，注意，超时功能是可选的，并且可以省略超时电路131。
模式控制电路132也是可选的，并且仅在实现低功率或睡眠模式的情况下才需要。模式控制电路132从引脚NEN接收使能信号SNEN，并且被配置为在使能信号SNEN处于高电平时将收发器的各种部分置于低功率或睡眠模式。使能信号SNEN的低电平指示正常操作模式。在本示例中，信号SNEN和SIN由上拉电阻器RP3和RP4朝向在引脚VIO处提供的第二电源电压VS2拉动，除非微控制器(或任意其他电路系统)不在各引脚TxD和NEN处主动生成零电平。因为第二电源电压VS2(引脚VIO处)仅用于在收发器电路10与例如微控制器之间生成逻辑信号的逻辑电平，所以它例如可以为3.3V。与此相反，第一电源电压VS1(引脚VCC处)需要生成在CAN总线线路处输出的总线信号VBUS1，因此通常必须为5V或更高。
如可以从图2看到的，接收器电路120基本上包括比较器电路121和耦合到比较器电路121的输出的输出缓冲器122。比较器(在在引脚CANH和CANL处的CAN总线的情况下)从总线线路接收第二总线信号VBUS2，并且将第二总线信号VBUS2的信号电平与预定义阈值THR和THD进行比较，以确定对应的逻辑电平。为了避免混淆，第二总线信号VBUS2是经由总线线路(该总线线路连接到引脚CANH和CANL)从另一个设备接收的信号，而第一总线信号VBUS1(该信号由收发器电路110生成)是经由总线线路传输给另一个设备的信号。提及的阈值例如可以为THR＝0.65V和THD＝0.75V。在该示例中，在VBUS2≤0.65V时检测到隐性1位，并且在VBUS1≥0.75V时检测到显性0位。然而，可以使用其他阈值。在理想情况下，VBUS2≈0V表示隐性1位，并且VBUS2≈5V表示显性0位。在图2的示例中，比较器电路121的两个输入经由电阻器RH和RL连接到引脚CANH和CANL。然而，由于跨二极管DH和DL的电压降以及跨发送器输出级111中的晶体管的电压降，对于5V的电源电压VS1，总线信号VBUS1的实际高电平近似为3V。比较器电路121的两个输入经由上拉电阻器RP1和RP2连接到供应有偏压VS1/2的电路节点。在睡眠或掉电模式中，电路节点可以(经由开关SW)连接到接地引脚。偏压VS1/2定义总线线路在引脚CANH和CANL处的共模电压。在以下说明中忽略跨电阻器RH和RL的电压降。然而，事实上电阻器对RH、RP1和RL、RP2形成降低由比较器电路121“看到的”总线信号VBUS2的电平的分压器。比较器电路121在差分总线电压VBUS2超过阈值THD时在其输出处生成低电平(例如，0V)，并且在差分总线电压VBUS2降至阈值THR之下时生成高电平(例如，VS1)。即，比较器电路121具有THD-THR的滞后，以避免不期望的翻转。
比较器输出信号被表示为SR。如所提及的，比较器输出信号SR的电压电平由电源电压VS1和接地引脚GND处的参考电势来确定。然而，应提及的是，比较器电路121不是必须由与发送器电路110相同的电源电压VS来供电。相反，可以使用第二电源电压VS2(该电压存在于引脚VIO处)或任意其他内部电源电压。在本示例中，低电平指示1位，并且高电平指示0位。然而，不是必须为这种情况，并且电平在其他实施例中可以颠倒。输出缓冲器122耦合到比较器121的输出，并且被配置为生成在RxD引脚处提供的输出数据信号SOUT。由此，连接到该RxD引脚的微控制器能够读取并处理在输出数据信号SOUT中包括的数据。在本示例中，输出缓冲器122包括推挽式输出级，该推挽式输出级由连接在地与VIO引脚之间的两个晶体管组成，在VIO引脚处，提供第二电源电压VS2，该电压VS2定义引脚TxD、RxD以及NEN处信号的高电平。在本示例中，输出缓冲器122仅根据第二电源电压VS2来缓冲比较器输出信号SR并调节高电平。
在许多应用中，集成CAN收发器电路10被布置在如图1中显示的芯片封装中。包括收发器电路10的芯片封装可以连同其他设备(诸如所提及的微控制器、提供电源电压的电压调节器等)一起焊接到印刷电路板(PCB)(还参见图7)。如上面提及的，共模扼流圈可以在收发器电路10的CANH和CANL引脚与总线线路之间被布置在PCB上，这引起共模扼流圈的附加成本。然而，当省略共模扼流圈时，可能在总线处生成射频(RF)范围内的噪声，这可能导致不期望的电磁干扰(EMI)。RF噪声可能由于电源电压VS1的一种调制而引起。该调制可能是由于跨连接硅管芯与外部GND和VCC引脚的接合线的变化电压降而产生。变化的电压降例如可能由于变化的负载电流而产生，变化的负载电流由于发送器和接收器电路中的开关操作而产生。
进一步的分析和仿真已经示出：因为收发器电路10的VCC、VIO以及GND引脚实际上由寄生电阻、电感以及电容来耦合(这可能形成寄生谐振电路)，所以可能放大一些RF噪声源。图3中示出的等效电路可以用于为了仿真的目的而对所提及的寄生谐振电路建模。图3的电路包括发送器电路110以及接收器电路120，其中，后者基本上被建模为可控电流源Q，该可控电流源Q生成表示交叉导通(cross-conduction)电流的电流iQ，交叉导通电流例如出现在接收器输出缓冲器122中(参见图2)。发送器电路110经由电感L1连接到VCC引脚(在该引脚处，供应电源电压VS1)，并且接收器电路120(电流源Q)经由电感L2连接到VIO引脚(在该引脚处，供应电源电压VS2)。发送器电路110和接收器电路120这两者连接到内部接地节点，该内部接地节点经由电阻R2和电感L3耦合到GND引脚。电容C1和电阻R1彼此串联连接，并与发送器电路110并联连接。类似地，电容C2和电阻R2彼此串联连接，并与接收器电路120并联连接。注意，对于图3中的VS1、VS2、L1、L2、L3、R1、R2、R3、C1以及C2给出的值必须被认为是说明性示例，该示例不以任何方式对这里描述的实施例限制。此外，其他更复杂的模型可以用于仿真收发器电路。接合线的电阻和电感例如可能贡献寄生电感L1、L2以及L3和电阻R3。片上布线的电阻可能贡献电阻R1和R2，并且寄生片上电容可能贡献电容C1和C2。
图3中所示的模型可以用于仿真对于电流iQ的各种频率跨发送器电路110施加的内部电源电压VS1,int。图4图示了所提及的内部电源电压VS1,int的仿真的频率响应，其示出了高于100MHz的两个谐振频率(一个峰值近似130Mhz，并且第二峰值近似220MHz)。谐振在100至300MHz之间的频率范围内显著导致增大的噪声等级。实际数量可能在不同实现中不同。谐振例如可以通过在输出缓冲器122与VIO引脚之间包括电阻而被阻尼。然而，虽然这种电阻可以降低总线线路处噪声的发射，但剩余的发射可能仍然高于期望的限制。
为了断开上面提及的寄生谐振电路的反馈回路，将收发器电路VIO和VCC引脚去耦合。在一些实施例中，该去耦合通过将总线收发器电路的接收器部分的输出缓冲器(该缓冲器在图3的模型中由电流源Q来表示)连接到接地垫来实现，接地垫连接到与接地引脚GND分离的引脚。在一个实施例中，输出缓冲器的接地垫可以连接到模式选择引脚(例如，使能引脚)，该模式选择引脚在收发器的正常操作期间被主动地供应有低电平信号，由此可以被认为是“虚地”。在另一个实施例中，输出缓冲器的接地垫可以另选地连接到当前是低电平的至少一个模式选择引脚，并且在当前是低电平的模式选择引脚不可用的情况下，连接到收发器电路的GND引脚。
图5中图示了一个一般实施例，在该实施例中，集成在半导体设备10(例如，CAN总线收发器)中的具体第一电路(例如，接收器电路120的输出缓冲器)可以连接到虚地，而其他另外电路(例如，发送器电路110、另外的电路系统130)永久地连接到接地引脚GND。因此，第一电路120连接在电源引脚VIO与电路节点VGND(虚地)之间，第二电路110连接在电源引脚VCC与接地引脚GND之间。另外的(可选)电路(诸如电路130)可以连接在另外的电源引脚VX(或另选地，任意内部电源节点)和接地引脚GND之间。由此，第一电路120被供应有在电源引脚VIO处施加的电源电压VS2，第二电路110被供应有在电源引脚VCC处施加的电源电压VS1，并且第三电路130可以被供应有在电源引脚VX处施加或由任意内部电源电路(未显示)提供的电源电压VS3。在更具体的示例中，半导体设备是集成总线收发器，其中，第一电路120可以是总线接收器电路(包括由电路120中所包括的电流源表示的引起交叉导通电流的输出缓冲器)，第一电路110可以为总线发送器电路(例如，包括驱动器级和输出级)，并且第三电路130可以表示总线收发器中所包括的所有另外的电路(诸如模式选择电路、超时电路等)(还参见图2)。
不管半导体设备10的实际应用如何，电路节点VGND(表示虚地)也可以连接到接地引脚GND或连接到输入引脚(例如，半导体设备10的模式选择引脚MODE)。为了该目的，可以提供电子开关SW1。当低电压电平(等于或接近于地电势)被施加于输入引脚MODE处时，电路节点VGND可以由开关SW1连接到输入引脚MODE。否则，当高电压电平(例如，等于或接近于电源电压VS2)被施加于输入引脚MODE处时，电路节点VGND可以连接到接地引脚GND。开关SW1可以使用至少一个晶体管和用于驱动至少一个晶体管导通和截止的合适电路系统来实现(还参见图8)。在另选实施例中，电路节点VGND例如可以通过将电路节点VGND布线到输入引脚MODE(例如，片上带线和接合线)永久地连接到输入引脚MODE。只要电路节点VGND电连接到输入引脚MODE(与接地引脚GND断开)，则断开与所提及的谐振相关的电路回路，并且图4中示出的谐振峰值以及由于这些谐振峰值而引起的电磁发射将消失。
图5中的示例还示出了半导体设备10可以如何连接到诸如微控制器20的控制器电路。在本示例中，微控制器20连接到半导体设备10的RxD引脚，以从第一电路120接收输出数据信号SOUT。此外，微控制器20连接到半导体设备10的输入引脚(例如，连接到模式选择引脚MODE)，以向半导体设备10提供模式选择信号SMOD。为了保持图示简单，图5的示例中未示出模式选择信号SMOD在半导体设备内的另外处理。模式选择信号例如可以被供应到与图2的示例中的模式控制电路132类似的模式选择电路。
图6图示了实现上面提及的单独的接地引脚的概念的示例性实施例。(GND引脚和连接到NEN引脚的单独的虚拟垫VGND)。类似于之前的示例，收发器电路10包括发送器部分(发送器电路110)以及接收器部分(接收器电路120)。通常，收发器电路可以用作物理总线线路与控制器电路(诸如微控制器等)之间的接口。在CAN总线的情况下，使用差分信令，其中，第一总线线路连接到CANH引脚，并且第二总线线路(可选地经由共模扼流圈)连接到收发器电路10的CANL引脚。
通常，发送器电路110被配置为在引脚RxD处接收输入数据信号SIN，并且生成可以应用于总线的一个或多个数据线的对应(传出的)第一总线信号VBUS1。如所提及的，在CAN总线的情况下，使用连接到引脚CANH和CANL的两个数据线。如在图6中可以看到的，发送器电路110(具体为输出级111)被供应有第一电源电压VS1，该第一电源电压例如由外部电源电路施加在引脚VCC处。而且，发送器电路110连接到第一接地垫，该第一接地垫连接到第一接地引脚GND，地电势被施加于该第一接地引脚GND处，作为参考电势。发送器电路110可以与图2的示例类似地包括驱动器级112和输出级111，并且对上面的相应描述进行参照。
接收器电路120可以耦合到所提及的总线线路，以从总线线路接收(传入的)第二总线信号VBUS2。第二总线信号VBUS2可以由连接到总线的另一个设备来生成，并且例如在引脚CANH和CANL处接收。通常，接收器电路120被配置为根据第二总线信号VBUS2生成接收信号SR(在本示例中为在比较器121的输出处生成)。输出缓冲器122被包括在接收器电路120中。输出缓冲器122接收该接收信号SR并生成在引脚RxD处提供的对应输出数据信号SOUT。输出缓冲器122被供应有在引脚VIO处提供的第二电源电压VS2。而且，输出缓冲器122连接到与连接到GND引脚的第一接地垫分离的第二接地垫VGND。
在一个实施例中，接收器电路可以包括比较器电路121，该比较器电路具有(例如，经由电阻器RH和RL)耦合到总线的数据线的输入，并且被配置为将第二总线信号VBUS2(该信号是电压信号)与至少一个阈值进行比较。比较器电路121可以具有滞后，这意味着两个不同的阈值THD和THR用于区分0位和1位。在CAN总线的情况下，1位有隐性低电平来表示。比较器电路121的输入处的上拉电阻器RP1和RP2朝向期望值VS1/2拉动共模电压(参见图6，偏压源Q)。比较器输出信号SR被供应到输出缓冲器。比较器121可以以与图2的示例中相同的方式来实现，并且对相应描述进行参照。
输入引脚TxD和NEN可以经由上拉电阻器RP3和RP4连接到电源引脚VIO，使得如果低电平电压未(例如，由微控制器)主动施加于引脚，则朝向第二电源电压VS2拉动这些引脚处的电压。为了简单起见，已经省略接收并处理使能信号SNEN的可选模式控制电路。因为虚地垫VGND没有到接地引脚GND的电连接(在包括收发器电路10的芯片内)，所以(例如，由于由输出缓冲器122的开关操作而引起的AC电流)被注入电源引脚VIO中任意噪声将不耦合到电源引脚VCC与接地引脚GND之间的电源电流路径中。由此，即使没有共模扼流圈耦合在总线的数据线与引脚CANH和CANL之间，图4所示的谐振也被破坏。
在收发器包括掉电/睡眠功能的情况下，虚地垫VGND可以连接到可控开关SW1，该可控开关被配置为在正常操作模式期间(SEN≈0V)连接虚地垫VGND与NEN引脚，或者在掉电/睡眠模式期间(SEN≈VS2)连接虚地垫VGND与GND引脚。在由图7的实施例图示的该情形下，接地引脚GND与虚地垫VGND之间的去耦合仅存在于正常操作模式期间，这是足够的，因为在掉电/睡眠模式期间，无论如何也没有开关诱导的噪声生成。图8a图示了图7的可控开关SW1的一个示例性实现。因此，输出缓冲器122经由晶体管T1连接到NEN引脚，并且经由晶体管T2连接到接地引脚GND，其中，晶体管T2在晶体管T1导通的同时截止(反之亦然)。晶体管T1的控制电极(在场效应晶体管的情况下为栅极)经由反相器G1连接到NEN引脚，使得在NEN引脚处的信号SEN低时(SEN≈0V)激活T1(晶体管T1栅极电极处为高电平)。连接在T1的控制电极与T2的控制电极之间的反相器G2保证晶体管T2与晶体管T1相反地开关。图8b图示了另选实现，在该另选实现中，晶体管T1和T2(并且通常和开关SW1)基于另外(例如，二进制)输入信号来控制，该输入信号可以在另外的输入引脚IN2处接收。在本示例中，虚地节点VGND根据在引脚IN2处接收的另外输入信号而被连接到输入引脚NEN(例如，在第一操作模式下)或连接到专用接地引脚GND(例如，在第二操作模式下)。因此，在输入引脚IN2处的另外输入信号处于高电平时，虚地节点VGND连接到NEN引脚，并且在输入引脚IN2处的另外输入信号处于低电平时，虚地节点VGND连接到GND引脚。
图9图示了连接到CAN总线电缆(例如，双绞线)的电子控制单元1(ECU)。ECU 1尤其包括微控制器20和作为微控制器20的I/O I1、O1、O2引脚与物理总线线路之间的集成总线收发器电路10。在本示例中，ECU 1还包括集成电压调节器电路30，该集成电压调节器电路具有连接到例如汽车电池(电池电压VBAT，二极管DS用于ECU 1的反极性保护)的输入，并且提供两个经调节的输出电压，例如，施加于收发器电路10的VCC引脚的第一电源电压VS1和施加于收发器电路10的VOI引脚和微控制器20的VS(电源电压引脚)的第二电源电压VS2。
集成电路(IC)10、20以及30可以焊接到印刷电路板，该印刷电路板可以具有高导接地平面，IC 10、20以及30的接地引脚连接到该接地平面。缓冲器电容器C1和C2可以连接在接地平面与电源轨之间，在电源轨处，电源电压VS1和VS2由电压调节器电路30来提供。收发器电路10的RxD引脚可以连接到微控制器20的输入引脚I1，并且收发器电路10的TxD和NEN引脚可以连接到微控制器20的相应输出引脚O1和O2。由微控制器20在输出引脚O1处生成的单端输入数据信号SIN应用于收发器电路10的TxD引脚处，并且被转换成连接到总线的数据线路的引脚CANH和CANL之间的差分总线信号。类似地，例如经由总线从另一个ECU接收的差分总线信号被转换成单端输出数据信号SOUT，该数据信号在收发器电路10的RxD引脚处提供，并且被应用于微控制器20的输入引脚11处。在本示例中，在微控制器在收发器电路10的NEN引脚处生成高电平信号SNEN时，收发器电路可以被置于掉电或睡眠模式。相反，收发器电路10的操作模式的模式变化可以由微控制器20来发起，例如通过在收发器电路10的NEN引脚处生成低电平信号SNEN，由此使能收发器10的正常操作。在收发器电路10的正常操作期间，NEN引脚可以如图6的示例中所示的那样连接到在集成收发器电路中提供的虚地垫VGND。
上面图示的示例涉及集成在半导体芯片中的CAN收发器电路。如所提及的，本公开不限于与CAN有关的应用。图10图示了包括收发器电路100的半导体设备10的另外示例，该收发器电路操作为串行外设接口(SPI)总线与另外的电路系统(例如，微控制器)之间的接口。如同图5的一般实施例，半导体设备10可以为被布置在芯片封装中的半导体芯片，该芯片封装包括若干引脚(输入引脚、输出引脚、电源引脚等)。SPI总线可以用于全双工模式下的(使用总线时钟的)同步串行数据传送。因此，SPI总线接口通常包括四个引脚(该四个引脚用于四线总线)：数据输入引脚(用于从总线主设备接收数据)、数据输出引脚(用于向总线主设备发送数据)、时钟引脚(用于从总线主设备接收总线时钟信号)以及芯片选择引脚(允许总线主设备寻址具体总线从设备)。对于总线从设备，数据输入引脚通常被称为MOSI引脚(主出/从入)，数据输出引脚通常被称为MISO引脚(主入/从出)，总线时钟引脚被称为SCLK引脚，并且芯片选择引脚被称为CSN引脚(芯片选择不)或SS引脚(反向从选择)。如由其名称指示的，CSN引脚被主动驱动至低电平，以寻址相应的总线从设备。SPI标准本身已知，由此这里不再讨论。
在图10的示例中，半导体设备包括SPI收发器电路100，该SPI收发器电路可以如在之前图5的示例中显示的由接收器部分和发送器部分组成(发送器电路110、接收器电路120)。SPI收发器电路100由在引脚VSPI处施加于半导体设备的电源电压VS2来供电，SPI收发器电路100连接到引脚VSPI，此外，SPI收发器电路100连接到电路节点VGND处的虚地，该电路节点可以(使用开关SW1)连接到半导体设备10的模式选择引脚MODE或半导体设备10的专用接地引脚GND。开关SW1可以包括至少一个晶体管或其他电子开关以及用于驱动晶体管的电路系统(例如，参见图8的示例)。模式选择引脚MODE可以被配置为例如接收诸如之前示例中的信号SNEN的使能信号。模式选择引脚MODE(或通常为输入引脚)也可以被供应给电路131，该电路被配置为处理模式选择信号(或一般地输入信号)。电路131例如可以为与图1的示例中的电路132类似的模式控制电路。
其他电路可以被包括在半导体设备10中以用于各种目的。在图10的示例中，电路140连接到引脚VCC和GND，由此由电源电压VS1来供电。电路140可以经由引脚IN从外部设备(例如，微控制器)接收输入信号。另外的电路150可以被包括在半导体设备10中。在本示例中，电路150生成输出信号，该输出信号在输出引脚OUT处提供给外部设备(例如，微控制器)。电路150可以由分别在电源引脚VSPI和VCC处提供的电源电压VS1或VS2或由图10中所包括的内部电源电路(图10中未示出)生成的电源电压VS3来供电。
图11图示了包括SPI收发器电路100的半导体设备的另外实施例。图11的示例除了电路节点VGND(虚地)可以连接到半导体设备10的CSN引脚(而不是模式选择引脚MODE)之外与之前图10的示例基本相同。使用开关SW1，电路节点VGND连接到CSN引脚(同时低电平信号被施加于CSN引脚)，或连接到专用接地引脚GND。如所提及的，CSN引脚用于接收芯片选择信号，该芯片选择信号具有与用于图2和图6的示例中的使能信号SNEN类似的用途。根据SPI标准，CSN引脚必须被主动驱动至低电平，以便寻址SPI收发器电路。
图12图示了包括SPI收发器电路100的半导体设备的另外实施例。图12的示例除了电路节点VGND(虚地)永久地连接到CSN引脚之外与之前图11的示例基本相同。由此，可以省略开关SW1。只要(由总线主设备)施加于CSN引脚处的电压电平较高，输出缓冲器121就不起作用。然而，这在很多应用中不是问题，因为在芯片选择信号指示该芯片不被选择用于跨SPI总线的数据传输时可以不需要输出缓冲器121。
以下示例展示了本公开的一个或多个方面，并且可以以任意方式组合。
示例1：一种半导体设备，该半导体设备包括：
芯片封装，该芯片封装包括至少一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及第一输入引脚；
第一电路，该第一电路集成在半导体芯片中，第一电路耦合到第一电源引脚和接地引脚；
第二电路，该第二电路集成在半导体芯片中，第二电路耦合到第一电源引脚和虚地节点；以及
电子开关，该电子开关被配置为根据第一输入信号的电平连接虚地节点与第一输入引脚。
示例2：根据示例1的半导体设备，
其中，第一输入信号在第一输入引脚处接收，并且
其中，电子开关被配置为根据输入信号连接虚地节点与第一输入引脚或专用接地引脚。
示例3：根据示例1至示例2中的任一项或其组合的半导体设备，
其中，电子开关被配置为在第一输入引脚处所接收的第一输入信号处于低电平时连接虚地节点与第一输入引脚。
示例4：根据示例1至示例3中的任一项或其组合的半导体设备，
其中，电子开关被配置为在第一输入引脚处所接收的第一输入信号不处于低电平时连接虚地节点与专用接地引脚。
示例5：根据示例3或示例4的半导体设备，
其中，低电平实质上等于存在于专用接地引脚处的电平。
示例6：根据示例1至示例5中的任一项或其组合的半导体设备，
其中，第二电源电流从第二电源引脚穿过第二电路到虚地节点，同时跨第二电路的电压降实质上对应于第二电源电压。
示例7：根据示例1至示例6中的任一项或其组合的半导体设备，
其中，第一输入引脚是模式选择引脚，并且第一输入信号是指示半导体设备的操作模式的模式选择信号。
示例8：根据示例1至示例7中的任一项或其组合的半导体设备，
其中，第二电路包括输出缓冲器电路，该输出缓冲器电路被配置为在半导体芯片的输出引脚处生成输出信号，输出缓冲器电路经由第二电源引脚和虚地节点来供电。
示例9：根据示例1至示例8中的任一项或其组合的半导体设备，
其中，第一输入引脚是模式选择引脚，并且第一输入信号是指示半导体设备的操作模式的模式选择信号，并且
其中，虚地节点在模式选择信号处于低电平时连接到模式选择引脚。
示例10：根据示例1至示例9中的任一项或其组合的半导体设备，
其中，第一电路包括发送器电路，该发送器电路被配置为生成在半导体芯片的至少一个总线引脚处提供的第一总线信号。
示例11：根据示例1至示例10中的任一项或其组合的半导体设备，
其中，第二电路包括接收器电路，该接收器电路包括输出缓冲器电路，该输出缓冲器电路被配置为基于从至少一个总线引脚接收的第二总线信号在半导体芯片的输出引脚处生成输出信号。
示例12：一种半导体设备，该半导体设备包括：
芯片封装，该芯片封装包括至少一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及用于接收输入信号的第一输入引脚；
第一电路，该第一电路集成在半导体芯片中，第一电路耦合到第一电源引脚和接地引脚；
第二电路，该第二电路集成在半导体芯片中，第二电路耦合到第一电源引脚和虚地节点，
其中，虚地节点至少临时地连接到第一输入引脚，并且
其中，当虚地节点连接到第一输入引脚且在第一输入引脚处接收的第一输入信号处于低电压电平时，第二电源电流从第二电源引脚穿过第二电路到虚地节点，同时跨第二电路的电压降实质上对应于第二电源电压。
示例13：根据示例12的半导体设备，还包括：
在虚地节点与第一输入引脚之间的有线连接。
示例14：根据示例12至示例13中的任一项或其组合的半导体设备，还包括：
电子开关，该电子开关被配置为根据在输入引脚处接收的输入信号的电平连接虚地节点与第一输入引脚或专用接地引脚。
示例15：根据示例12至示例14中的任一项或其组合的半导体设备，
其中，第二电源电流从第二电源引脚穿过第二电路到虚地节点，同时跨第二电路的电压降实质上对应于第二电源电压。
示例16：根据示例12至示例15中的任一项或其组合的半导体设备，
其中，第一输入引脚是模式选择引脚，并且第一输入信号是指示半导体设备的操作模式的模式选择信号。
示例17：根据示例12至示例16中的任一项或其组合的半导体设备，
其中，第二电路包括输出缓冲器电路，该输出缓冲器电路被配置为在半导体芯片的输出引脚处生成输出信号，输出缓冲器电路经由第二电源引脚和虚地节点来供电。
示例18：根据示例12至示例17中的任一项或其组合的半导体设备，
其中，第一输入引脚是模式选择引脚，并且第一输入信号是指示半导体设备的操作模式的模式选择信号，并且
其中，虚地节点在模式选择信号处于低电平时连接到模式选择引脚。
示例19：根据示例12至示例18中的任一项或其组合的半导体设备，
其中，第一电路包括发送器电路，该发送器电路被配置为生成在半导体芯片的至少一个总线引脚处提供的第一总线信号。
示例20：根据示例12至示例19中的任一项或其组合的半导体设备，
其中，第二电路包括接收器电路，该接收器电路包括输出缓冲器电路，该输出缓冲器电路被配置为基于从至少一个总线引脚接收的第二总线信号在半导体芯片的输出引脚处生成输出信号。
示例21：一种总线收发器电路，该总线收发器电路包括：
发送器部分，该发送器部分被配置为接收输入数据信号并生成可操作地应用于至少一个总线线路的对应第一总线信号；收发器电路的发送器部分被供应有第一电源电压并连接到第一接地垫；
接收器部分，该接收器部分可操作地耦合到至少一个总线线路，以接收第二总线信号，并且该接收器部分被配置为生成对应的接收信号；以及
输出缓冲器，该输出缓冲器被包括在收发器电路的接收器部分中，输出缓冲器接收该接收信号并生成对应的输出数据信号，输出缓冲器被供应有第二电源电压并连接到与第一接地垫分离的第二接地垫。
示例22：根据示例21的总线收发器电路，
其中，收发器电路的接收器部分包括比较器电路，该比较器电路接收第二总线信号，并且被配置为将第二总线信号与至少一个阈值进行比较；比较器被配置为生成指示比较的结果的接收信号。
示例23：根据示例21或示例22或其组合的总线收发器电路，
其中，比较器电路被供应有第一电源电压并连接到第一接地垫。
示例24：根据示例21至示例23中的任一项或其组合的总线收发器电路，
其中，总线收发器电路包括用于施加第一电源电压的第一电源引脚和用于施加第二电源电压的第二电源引脚。
示例25：根据示例21至示例24中的任一项或其组合的总线收发器电路，
其中，总线收发器电路包括连接到第一接地垫的第一接地引脚和连接到第二接地垫的第二接地引脚。
示例26：根据示例21至示例25中的任一项的总线收发器电路，
其中，总线收发器电路包括连接到第一接地垫的第一接地引脚和另外的引脚，该另外的引脚至少在收发器电路的正常操作模式期间连接到第二接地垫，并且被供应有低电平信号。
示例27：根据示例21至示例26中的任一项或其组合的总线收发器电路，还包括：
可控开关，该可控开关被配置为根据存在于另外的引脚处的电压电平将第二接地垫连接到第一接地垫或另外的引脚。
示例28：根据示例21至示例27中的任一项或其组合的总线收发器电路，
其中，总线收发器电路被配置为在睡眠模式和正常模式下操作，正常模式由施加于收发器电路的另外的引脚的具体电压电平来指示；并且
其中，至少在正常模式下，第二接地垫连接到另外的引脚。
示例29：一种用于与数据总线对接的收发器设备，设备包括：
芯片封装，该芯片封装至少具有第一电源引脚、第二电源引脚、接地引脚、输入数据引脚、输出数据引脚、用于连接至少一个总线线路的至少一个总线引脚以及另外的引脚；和
半导体芯片，该半导体芯片包括接收器电路和发送器电路，
其中，发送器电路被配置为在输入数据引脚处接收输入数据信号，并且在至少一个总线引脚处提供对应的第一总线信号；发送器电路被供应有在第一电源引脚处施加的第一电源电压，并且连接到第一接地引脚；
其中，接收器电路可操作地耦合到至少一个总线引脚，以接收第二总线信号，并且接收器电路被配置为生成对应的接收信号；并且
其中，接收器电路包括输出缓冲器，该输出缓冲器接收该接收信号并在输出数据引脚处生成对应的输出数据信号，输出缓冲器被供应有在第二电源引脚处施加的第二电源电压，并且连接到电路节点，该电路节点被配置为连接到另外的引脚。
示例30：根据示例29的收发器设备，
其中，至少在设备的正常操作期间，电路节点连接到在正常操作期间被可操作地供应有低电平信号的另外的引脚。
示例31：一种在半导体设备中执行的方法，该半导体设备包括：
芯片封装，该芯片封装包括至少一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及第一输入引脚；
第一电路，该第一电路集成在半导体芯片中，第一电路耦合到第一电源引脚和接地引脚；以及
第二电路，该第二电路集成在半导体芯片中，第二电路耦合到第一电源引脚和虚地节点；
其中，方法包括：
在第一输入引脚处接收第一输入信号；以及
根据第一输入信号的电平使用电子开关连接虚地节点与第一输入引脚。
示例32：根据示例31的方法，方法还包括：
在第一输入引脚处接收第一输入信号；以及
根据第一输入信号的电平使用电子开关连接虚地节点与第一输入引脚或专用接地引脚。
示例33：根据示例31至示例32中的任一项或其组合的方法，其中，连接虚地节点包括：
评估第一输入信号的电压电平；
如果第一输入信号的电压电平是低电平，则连接虚地节点与第一输入引脚；以及
如果第一输入信号的电压电平不是低电平，则连接虚地节点与专用接地引脚。
示例34：一种系统，该系统包括：
控制器设备，该控制器设备包括输出引脚；和
半导体设备，该半导体设备包括：
芯片封装，该芯片封装包括至少一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及连接到控制器设备的输出引脚的第一输入引脚；
第一电路，该第一电路集成在半导体芯片中，第一电路耦合到第一电源引脚和接地引脚；
第二电路，该第二电路集成在半导体芯片中，第二电路耦合到第一电源引脚和虚地节点；以及
电子开关，该电子开关被配置为根据输入信号的电平连接虚地节点与第一输入引脚。
示例35：根据示例34的系统，
其中，连接到控制器设备的输出引脚的第一输入引脚被配置为从控制器设备接收输入信号。
虽然已经关于一个或多个实现说明并描述了本公开，但可以在不偏离所附权利要求的精神和范围的情况下对所示示例进行变更和修改。具体地关于由上述组件或结构(单元、部件、设备、电路、系统等)执行的各种功能，用于描述这种组件的术语(包括对“装置”的参考)旨在对应于执行所述组件(例如，在功能上等同的组件)的指定功能的任意组件或结构(除非另外指示)，即使在结构上不等同于执行在这里图示的本公开的示例性实现中的功能的所公开结构。
另外，虽然已经仅关于若干实现中的一个公开了本公开的特定特征，但这种特征如对于任意给定或特定应用可以期望且有利的与其他实现的一个或多个其他特征组合。此外，在术语“包括”、“具有”或其变体用于具体实施方式和权利要求中的范围内，这种术语旨在以与术语“包括”类似的方式是包括性的。

Claims (35)

1.一种半导体设备，包括：
芯片封装，包括至少一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及第一输入引脚；
第一电路，被集成在所述半导体芯片中，所述第一电路耦合到所述第一电源引脚和所述接地引脚；
第二电路，被集成在所述半导体芯片中，所述第二电路耦合到所述第一电源引脚和虚地节点；以及
电子开关，被配置为根据第一输入信号的电平连接所述虚地节点与所述第一输入引脚。
2.根据权利要求1所述的半导体设备，
其中所述第一输入信号在所述第一输入引脚处被接收，并且
其中所述电子开关被配置为根据所述输入信号连接所述虚地节点与所述第一输入引脚或所述专用接地引脚。
3.根据权利要求1所述的半导体设备，
其中所述电子开关被配置为在所述第一输入引脚处所接收的所述第一输入信号处于低电平时，连接所述虚地节点与所述第一输入引脚。
4.根据权利要求1所述的半导体设备，
其中所述电子开关被配置为在所述第一输入引脚处所接收的所述第一输入信号不处于低电平时，连接所述虚地节点与所述专用接地引脚。
5.根据权利要求3所述的半导体设备，
其中所述低电平实质上等于存在于所述专用接地引脚处的电平。
6.根据权利要求1所述的半导体设备，
其中第二电源电流从所述第二电源引脚穿过所述第二电路到所述虚地节点，同时跨所述第二电路的电压降实质上对应于所述第二电源电压。
7.根据权利要求1所述的半导体设备，
其中所述第一输入引脚是模式选择引脚，并且所述第一输入信号是指示所述半导体设备的操作模式的模式选择信号。
8.根据权利要求1所述的半导体设备，
其中所述第二电路包括输出缓冲器电路，所述输出缓冲器电路被配置为在所述半导体芯片的输出引脚处生成输出信号，所述输出缓冲器电路经由所述第二电源引脚和所述虚地节点来供电。
9.根据权利要求8所述的半导体设备，
其中所述第一输入引脚是模式选择引脚，并且所述第一输入信号是指示所述半导体设备的操作模式的模式选择信号，并且
其中所述虚地节点在所述模式选择信号处于低电平时连接到所述模式选择引脚。
10.根据权利要求1所述的半导体设备，
其中所述第一电路包括发送器电路，所述发送器电路被配置为生成在所述半导体芯片的至少一个总线引脚处提供的第一总线信号。
11.根据权利要求10所述的半导体设备，
其中所述第二电路包括接收器电路，所述接收器电路包括输出缓冲器电路，所述输出缓冲器电路被配置为基于从所述至少一个总线引脚接收的第二总线信号在所述半导体芯片的输出引脚处生成输出信号。
12.一种半导体设备，包括：
芯片封装，包括至少一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及用于接收输入信号的第一输入引脚；
第一电路，被集成在所述半导体芯片中，所述第一电路耦合到所述第一电源引脚和所述接地引脚；
第二电路，被集成在所述半导体芯片中，所述第二电路耦合到所述第一电源引脚和虚地节点，
其中所述虚地节点至少临时地连接到所述第一输入引脚，并且
其中当所述虚地节点连接到所述第一输入引脚且在所述第一输入引脚处接收的所述第一输入信号处于低电压电平时，第二电源电流从所述第二电源引脚穿过所述第二电路到所述虚地节点，同时跨所述第二电路的电压降实质上对应于所述第二电源电压。
13.根据权利要求12所述的半导体设备，还包括：
所述虚地节点与所述第一输入引脚之间的有线连接。
14.根据权利要求12所述的半导体设备，还包括：
电子开关，所述电子开关被配置为根据在所述输入引脚处接收的所述输入信号的电平连接所述虚地节点与所述第一输入引脚或所述专用接地引脚。
15.根据权利要求12所述的半导体设备，
其中第二电源电流从所述第二电源引脚穿过所述第二电路到所述虚地节点，同时跨所述第二电路的所述电压降实质上对应于所述第二电源电压。
16.根据权利要求12所述的半导体设备，
其中所述第一输入引脚是模式选择引脚，并且所述第一输入信号是指示所述半导体设备的操作模式的模式选择信号。
17.根据权利要求12所述的半导体设备，
其中所述第二电路包括输出缓冲器电路，所述输出缓冲器电路被配置为在所述半导体芯片的输出引脚处生成输出信号，所述输出缓冲器电路经由所述第二电源引脚和所述虚地节点来供电。
18.根据权利要求17所述的半导体设备，
其中所述第一输入引脚是模式选择引脚，并且所述第一输入信号是指示所述半导体设备的操作模式的模式选择信号，并且
其中所述虚地节点在所述模式选择信号处于低电平时连接到所述模式选择引脚。
19.根据权利要求12所述的半导体设备，
其中所述第一电路包括发送器电路，所述发送器电路被配置为生成在所述半导体芯片的至少一个总线引脚处提供的第一总线信号。
20.根据权利要求19所述的半导体设备，
其中所述第二电路包括接收器电路，所述接收器电路包括输出缓冲器电路，所述输出缓冲器电路被配置为基于从所述至少一个总线引脚接收的第二总线信号在所述半导体芯片的输出引脚处生成输出信号。
21.一种总线收发器电路，包括：
发送器部分，被配置为接收输入数据信号并生成可操作地应用于至少一个总线线路的对应第一总线信号；所述收发器电路的所述发送器部分被供应有第一电源电压并连接到第一接地垫；
接收器部分，可操作地耦合到所述至少一个总线线路，以接收第二总线信号，并且被配置为生成对应的接收信号；以及
输出缓冲器，被包括在所述收发器电路的所述接收器部分中，所述输出缓冲器接收所述接收信号并生成对应的输出数据信号，所述输出缓冲器被供应有第二电源电压并连接到与所述第一接地垫分离的第二接地垫。
22.根据权利要求21所述的总线收发器电路，
其中所述收发器电路的所述接收器部分包括比较器电路，所述比较器电路接收所述第二总线信号并且被配置为将所述第二总线信号与至少一个阈值进行比较；所述比较器被配置为生成指示所述比较的结果的所述接收信号。
23.根据权利要求22所述的总线收发器电路，
其中所述比较器电路被供应有所述第一电源电压并连接到所述第一接地垫。
24.根据权利要求21所述的总线收发器电路，
其中所述总线收发器电路包括用于施加所述第一电源电压的第一电源引脚和用于施加所述第二电源电压的第二电源引脚。
25.根据权利要求21所述的总线收发器电路，
其中所述总线收发器电路包括连接到第一接地垫的第一接地引脚和连接到所述第二接地垫的第二接地引脚。
26.根据权利要求21所述的总线收发器电路，
其中所述总线收发器电路包括第一接地引脚和另外的引脚，所述第一接地引脚连接到所述第一接地垫；所述另外的引脚至少在所述收发器电路的正常操作模式期间连接到所述第二接地垫，并且被供应有低电平信号。
27.根据权利要求26所述的总线收发器电路，还包括：
可控开关，被配置为根据存在于所述另外的引脚处的电压电平将所述第二接地垫连接到所述第一接地垫或所述另外的引脚。
28.根据权利要求21所述的总线收发器电路，
其中所述总线收发器电路被配置为在睡眠模式和正常模式下操作，所述正常模式由施加于所述收发器电路的另外的引脚的具体电压电平来指示；并且
其中至少在正常模式下，所述第二接地垫连接到所述另外的引脚。
29.一种用于与数据总线对接的收发器设备，所述设备包括：
芯片封装，至少具有第一电源引脚、第二电源引脚、接地引脚、输入数据引脚、输出数据引脚、用于连接至少一个总线线路的至少一个总线引脚以及另外的引脚；和
半导体芯片，包括接收器电路和发送器电路，
其中所述发送器电路被配置为在所述输入数据引脚处接收输入数据信号，并且在所述至少一个总线引脚处提供对应的第一总线信号；所述发送器电路被供应有在所述第一电源引脚处施加的第一电源电压，并且连接到所述第一接地引脚；
其中所述接收器电路可操作地耦合到所述至少一个总线引脚，以接收第二总线信号，并且被配置为生成对应的接收信号；并且
其中所述接收器电路包括输出缓冲器，所述输出缓冲器接收所述接收信号并在所述输出数据引脚处生成对应的输出数据信号，所述输出缓冲器被供应有在所述第二电源引脚处施加的第二电源电压，并且连接到电路节点，所述电路节点被配置为连接到所述另外的引脚。
30.根据权利要求29所述的收发器设备，
其中至少在所述设备的正常操作期间，所述电路节点连接到在正常操作期间被可操作地供应有低电平信号的所述另外的引脚。
31.一种在半导体设备中执行的方法，所述半导体设备包括：
芯片封装，包括至少一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及第一输入引脚；
第一电路，被集成在所述半导体芯片中，所述第一电路耦合到所述第一电源引脚和所述接地引脚；以及
第二电路，被集成在所述半导体芯片中，所述第二电路耦合到所述第一电源引脚和虚地节点；
其中所述方法包括：
在所述第一输入引脚处接收第一输入信号；以及
根据第一输入信号的电平使用电子开关连接所述虚地节点与所述第一输入引脚。
32.根据权利要求31所述的方法，所述方法还包括：
在所述第一输入引脚处接收所述第一输入信号；以及
根据所述第一输入信号的所述电平使用所述电子开关连接所述虚地节点与所述第一输入引脚或所述专用接地引脚。
33.根据权利要求31所述的方法，其中连接所述虚地节点包括：
评估所述第一输入信号的所述电压电平；
如果所述第一输入信号的所述电压电平是低电平，则连接所述虚地节点与所述第一输入引脚；以及
如果所述第一输入信号的所述电压电平不是低电平，则连接所述虚地节点与所述专用接地引脚。
34.一种系统，包括：
控制器设备，包括输出引脚；和
半导体设备，包括：
芯片封装，包括至少一个半导体芯片、专用接地引脚、用于接收第一电源电压的第一电源引脚、用于接收第二电源电压的第二电源引脚以及连接到所述控制器设备的所述输出引脚的第一输入引脚；
第一电路，被集成在所述半导体芯片中，所述第一电路耦合到所述第一电源引脚和所述接地引脚，
第二电路，被集成在所述半导体芯片中，所述第二电路耦合到所述第一电源引脚和虚地节点，以及
电子开关，被配置为根据输入信号的电平连接所述虚地节点与所述第一输入引脚。
35.根据权利要求34所述的系统，
其中连接到所述控制器设备的所述输出引脚的所述第一输入引脚被配置为从所述控制器设备接收所述输入信号。
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