CN107369685B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

Info

Publication number
CN107369685B
CN107369685B CN201610309122.8A CN201610309122A CN107369685B CN 107369685 B CN107369685 B CN 107369685B CN 201610309122 A CN201610309122 A CN 201610309122A CN 107369685 B CN107369685 B CN 107369685B
Authority
CN
China
Prior art keywords
layer
germanium
silicon
cap
top surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610309122.8A
Other languages
English (en)
Other versions
CN107369685A (zh
Inventor
林静
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610309122.8A priority Critical patent/CN107369685B/zh
Publication of CN107369685A publication Critical patent/CN107369685A/zh
Application granted granted Critical
Publication of CN107369685B publication Critical patent/CN107369685B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。所述方法包括：提供半导体衬底，半导体衬底包括至少两个相邻的PMOS区，在相邻PMOS区内的隔离结构之间形成有凹槽；在凹槽底部的半导体衬底上形成籽晶层；在籽晶层上形成主体锗硅层；在主体锗硅层上形成盖帽锗硅层，盖帽锗硅层的形状为Σ型；在每个盖帽锗硅层暴露的四周表面上形成共形的覆盖层，且相邻PMOS区内的部分覆盖层相接触，以形成空气隙；在隔离结构以及覆盖层上形成介电层；回蚀刻部分介电层以及部分覆盖层，以暴露盖帽锗硅层的顶面。根据本发明的制造方法，可以降低器件的RC延时，避免形成于嵌入式锗硅顶面上的金属硅化物之间发生桥连。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
为了提高PMOS器件沟道中载流子的迁移率，在PMOS器件将要形成源/漏区的部分制作凹槽以外延嵌入式锗硅的技术已经成为广为关注的热点。对于45nm及以下节点的半导体制造工艺，由于器件尺寸的按比例缩小，器件沟道的长度也相应缩短，因此，有相关研究指出在PMOS器件将要形成源/漏区的部分制作侧壁向器件沟道方向内凹的Σ型凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求；同时，这种Σ型凹槽具有在栅极间隙壁下方较大下切的特点，由此，在这种Σ型凹槽中形成的嵌入式锗硅可以对器件沟道区产生更大的应力。
虽然嵌入式锗硅技术对于PMOS器件性能的提升有一定的作用，但是常规嵌入式锗硅技术仍然存在较多的问题，例如RC延时，相邻器件嵌入式锗硅层上形成的金属硅化物桥连等问题，因此，如何进一步改进嵌入式锗硅工艺，仍然是业界研究的重点。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明实施例一提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括至少两个相邻的PMOS区，在所述半导体衬底中形成有多个隔离结构以定义每个所述PMOS区，在相邻PMOS区内的所述隔离结构之间形成有凹槽；
在所述凹槽底部的半导体衬底上形成籽晶层；
在所述籽晶层上形成主体锗硅层；
在所述主体锗硅层上形成盖帽锗硅层，所述盖帽锗硅层的形状为Σ型；
在每个所述盖帽锗硅层暴露的四周表面上形成共形的覆盖层，且相邻所述PMOS区内的部分覆盖层相接触，以在相邻的覆盖层与其下方的隔离结构之间形成空气隙；
在所述隔离结构以及所述覆盖层上形成介电层；
回蚀刻部分所述介电层以及部分所述覆盖层，以暴露所述盖帽锗硅层的顶面。
进一步，采用选择性外延生长工艺形成所述籽晶层、所述主体锗硅层和所述盖帽锗硅层。
进一步，所述覆盖层的材料包括氧化物。
进一步，所述覆盖层的厚度范围为5埃至200埃。
进一步，所述盖帽锗硅层的厚度范围为10至300埃。
进一步，所述籽晶层、主体锗硅层和盖帽锗硅层构成嵌入式锗硅层，其中，所述嵌入式锗硅层的顶面高于其外侧的隔离结构的顶面。
进一步，所述嵌入式锗硅层的顶面比其外侧的隔离结构的顶面高20至300埃。
进一步，所述回蚀刻去除的所述介电层的厚度范围为沉积的所述介电层总厚度的百分之十至百分之九十。
进一步，在所述回蚀刻之后，还包括：在暴露的所述盖帽锗硅层上形成自对准金属硅化物。
进一步，位于所述凹槽两侧且靠近所述凹槽的部分所述隔离结构的顶面低于远离所述凹槽的部分所述隔离结构的顶面。
本发明的另一方面还提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括至少两个相邻的PMOS区，在所述半导体衬底中形成有多个隔离结构以定义每个所述PMOS区，在相邻PMOS区内的所述隔离结构之间形成有凹槽；
在每个所述凹槽底部的半导体衬底上形成有籽晶层，在所述籽晶层上形成有主体锗硅层，在所述主体锗硅层上形成有盖帽锗硅层，所述盖帽锗硅层的形状为Σ型；
在每个所述盖帽锗硅层的四周表面上形成有共形的覆盖层，且相邻所述PMOS区的部分覆盖层相接触，使相邻的覆盖层与其下方的隔离结构之间形成空气隙；
在所述隔离结构以及部分所述覆盖层上形成有介电层，所述介电层与所述盖帽锗硅层的顶面齐平。
进一步，所述覆盖层的材料包括氧化物。
进一步，所述覆盖层的厚度范围为5埃至200埃。
进一步，所述盖帽锗硅层的厚度范围为10至300埃。
进一步，所述籽晶层、主体锗硅层和盖帽锗硅层构成嵌入式锗硅层，其中，所述嵌入式锗硅层的顶面高于其外侧的隔离结构的顶面。
进一步，所述嵌入式锗硅层的顶面比其外侧的隔离结构的顶面高20至300埃。
进一步，在暴露的所述盖帽锗硅层上形成有自对准金属硅化物。
进一步，位于所述凹槽两侧且靠近所述凹槽的部分所述隔离结构的顶面低于远离所述凹槽的部分所述隔离结构的顶面。
本发明的再一方面还提供一种电子装置，其包括前述的半导体器件。
综上所述，根据本发明的制造方法，在相邻PMOS区的嵌入式锗硅之间形成空气隙，该空气隙可以降低器件的RC延时，并在相邻PMOS区的嵌入式锗硅之间形成起到绝缘作用的覆盖层和介电层，覆盖层和介电层的存在可以避免形成于嵌入式锗硅顶面上的金属硅化物之间发生桥连，进而提高了器件的性能和可靠性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1E为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图2为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图；
图3示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了进一步提高器件的性能，本发明提出一种半导体器件的制造方法，如图2所示，其主要包括以下步骤：
在步骤S201中，提供半导体衬底，所述半导体衬底包括至少两个相邻的PMOS区，在所述半导体衬底中形成有多个隔离结构以定义每个所述PMOS区，在相邻PMOS区内的所述隔离结构之间形成有凹槽；
在步骤S202中，在所述凹槽底部的半导体衬底上形成籽晶层；
在步骤S203中，在所述籽晶层上形成主体锗硅层；
在步骤S204中，在所述主体锗硅层上形成盖帽锗硅层，所述盖帽锗硅层的形状为Σ型；
在步骤S205中，在每个所述盖帽锗硅层暴露的四周表面上形成共形的覆盖层，且相邻所述PMOS区内的覆盖层相接触，以在相邻的覆盖层与其下方的隔离结构之间形成空气隙；
在步骤S206中，在所述隔离结构以及所述覆盖层上形成介电层；
在步骤S207中，回蚀刻部分所述介电层以及部分所述覆盖层，以暴露所述盖帽锗硅层的顶面。
综上所述，根据本发明的制造方法，在相邻PMOS区的嵌入式锗硅之间形成空气隙，该空气隙可以降低器件的RC延时，并在相邻PMOS区的嵌入式锗硅之间形成起绝缘作用的覆盖层和介电层，覆盖层和介电层的存在可以避免形成于嵌入式锗硅顶面上的金属硅化物之间发生桥连，进而提高了器件的性能和可靠性。
实施例一
下面，参照图1A至图1E来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，1A至图1E为本发明实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。
首先，如图1A所示，提供半导体衬底100，所述半导体衬底100包括至少两个相邻的PMOS区，在所述半导体衬底100中形成有多个隔离结构101以定义每个所述PMOS区，在相邻PMOS区内的所述隔离结构101之间形成有凹槽102。
半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。
在半导体衬底100中形成有隔离结构101，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为不同的PMOS区。
半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
可采用本领域技术人员熟知的任何方法形成凹槽102，每个凹槽102对应每个PMOS区的源区或漏区。在一个示例中，在半导体衬底上形成图案化的光刻胶，该图案化的光刻胶定义了预定形成的凹槽102的位置和尺寸，通过刻蚀工艺对半导体衬底100进行刻蚀，进而形成多个凹槽102，其中，该凹槽102的侧壁均为隔离结构101，其底部为半导体衬底100。
在一个示例中，形成凹槽102的制程时，凹槽102两侧的隔离结构101也会被刻蚀去除部分，例如，位于所述凹槽102两侧且靠近所述凹槽102的所述隔离结构101的顶面低于远离所述凹槽102的部分所述隔离结构101的顶面。
刻蚀形成凹槽102之后，还可选择性的施行一预清洗(pre-clean)制程，以清除杂质。此预清洗制程可能为反应性(reactive)或非反应性(non-reactive)预清洗制程。举例来说，反应性制程例如为采用含氢等离子(hydrogen-containing plasma)的一等离子制程，而非反应性制程例如为采用含氩等离子(argon-containing)的一等离子制程。
也可用例如SC-1溶液(氨溶液/过氧化氢溶液的混合液)和SC-2溶液(盐酸/过氧化氢溶液的混合液)进行预清洗，以清除留在衬底表面上的外来物质。
接着，如图1B所示，在所述凹槽102底部的半导体衬底100上形成籽晶层1031，在所述籽晶层1031上形成主体锗硅层1032，在所述主体锗硅层1032上形成盖帽锗硅层1033，所述盖帽锗硅层1033的形状为Σ型。
采用本领域技术人员所熟习的各种适宜的工艺技术形成籽晶层1031，例如选择性外延生长工艺。另外，由于需要为随后将要形成的主体锗硅层留出足够的空间，所以形成的籽晶层1031不能太厚，以防填满整个凹槽102。其中，籽晶层1031的材料包括锗硅。
随后，在所述籽晶层1031上形成主体锗硅层1032。可采用本领域技术人员所熟习的各种适宜的工艺技术形成主体锗硅层1032，例如选择性外延生长工艺。
其中，较佳地，可使主体锗硅层1032的高度高于其两侧的隔离结构101的顶面，且还可使主体锗硅层1032的顶表面为圆弧形。
随后，在所述主体锗硅层1032上形成盖帽锗硅层1033，其中，所述盖帽锗硅层1033的形状为Σ型。
可选地，盖帽锗硅层1033的厚度范围为10至300埃，该厚度可以从盖帽锗硅层1033贴近所述主体锗硅层1032开始测量。
还可进一步地，使盖帽锗硅层1033完全位于其下方隔离结构101之上。
其中，盖帽层锗硅层1033的形成方法以可以使用选择性外延生长工艺。
进一步地，籽晶层1031、主体锗硅层1032和盖帽层锗硅层1033构成嵌入式锗硅层，其中，所述嵌入式锗硅层的顶面高于其外侧的隔离结构101的顶面，且该嵌入式锗硅层具有压应力。
可选地，所述嵌入式锗硅层的顶面比其外侧的隔离结构101的顶面高20至300埃。
选择性外延生长工艺只会在半导体材料上生长锗硅，而不会在隔离结构等氧化物上生长，前述的选择性外延生长可以采用低压化学气相沉积(LPCVD)、超低压化学气相沉积(VLPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、常压化学气相沉积(APCVD)和分子束外延(MBE)中的一种。
示例性地，所述选择性外延生长可以在UHV/CVD反应腔中进行，所述选择性外延生长的温度大约在550～880摄氏度的范围内。
作为一个示例，形成锗硅所使用的源气体可以为含Si源气体和含Ge源气体，其中，含Si源气体可以使用SiH4或Si2H6中的一种或两者组合，含Ge源气体可以使用GeH4或Ge2H6中的一种或两者组合。
接着，继续参考图1B，在每个所述盖帽锗硅层1033暴露的四周表面上形成共形的覆盖层104，且相邻所述PMOS区内的部分覆盖层104相接触，以在相邻的覆盖层104与其下方的隔离结构101之间形成空气隙104a。
其中，所述覆盖层104可以为氧化物，例如包括硅氧化物和锗氧化物的材料，也可为其他的例如硅氧化物、硅氮氧化物等。
可采用快速热氧化法(rapid thermal oxidation，简称RTO)、炉管氧化法(furnace)、紫外光氧化法(UVO)或原子层沉积法(ALD)等方法形成所述覆盖层104。
本实施例中，较佳地，使用快速热氧化法形成覆盖层104，且形成的覆盖层104与Σ型的盖帽锗硅层1033共形，其为Σ型。
其中，可控制形成的覆盖层104的厚度，使相邻所述PMOS区内的部分覆盖层104相接触，例如，对于Σ型的覆盖层104可相邻的覆盖层104的最接近的部分相接触，进而在相邻的覆盖层104与其下方的隔离结构101之间形成空气隙104a。
可选地，所述覆盖层104的厚度范围可以为5埃至200埃，也可根据器件需要进行适当的调整。
接着，如图1C所示，在所述隔离结构101以及所述覆盖层104上形成介电层105。
介电层105可为氧化硅层，可以为采用流动式化学气相沉积工艺(FCVD)形成的氧化硅层，也可以包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，介电层105也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)，或者也可以深紫外吸收氧化物(DUO)。
接着，如图1D所示，回蚀刻部分所述介电层105以及部分所述覆盖层104，以暴露所述盖帽锗硅层1033的顶面。
既可以采用干蚀刻法也可以采用湿蚀刻法进行本步骤的回蚀刻。
在一个示例中，使用一干蚀刻制造工艺，例如以氟化硫(SF6)、氮及氯作为蚀刻剂且对氧化物具有高选择性的选择性反应性离子蚀刻(RIE)制造工艺，进行回蚀刻制造工艺。
其中，该回蚀刻停止于盖帽锗硅层1033的顶面上，所述回蚀刻去除的所述介电层105的厚度范围为沉积的所述介电层105总厚度的百分之十至百分之九十。
接着，如图1E所示，在暴露的所述盖帽锗硅层1033上形成自对准金属硅化物106。
在一个示例中，形成自对准金属硅化物106的步骤包括：首先沉积金属层(图中未示)，其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。接着加热衬底，造成金属层与其下的硅层发生硅化作用，自对准金属硅化物106(例如NiSi)因而形成。接着使用可侵蚀金属层，但不致侵蚀自对准金属硅化物106的蚀刻剂，以将未反应的金属层除去。
而由于在相邻的PMOS区的嵌入式锗硅层之间设置了覆盖层104和介电层105等氧化物绝缘层，因此其可避免本步骤中形成的金属硅化物发生桥连。
至此完成了对本发明的半导体器件的制造方法的关键步骤的介绍，对于完整的器件制作还需其他的前序步骤、中间步骤或者后续步骤，再此均不在赘述。
综上所述，根据本发明的制造方法，在相邻PMOS区的嵌入式锗硅之间形成空气隙，该空气隙可以降低器件的RC延时，并在相邻PMOS区的嵌入式锗硅之间形成起绝缘作用的覆盖层和介电层，覆盖层和介电层的存在可以避免形成于嵌入式锗硅顶面上的金属硅化物之间发生桥连，进而提高了器件的性能和可靠性。
实施例二
本发明还提供一种采用前述的方法制作形成的半导体器件，该半导体器件可以为静态随机存取存储器(SRAM)等。
作为示例，参考图1E对本发明的半导体器件的结构进行详细介绍。
如图1E所示，本发明的半导体器件包括半导体衬底100。11、一种半导体器件，其特征在于，包括半导体衬底100，所述半导体衬底100包括至少两个相邻的PMOS区，在所述半导体衬底100中形成有多个隔离结构101以定义每个所述PMOS区，在相邻PMOS区内的所述隔离结构101之间形成有凹槽102。
半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。
在半导体衬底100中形成有隔离结构101，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为不同的PMOS区。
半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
其中，每个凹槽102对应每个PMOS区的源区或漏区其中，该凹槽102的侧壁均为隔离结构101，其底部为半导体衬底100。
在一个示例中，位于所述凹槽102两侧且靠近所述凹槽102的所述隔离结构101的顶面低于远离所述凹槽102的部分所述隔离结构101的顶面。
进一步地，在每个所述凹槽100底部的半导体衬底上形成有籽晶层，在所述籽晶层1031上形成有主体锗硅层1032，在所述主体锗硅层1032上形成有盖帽锗硅层1033，所述盖帽锗硅层1033的形状为Σ型。
其中，籽晶层1031不能太厚，以防填满整个凹槽102。其中，籽晶层1031的材料包括锗硅。
其中，较佳地，可使主体锗硅层1032的高度高于其两侧的隔离结构101的顶面，且还可使主体锗硅层1032的顶表面为圆弧形。
可选地，盖帽锗硅层1033的厚度范围为10至300埃，该厚度可以从盖帽锗硅层1033贴近所述主体锗硅层1032开始测量。
还可进一步地，使盖帽锗硅层1033完全位于其下方隔离结构101之上。
进一步地，籽晶层1031、主体锗硅层1032和盖帽层锗硅层1033构成嵌入式锗硅层，其中，所述嵌入式锗硅层的顶面高于其外侧的隔离结构101的顶面，且该嵌入式锗硅层具有压应力。
可选地，所述嵌入式锗硅层的顶面比其外侧的隔离结构101的顶面高20至300埃。
进一步地，在每个所述盖帽锗硅层1033的四周表面上形成有共形的覆盖层104，且相邻所述PMOS区的部分覆盖层104相接触，使相邻的覆盖层104与其下方的隔离结构101之间形成空气隙104a。
其中，所述覆盖层104可以为氧化物，例如包括硅氧化物和锗氧化物的材料，也可为其他的例如硅氧化物、硅氮氧化物等。
可采用快速热氧化法(rapid thermal oxidation，简称RTO)、炉管氧化法(furnace)、紫外光氧化法(UVO)或原子层沉积法(ALD)等方法形成所述覆盖层104。
本实施例中，较佳地，使用快速热氧化法形成覆盖层104，且形成的覆盖层104与Σ型的盖帽锗硅层1033共形，其为Σ型。
其中，可控制形成的覆盖层104的厚度，使相邻所述PMOS区内的部分覆盖层104相接触，例如，对于Σ型的覆盖层104可相邻的覆盖层104的最接近的部分相接触，进而在相邻的覆盖层104与其下方的隔离结构101之间形成空气隙104a。
可选地，所述覆盖层104的厚度范围可以为5埃至200埃，也可根据器件需要进行适当的调整。
进一步地，在所述隔离结构101以及部分所述覆盖层104上形成有介电层105，所述介电层105与所述盖帽锗硅层1033的顶面齐平。
介电层105可为氧化硅层，可以为采用流动式化学气相沉积工艺(FCVD)形成的氧化硅层，也可以包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，介电层105也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)，或者也可以深紫外吸收氧化物(DUO)。
在一个示例中，在暴露的所述盖帽锗硅层1033上形成有自对准金属硅化物106。
示例性地，该形成自对准金属硅化物106可以包括NiSi或CoSi。
而由于在相邻的PMOS区的嵌入式锗硅层之间设置了覆盖层104和介电层105等氧化物绝缘层，因此其可避免相邻金属硅化物之间发生桥连。
根据本发明的半导体器件，在相邻PMOS区的嵌入式锗硅之间形成有空气隙，该空气隙可以降低器件的RC延时，并在相邻PMOS区的嵌入式锗硅之间形成有起到绝缘作用的覆盖层和介电层，覆盖层和介电层的存在可以避免形成于嵌入式锗硅顶面上的金属硅化物之间发生桥连，进而提高了器件的性能和可靠性。
实施例三
本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件包括根据实施例一所述的半导体器件的制造方法制造的半导体器件，或包括实施例二所述的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该分频电路的中间产品。其中，该电子组件可以为任何可行的组件，在此并不进行限定。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体器件，或根据实施例一所述的半导体器件的制作方法所制得的半导体器件，由于本发明的半导体器件，在相邻PMOS区的嵌入式锗硅之间形成有空气隙，该空气隙可以降低器件的RC延时，并在相邻PMOS区的嵌入式锗硅之间形成有起到绝缘作用的覆盖层和介电层，覆盖层和介电层的存在可以避免形成于嵌入式锗硅顶面上的金属硅化物之间发生桥连，进而使得器件具有高的性能和可靠性。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (17)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括至少两个相邻的PMOS区，在所述半导体衬底中形成有多个隔离结构以定义每个所述PMOS区，在相邻PMOS区内的所述隔离结构之间形成有凹槽；
在所述凹槽底部的半导体衬底上形成籽晶层；
在所述籽晶层上形成主体锗硅层；
在所述主体锗硅层上形成盖帽锗硅层，所述盖帽锗硅层的形状为Σ型；
在每个所述盖帽锗硅层暴露的四周表面上形成共形的覆盖层，且相邻所述PMOS区内的部分覆盖层相接触，以在相邻的覆盖层与其下方的隔离结构之间形成空气隙；
在所述隔离结构以及所述覆盖层上形成介电层；
回蚀刻部分所述介电层以及部分所述覆盖层，以暴露所述盖帽锗硅层的顶面；
在所述回蚀刻之后，还包括：在暴露的所述盖帽锗硅层上形成自对准金属硅化物。
2.如权利要求1所述的制造方法，其特征在于，采用选择性外延生长工艺形成所述籽晶层、所述主体锗硅层和所述盖帽锗硅层。
3.如权利要求1所述的制造方法，其特征在于，所述覆盖层的材料包括氧化物。
4.如权利要求1所述的制造方法，其特征在于，所述覆盖层的厚度范围为5埃至200埃。
5.如权利要求1所述的制造方法，其特征在于，所述盖帽锗硅层的厚度范围为10至300埃。
6.如权利要求1所述的制造方法，其特征在于，所述籽晶层、主体锗硅层和盖帽锗硅层构成嵌入式锗硅层，其中，所述嵌入式锗硅层的顶面高于其外侧的隔离结构的顶面。
7.如权利要求6所述的制造方法，其特征在于，所述嵌入式锗硅层的顶面比其外侧的隔离结构的顶面高20至300埃。
8.如权利要求1所述的制造方法，其特征在于，所述回蚀刻去除的所述介电层的厚度范围为沉积的所述介电层总厚度的百分之十至百分之九十。
9.如权利要求1所述的制造方法，其特征在于，位于所述凹槽两侧且靠近所述凹槽的部分所述隔离结构的顶面低于远离所述凹槽的部分所述隔离结构的顶面。
10.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括至少两个相邻的PMOS区，在所述半导体衬底中形成有多个隔离结构以定义每个所述PMOS区，在相邻PMOS区内的所述隔离结构之间形成有凹槽；
在每个所述凹槽底部的半导体衬底上形成有籽晶层，在所述籽晶层上形成有主体锗硅层，在所述主体锗硅层上形成有盖帽锗硅层，所述盖帽锗硅层的形状为Σ型；
在每个所述盖帽锗硅层的四周表面上形成有共形的覆盖层，且相邻所述PMOS区的部分覆盖层相接触，使相邻的覆盖层与其下方的隔离结构之间形成空气隙；
在所述隔离结构以及部分所述覆盖层上形成有介电层，所述介电层与所述盖帽锗硅层的顶面齐平；
位于所述盖帽锗硅层的顶面的自对准金属硅化物。
11.如权利要求10所述的半导体器件，其特征在于，所述覆盖层的材料包括氧化物。
12.如权利要求10所述的半导体器件，其特征在于，所述覆盖层的厚度范围为5埃至200埃。
13.如权利要求10所述的半导体器件，其特征在于，所述盖帽锗硅层的厚度范围为10至300埃。
14.如权利要求10所述的半导体器件，其特征在于，所述籽晶层、主体锗硅层和盖帽锗硅层构成嵌入式锗硅层，其中，所述嵌入式锗硅层的顶面高于其外侧的隔离结构的顶面。
15.如权利要求14所述的半导体器件，其特征在于，所述嵌入式锗硅层的顶面比其外侧的隔离结构的顶面高20至300埃。
16.如权利要求10所述的半导体器件，其特征在于，位于所述凹槽两侧且靠近所述凹槽的部分所述隔离结构的顶面低于远离所述凹槽的部分所述隔离结构的顶面。
17.一种电子装置，其特征在于，包括如权利要求10至16任一项所述的半导体器件。
CN201610309122.8A 2016-05-11 2016-05-11 一种半导体器件及其制造方法和电子装置 Active CN107369685B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610309122.8A CN107369685B (zh) 2016-05-11 2016-05-11 一种半导体器件及其制造方法和电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610309122.8A CN107369685B (zh) 2016-05-11 2016-05-11 一种半导体器件及其制造方法和电子装置

Publications (2)

Publication Number Publication Date
CN107369685A CN107369685A (zh) 2017-11-21
CN107369685B true CN107369685B (zh) 2020-02-11

Family

ID=60303539

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610309122.8A Active CN107369685B (zh) 2016-05-11 2016-05-11 一种半导体器件及其制造方法和电子装置

Country Status (1)

Country Link
CN (1) CN107369685B (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026016A (ja) * 2000-07-13 2002-01-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9349649B2 (en) * 2014-06-26 2016-05-24 Globalfoundries Inc. Low resistance and defect free epitaxial semiconductor material for providing merged FinFETs
KR102171023B1 (ko) * 2014-07-21 2020-10-29 삼성전자주식회사 반도체 소자 제조방법

Also Published As

Publication number Publication date
CN107369685A (zh) 2017-11-21

Similar Documents

Publication Publication Date Title
US9761719B2 (en) Semiconductor device having silicon-germanium source/drain regions with varying germanium concentrations
CN101361178B (zh) 具有扩展的栅极顶部的半导体晶体管
US9741830B2 (en) Method for forming metal oxide semiconductor device
US20170084492A1 (en) Highly scaled tunnel fet with tight pitch and method to fabricate same
US9685382B1 (en) Method for reducing loss of silicon cap layer over SiGe source/drain in a CMOS device
US7294543B2 (en) DRAM (Dynamic Random Access Memory) cells
CN105590846A (zh) 半导体结构的形成方法
US9673324B1 (en) MOS device with epitaxial structure associated with source/drain region and method of forming the same
CN102214657A (zh) 一种半导体器件、半导体器件的隔离结构及其制造方法
TW201711157A (zh) 互連結構與其製造方法和應用其之半導體元件
CN107799470B (zh) 一种半导体器件及其制造方法、电子装置
WO2016124110A1 (zh) 半导体器件及其制造方法、电子装置
CN106298779B (zh) 一种半导体器件及其制造方法、电子装置
CN107369685B (zh) 一种半导体器件及其制造方法和电子装置
CN105575900B (zh) 一种半导体器件及其制造方法、电子装置
CN105470296A (zh) 一种半导体器件及其制造方法、电子装置
CN107665807B (zh) 一种半导体器件及其制作方法
CN106981424A (zh) 一种半导体器件及其制造方法、电子装置
CN107452626B (zh) 一种半导体器件及其制造方法、电子装置
CN107437504B (zh) 一种半导体器件及其制造方法、电子装置
CN107845681B (zh) 一种半导体器件及其制作方法、电子装置
CN109962108B (zh) 一种半导体器件及其制作方法、电子装置
CN109713028B (zh) 一种半导体器件及其制作方法
CN110400751B (zh) 一种半导体器件及其制造方法和电子装置
CN108346563B (zh) 一种半导体器件及其制造方法和电子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant