CN107369471A - 存储器及其参考电路的校准方法 - Google Patents

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Abstract

本发明提供一种存储器及其参考电路的校准方法，其中，所述存储器包括：存储阵列，所述存储阵列包括若干存储单元；参考电路，包括参考存储单元和参考连接端，所述参考存储单元与所述存储单元相同；校准电路，包括校准连接端；镜像电路，包括第一镜像端和第二镜像端，所述第一镜像端连接所述参考连接端，所述第二镜像端连接所述校准连接端；钳位电路，用于使所述参考连接端电压为预设电压，使所述校准连接端电压为比较电压；或者，所述钳位电路用于使所述校准连接端电压为预设电压，使所述参考连接端电压为比较电压；比较电路，用于输入所述比较电压和预设电压，输出比较结果。所述存储器不容易出现读取错误。

Description

存储器及其参考电路的校准方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种存储器及其参考电路的校准方法。
背景技术
闪存存储器(Flash memory)是利用闪存技术达到存储电子信息的存储器，因其具有无驱动、速度快、体积小、兼容性好、容量大等优点被广泛应用。闪存可以对数据进行读写、擦除和复制，不同的操作都具有不同的驱动电路。
在闪存中，数据以“1”或“0”两种形式存储，分别对应于擦除单元(Erasecell)和编程单元(Program cell)这两种基本的存储单元。在读取闪存中数据时，需要先判断出存储器单元的类型，是编程单元还是擦除单元，在判断存储器存储单元类型时，需要用到敏感放大器(Sense Amplifier,SA)电路。由敏感放大器电路组成的阵列通常称为敏感阵列(Sense Array)。敏感放大器电路在读取闪存的数据时，需要用到参考信号，通过将所述参考信号与存储器单元输出的信号进行比较，从而判断所述存储器单元的类型。因此，参考信号对读取结果的正确性具有至关重要的作用。
参考信号由参考电路产生，参考电路的设计直接影响参考信号的输出，从而影响读取结果的正确性。
然而，闪存存储器的读取结果容易出现错误。
发明内容
本发明解决的问题是提供一种存储器及其参考电路的校准方法，能够减小存储器的读取结果出错的几率。
为解决上述问题，本发明提供一种存储器，包括：存储阵列，所述存储阵列包括若干存储单元；参考电路，包括参考存储单元和参考连接端，所述参考存储单元与所述存储单元相同；校准电路，包括校准连接端；镜像电路，包括第一镜像端和第二镜像端，所述第一镜像端连接所述参考连接端，所述第二镜像端连接所述校准连接端；钳位电路，用于使所述参考连接端电压为预设电压，使所述校准连接端电压为比较电压；或者，所述钳位电路用于使所述校准连接端电压为预设电压，使所述参考连接端电压为比较电压；比较电路，用于输入所述比较电压和预设电压，输出比较结果。
可选的，所述镜像电路包括：第一MOS管和第二MOS管组；所述第一MOS管栅极与所述第二MOS管组栅极相连。
可选的，所述钳位电路包括运算放大器；所述运算放大器包括：第一运算输入端、第二运算输入端和运算输出端；所述第一运算输入端与所述参考连接端连接；所述第二运算输入端用于施加所述预设电压；所述运算输出端与所述第一MOS管栅极相连。
可选的，所述比较电路包括比较放大器；所述比较放大器包括：第一比较端、第二比较端和比较输出端；所述第一比较端与所述校准连接端连接；所述第二比较端用于施加所述预设电压。
可选的，所述钳位电路包括运算放大器；所述运算放大器包括：第一运算输入端、第二运算输入端和运算输出端；所述第一运算输入端与所述校准连接端连接；所述第二运算输入端施加所述预设电压；所述运算输出端与所述第一MOS管栅极相连。
可选的，所述比较电路包括比较放大器；所述比较放大器包括：第一比较端、第二比较端和比较输出端；所述第一比较端与所述参考连接端连接；所述第二比较端用于施加所述预设电压。
可选的，所述校准电路包括：多个校准存储单元，多条校准字线和多条校准位线；所述多个校准存储单元排列成存储阵列；所述校准存储单元与所述存储单元相同；位于所述校准存储阵列同一行的校准存储单元共用一条校准字线；位于所述校准存储阵列同一列的校准存储单元共用同一校准位线。
可选的，所述校准存储阵列为两行多列矩阵。
可选的，所述校准存储阵列的列数为4～16。
可选的，所述镜像电路的比例系数为所述校准存储单元的列数除以0.1～0.4。
相应的，本发明还提供一种存储器参考电路的校准方法，包括：提供存储器；调节所述钳位电路，使所述参考连接端或校准连接端的电压为预设电压；调节所述校准电路，使所述校准连接端产生第二电流；调节所述参考电路，对所述参考存储单元进行弱编程，使所述参考连接端产生第一电流；当所述参考连接端的电压为预设电压时，通过所述镜像电路，使所述校准连接端产生对应于所述第一电流的镜像电流，并在校准连接端产生比较电压；或者，当所述校准连接端的电压为预设电压时，通过所述镜像电路，使所述参考连接端产生对应于所述第二电流的镜像电流，并在参考连接端产生比较电压；通过所述比较电路判断所述比较电压和预设电压是否相等，当比较电压和预设电压相等时，在所述参考连接端输出参考电流。
可选的，所述参考电路还包括：参考字线和参考位线；对所述参考存储单元进行弱编程的步骤包括：调节施加于所述参考字线的电压，使所述参考位线输出第一电流。
可选的，所述校准电路包括多个校准存储单元，多条校准字线和多条校准位线；所述多个校准存储单元排列成校准存储阵列；位于所述校准存储阵列同一行的校准存储单元共用一条校准字线；位于所述校准存储阵列同一列的校准存储单元共用同一校准位线；调节所述校准电路的步骤包括：对所述多个校准存储单元进行编程；对部分校准存储单元进行擦除处理；选择两条校准字线，并在所述两条校准字线上施加电压；在多条校准位线上施加电压，使所述多条校准位线输出多个校准电流，形成第二电流。
可选的，对部分校准存储单元进行擦除处理的步骤包括：擦除所述校准存储阵列中奇数行奇数列上的校准存储单元；擦除所述偶数行偶数列上的校准存储单元；选择两条校准字线的步骤包括：选择一条连接奇数行校准存储单元的校准字线；选择一条连接偶数行校准存储单元的校准字线。
可选的，对所述参考存储单元进行弱编程的步骤中，使所述参考电流小于所述校准电流。
可选的，所述参考电流与所述校准电流之比为0.1～0.4。
可选的，在多条校准位线上施加电压的步骤中，施加电压的校准位线条数为4～16。
可选的，所述参考电路包括：参考字线和参考位线；调节所述参考电路的步骤包括：调节施加于所述参考字线的电压，使所述参考位线输出的第一电流发生变化。
可选的，所述镜像电路包括：第一MOS管和第二MOS管组；所述第一MOS管栅极与所述第二MOS管组栅极相连；所述运算放大器包括：第一运算输入端、第二运算输入端和运算输出端；所述运算输出端与所述第一MOS管栅极相连，所述第一运算输入端与所述参考连接端或校准电路输出端连接；调节所述钳位电路的步骤包括：在所述第二运算输入端施加所述预设电压。
可选的，还包括：当比较电压和预设电压不相等时，重复调节参考电路的步骤。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的存储器中，所述参考电路包括参考存储单元，所述参考存储单元与所述存储单元相同。因此，当存储器到外界环境影响时，所述参考存储单元与所述存储单元容易发生相同或相应变化，从而不容易使流经参考电路的电流与流经存储单元的电流之间的大小关系发生变化，进而能够降低存储器出现读取错误的几率。因此，本发明的存储器不容易出现读取错误。
进一步，所述校准电路包括多行多列校准存储单元，且所述校准存储单元与所述存储单元相同。因此，所述校准电路能够输出与存储单元处于编程状态时输出的电流比较接近的第二电流，从而能够使参考电流能够与存储单元处于编程状态时输出电流相匹配，进而使存储器不容易出现读取错误。
本发明存储单元的校准方法中，使校准电路形成第二电流，并调节所述参考电路，当所述比较结果发生变化时，当比较电压和预设电压相等时，在所述参考连接端输出参考电流，此时，所述参考电流与所述第二电流具有一定的关系。因此，能够使参考电流与所述第二电流匹配，从而实现对所述存储器参考电路的校准。调节所述参考电路的步骤包括对所述参考存储单元进行弱编程，当存储器受到环境影响或者编程不完全时，所述参考存储单元能够与存储单元发生相同或相应变化。因此，在对所述存储单元的数据进行读取时，参考电流与存储单元输出的电流的大小关系不容易发生变化，从而使读取结果不容易出现错误。
附图说明
图1至图3是本发明的存储器一实施例的结构示意图；
图4是本发明的存储器又一实施例的结构示意图；
图5是本发明的存储器参考电路的校准方法一实施例的流程图。
具体实施方式
闪存存储器存在诸多问题，例如：读取结果容易出现错误。
现结合一种闪存存储器，分析所述闪存存储器的读取结果容易出现错误的原因：
所述闪存存储器包括：
参考电路，用于形成参考电流，参考电路包括多个串联的电流源和电阻；
存储单元，用于输出存储电流；
敏感放大器，用于输入所述存储电流和所述参考电流，输出读取结果。
所述存储器的参考电流包括多个串联的电流源和电阻，通过所述电流源和电阻形成参考电流。然而，当存储单元由于外界环境的影响而发生变化时，所述电流源和电阻不发生变化，或者与所述存储单元的变化不同，从而容易导致参考电流大于存储单元处于编程状态时输出的存储电流，或者导致参考电流小于存储单元处于擦除状态时输出的存储电流，进而容易导致读取结果出现错误。
为解决所述技术问题，本发明提供了一种存储器，包括：存储阵列，所述存储阵列包括若干存储单元；参考电路，包括参考存储单元和参考连接端，所述参考存储单元与所述存储单元相同；校准电路，包括校准连接端；镜像电路，包括第一镜像端和第二镜像端，所述第一镜像端连接所述参考连接端，所述第二镜像端连接所述校准连接端；钳位电路，用于使所述参考连接端电压为预设电压，使所述校准连接端电压为比较电压；或者，用于使所述校准连接端电压为预设电压，使所述参考连接端电压为比较电压；比较电路，用于输入所述比较电压和预设电压，输出比较结果。
其中，所述参考电路包括参考存储单元，所述参考存储单元与所述存储单元相同。因此，当存储器到外界环境影响时，所述参考存储单元与所述存储单元容易发生相同或相应变化，从而不容易使流经参考电路的电流与流经存储单元的电流之间的大小关系发生变化，进而能够降低存储器出现读取错误的几率。因此，本发明的存储器不容易出现读取错误。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图3是本发明的存储器一实施例的结构示意图。
请参考图1，所述存储器包括：
存储阵列，所述存储阵列包括若干存储单元111；
参考电路130，包括参考存储单元和参考连接端，所述参考存储单元与所述存储单元111相同；
校准电路140，包括校准连接端；
镜像电路110，包括第一镜像端和第二镜像端，所述第一镜像端连接所述参考连接端，所述第二镜像端连接所述校准连接端；
钳位电路131，用于使所述参考连接端电压为预设电压，使所述校准连接端电压为比较电压；
或者，所述钳位电路用于使所述校准连接端电压为预设电压，使所述参考连接端电压为比较电压；
比较电路120，用于输入所述比较电压和预设电压，输出比较结果。所述存储阵列用于存储数字信息，所述存储单元111用于输出存储电流。
以下将结合附图进行详细说明。
本实施例中，所述存储阵列包括多个存储单元111，多个所述存储单元111呈矩阵式排列。
本实施例中，所述存储阵列包括：处于储存编程状态的编程单元和处于擦除状态的擦除单元。所述编程单元输出的存储电流为编程电流；所述擦除单元输出的存储电流为擦除电流。
本实施例中，所述存储阵列还包括：多条字线和多条位线；所述多条字线和多条位线用于控制所述存储单元的编程和擦除。
请参考图2，图2是图1所示的本发明实施例的存储器的电路结构示意图。
请参考图2，所述参考电路130(如图1所示)用于输出参考电流，所述参考电流用于读取所述存储单元111(如图1所示)中数据时的参考。
需要说明的是，所述参考存储单元与所述存储单元111相同，因此，当存储单元111因外界环境的影响发生变化时，所述参考单元也会按同样的规律发生变化，从而不容易使所述存储单元111因受到外界环境影响而使输出的编程电流小于所述参考电流，或者使所述擦除电流大于所述参考电流，进而不容易使读取结果出现错误。
所述参考存储单元111用于进行弱编程，使输出的参考电流小于所述编程电流。
具体的，本实施例中，所述参考电流与所述编程电流之比在0.1～0.4的范围内。选取这样的比值范围的意义在于：当编程单元受到各种因数影响，而使编程不完全导致编程电流较小时，也不至于使所述编程电流小于所述参考电流，从而不容易出现读取错误；当擦除单元受到各种因数影响，而导致擦除电流较大时，也不至于使所述擦除电流大于所述参考电流，从而不容易出现读取错误。
本实施例中，所述参考电路130(如图1所示)还包括：与所述参考存储单元栅极相连的参考字线REFWL；与所述参考存储单元源极相连的参考位线。
所述参考位线用于施加电压，使所述参考存储单元产生参考电流，所述参考位线用于施加参考位线电压，控制所述参考电流的大小。
所述校准电路140(请参考图1)用于输出第二电流，所述第二电流用于对所述参考电流进行校准，从而保证所述参考电流具有预设值。
本实施例中，所述校准电路140包括多个校准存储单元，所述校准存储单元与所述存储单元111相同，且所述校准单元的排列方式与所述存储单元的排列方式相同。
这样的校准电路140能够输出与所述编程电流比较接近的第二电流，从而能够使参考电流与所述编程电流相匹配，进而使存储器不容易出现读取错误。
具体的，本实施例中，所述多个校准存储单元呈矩阵式排列，形成校准存储阵列。
本实施例中，所述校准电路包括：多条校准字线WL和多条校准位线。
本实施例中，位于所述存储阵列同一行的校准存储单元共用一条校准字线WL；位于所述存储阵列同一列的校准存储单元共用同一校准位线。
本实施例中，所述校准存储阵列为多行多列矩阵，所述存储阵列的列数为4～16。具体请参考图3，图3是图2中校准电路的结构示意图。
本实施例中，所述校准存储阵列为多行8列矩阵。所述校准电路140包括多条校准字线和8条校准位线。8条校准位线分别为：第一校准位线BL1，第二校准位线BL2，第三校准位线BL3，第四校准位线BL4，第五校准位线BL5，第六校准位线BL6，第七校准位线BL7，第八校准位线BL8。
本实施例中，所述多条校准字线包括：奇数校准字线WL_ODD和偶数校准字线WL_EVEN。
所述校准存储单元包括：用于进行编程的校准编程单元32和用于进行擦除的校准擦除单元31。
请继续参考图2，本实施例中，所述镜像电路110(请参考图1)包括：第一镜像端和第二镜像端；所述第一镜像端与所述参考连接端10相连，所述第一镜像端用于形成参考电流；所述第二镜像端与所述校准连接端20相连，所述第二镜像端用于形成镜像电流。
本实施中，所述镜像电路110的比例系数为所述镜像电流与所述参考电流的比值。
本实施例中，所述镜像电路110的比例系数为所述校准存储阵列的列数除以0.1～0.4，用于保证所述参考电流与所述编程电流的比值在0.1～0.4的范围内。
具体的，本实施例中，所述校准存储阵列的列数为8列，因此所述镜像电路110的比例系数为20～80。
本实施例中，所述镜像电路110包括：第一MOS管A和第二MOS管组B；所述第一MOS管A栅极与所述第二MOS管组B栅极相连。
本实施例中，所述第一MOS管A为单个MOS管，所述第一MOS管A的增益为1。即所述第一MOS管的栅极电流与所述流经所述参考连接端10的电流相同。在其他实施例中，所述第一MOS管的栅极电流也可以与流经所述参考连接端的电流不相同。
本实施例中，所述第二MOS管组B为多个MOS管级联形成的MOS管组，在其他实施例中，所述第二MOS管组也可以为一个MOS管。
本实施例中，所述第二MOS管组B的栅极与所述第一MOS管A的栅极相连，形成所述镜像电路110。
需要说明的时，本实施例中，当所述镜像电流与所述第二电流相同时，所述校准连接端20的电压等于所述参考连接端10的电压；当所述镜像电流大于所述第二电流时，所述校准连接端20的电压大于所述参考连接端10的电压；当所述镜像电流小于所述第二电流时，所述校准连接端20的电压小于所述参考连接端10的电压。
钳位电路131(请参考图1)，用于使所述参考连接端10电压为预设电压VREF，所述校准连接端20电压为比较电压；或使所述校准连接端20电压为预设电压VREF，所述参考连接端10电压为比较电压。
本实施例中，所述钳位电路131，用于使所述参考连接端10电压为预设电压VREF，所述校准连接端20电压为比较电压。
本实施例中，所述钳位电路131包括运算放大器C1。
所述运算放大器C1包括：第一运算输入端、第二运算输入端和运算输出端。
本实施例中，所述第一运算输入端与所述参考连接端10连接；所述第二运算输入端用于施加所述预设电压VREF；所述运算输出端与所述第一MOS管栅极相连。
本实施例中，所述参考连接端10电压为预设电压VREF，所述校准连接端20电压为比较电压。
本实施例中，当所述镜像电流与所述第二电流相同时，所述比较电压等于所述预设电压VREF；当所述镜像电流大于所述第二电流时，所述比较电压大于所述预设电压VREF；当所述镜像电流小于所述第二电流时，所述比较电压小于预设电压VREF。
本实施例中，所述比较电路120包括比较放大器C2。所述比较放大器C2包括：第一比较端、第二比较端和比较输出端SCOUT。
本实施例中，所述第一比较端与所述校准连接端20连接；所述第二比较端用于施加所述预设电压VREF。
本实施例中，当所述比较电压大于所述预设电压VREF时，所述比较电路120输出的比较结果为高电平“1”；当所述比较电压小于所述预设电压VREF时，所述比较电路120输出的比较结果为低电平“0”。在其他实施例中，当所述比较电压大于所述预设电压VREF时，所述比较电路输出的比较结果也可以为低电平“0”；当所述比较电压小于所述预设电压VREF时，所述比较电路输出的比较结果为高电平“1”。
因此，本实施例中，当所述镜像电流大于所述第二电流时，所述比较电压大于所述预设电压VREF，所述比较放大器C2输出高电平“1”；当所述镜像电流小于所述第二电流时，所述比较电压小于预设电压VREF，所述比较放大器C2输出低电平“0”。因此，当所述比较结果处于下降沿或上升沿时，所述比较电压等于预设电压VREF，所述镜像电流等于所述第二电流。所述参考电流等于所述第二电流除以所述镜像电路110的比例系数，从而能够得到需要的参考电流。
需要说明的是，所述存储器还包括敏感放大器150(如图1所示)，所述敏感放大器150用于输入所述存储电流和参考电流，输出读取结果。
本实施例中，所述敏感放大器150包括第一输入端、第二输入端和输出端。所述第一输入端用于输入参考电流；所述第二输入端用于输入存储电流；所述输出端用于输出读取结果。
具体的，本实施例中，当所述存储电流大于参考电流时，所述敏感放大器150输出高电平“1”；当所述存储电流小于参考电流时，所述敏感放大器150输出低电平“0”。
图4是本发明存储器又一实施例的结构示意图。
本实施例与上一实施例的相同之处在此不多做赘述，不同之处包括：
本实施例中，所述钳位电路231用于使所述校准连接端电压为预设电压，所述参考连接端电压为比较电压。
本实施例中，所述钳位电路231包括运算放大器，所述运算放大器包括：第一运算输入端、第二运算输入端和运算输出端。
本实施例中，所述第一运算输入端与所述校准连接端连接；所述第二运算输入端用于施加所述预设电压；所述运算输出端与所述第一MOS管栅极相连。
本实施例中，所述比较电路220包括比较放大器；所述比较放大器包括：第一比较端、第二比较端和比较输出端SCOUT。
所述第一比较端与所述参考连接端连接；所述第二比较端用于施加所述预设电压。
综上，本发明的存储器中，所述参考电路包括参考存储单元，所述参考存储单元与所述存储单元相同。因此，当存储器到外界环境影响时，所述参考存储单元与所述存储单元容易发生相同或相应变化，从而不容易使流经参考电路的电流与流经存储单元的电流之间的大小关系发生变化，进而能够降低存储器出现读取错误的几率。因此，本发明的存储器不容易出现读取错误。
此外，所述校准电路包括多行多列校准存储单元，且所述校准存储单元与所述存储单元相同。因此，所述校准电路能够输出与存储单元处于编程状态时输出的电流比较接近的第二电流，从而能够使参考电流能够与存储单元处于编程状态时输出电流相匹配，进而使存储器不容易出现读取错误。
图5是本发明的存储器参考电路的校准方法一实施例的流程图，所述存储器参考电路的校准方法，包括：
步骤S1，提供存储器；
步骤S2，调节所述钳位电路，使所述参考连接端或校准连接端的电压为预设电压；
步骤S3，调节所述校准电路，使所述校准连接端产生第二电流；
步骤S4，调节所述参考电路，对所述参考存储单元进行弱编程，使所述参考连接端产生第一电流；当所述参考连接端的电压为预设电压时，通过所述镜像电路，使所述校准连接端产生对应于所述第一电流的镜像电流，并在校准连接端产生比较电压；或者，当所述校准连接端的电压为预设电压时，通过所述镜像电路，使所述参考连接端产生对应于所述第二电流的镜像电流，并在参考连接端产生比较电压；
通过所述比较电路判断所述比较电压和预设电压是否相等，当比较电压和预设电压相等时，在所述参考连接端输出参考电流；
当比较电压和预设电压不相等时，重复调节参考电路的步骤S4。
以下结合附图对本发明存储器参考电路的校准方法做详细说明。
结合参考图1和图5，执行步骤S1，提供存储器。所述存储器包括：
存储阵列，所述存储阵列包括存储单元111，所述存储单元用于输出存储电流；
参考电路130，包括参考存储单元和参考连接端，所述参考存储单元与所述存储单元111相同；
校准电路140，包括校准连接端，用于形成第二电流；
镜像电路110，包括：第一镜像端和第二镜像端，所述第一镜像端连接所述参考连接端，所述第二镜像端连接所述校准连接端；
钳位电路131，用于使所述参考连接端电压为预设电压VREF，所述校准连接端电压为比较电压；或使所述校准连接端电压为预设电压VREF，所述参考连接端电压为比较电压；比较电路120，用于输入所述比较电压和预设电压VREF，输出比较结果；
敏感放大器150，用于输入所述存储电流和参考电流，输出读取结果。
本实施例中，所述存储阵列包括：储存编程状态的编程单元和处于擦除状态的擦除单元。所述编程单元输出的存储电流为编程电流；所述擦除单元输出的存储电流为擦除电流。
请参考图2，图2是图1所示的本发明实施例的存储器的电路结构示意图。
请参考图2，本实施例中，所述镜像电路110(如图1所示)包括：第一MOS管A和第二MOS管组B；所述第一MOS管A栅极与所述第二MOS管组B栅极相连。
本实施例中，所述钳位电路131(如图1所示)包括运算放大器C1；
本实施例中，所述运算放大器C1包括：第一运算输入端、第二运算输入端和运算输出端；所述运算输出端与所述第一MOS管A栅极相连，所述第一运算输入端与所述参考连接端10或校准电路输出端20连接。
本实施例中，所述校准电路140(如图1所示)包括多个校准存储单元，多条校准字线和多条校准位线；所述多个校准存储单元排列成校准存储阵列。
本实施例中，位于所述校准存储阵列同一行的校准存储单元共用一条校准字线；位于所述存储阵列同一列的校准存储单元共用同一校准位线。
本实施例中，所述校准存储阵列为多行8列矩阵。所述校准电路140包括多条校准字线和8条校准位线。8条校准位线分别为：第一校准位线BL1，第二校准位线BL2，第三校准位线BL3，第四校准位线BL4，第五校准位线BL5，第六校准位线BL6，第七校准位线BL7，第八校准位线BL8。
本实施例中，所述比较电路120(如图1所示)包括比较放大器C2。
本实施例中，所述比较放大器C2包括：第一比较端、第二比较端和比较输出端SCOUT。所述第一比较端与所述校准连接端20连接；所述第二比较端用于接所述预设电压VREF。在其他实施例中，所述第一比较端还可以与所述参考连接端连接；所述第二比较端用于接所述预设电压VREF。
本实施例中，所述存储器的结构与本发明的存储器一实施例的结构相同，在此不多做赘述。
结合参考图2和图5，执行步骤S2，调节所述钳位电路131(如图1所示)，使所述参考连接端10或校准连接端20的电压为预设电压VREF。
本实施例中，调节所述钳位电路131，使所述参考连接端10电压为预设电压VREF。在其他实施例中，也可以调节所述钳位电路，使所述校准连接端电压为预设电压。
本实施例中，调节所述钳位电路131的步骤包括：在所述第二运算输入端施加所述预设电压VREF。
本实施例中，所述运算放大器C1第一运算输入端通过所述第一MOS管A与所述运算放大器C1运算输出端相连，形成反馈回路，能够将所述参考连接端10电压钳位在所述预设电压VREF。
需要说明的是，本发明的存储器参考电路的校准方法还包括：调节所述比较电路120(如图1所示)，使所述第二比较输入端电压为所述预设电压VREF。
本实施例中，调节所述比较电路120的步骤包括：在所述比较放大器C2第二比较输入端施加预设电压VREF。
请参考图2、图3和图5，执行步骤S3，调节所述校准电路140(如图1所示)，使所述校准连接端20产生所述第二电流。
本实施例中，调节所述校准电路140的步骤包括：对所述多个校准存储单元进行编程，形成校准编程单元32；对部分存储单元进行擦除处理，形成校准擦除单元31；选择两条校准字线，并在所述两条校准字线上施加电压，其他校准字线上不加电压；在多条所述校准位线上施加电压，使多条所述校准位线输出多个校准电流，形成第二电流。
具体的，本实施例中，对部分存储单元进行擦除处理的步骤包括：擦除所述校准存储阵列中奇数行奇数列上的校准存储单元；擦除所述偶数行偶数列上的校准存储单元。在其他实施例中，也可以擦除所述校准存储阵列中奇数行偶数列上的校准存储单元；擦除所述偶数行奇数列上的校准存储单元。
本实施例中，选择两条校准字线的步骤包括：选择一条连接奇数行校准存储单元的奇数校准字线WL_ODD；选择一条连接偶数行校准存储单元的偶数校准字线WL_EVEN。
需要说明的是，本实施例中，对一条连接奇数行校准存储单元的校准位线和一条连接偶数行校准存储单元的校准位线施加电压，能够使第二电流中既包含流经偶数行存储单元的电流也包含流经奇数行存储单元的电流，从而能够减少由于校准存储单元的位置选取的不同，而引起的校准电流与编程电流的差异，从而能够提高校准精度。
本实施例中，对所述奇数校准字线WL_ODD和偶数校准字线WL_EVEN施加的电压能够使所述校准编程单元32的沟道开启，且不会使所述校准擦除单元31的沟道开启。
本实施例中，对所述奇数校准字线WL_ODD和偶数校准字线WL_EVEN施加电压，其他校准字线上不加电压，因此与所述其他校准字线相连的校准存储单元的沟道没有被开启。因此，本实施例中，只有与所述奇数校准字线WL_ODD和偶数校准字线WL_EVEN相连的校准编程单元32的沟道开启。在对所述8条位线施加电压后，每条位线上只有流经一个校准存储单元的电流，从而能够增加所述校准电路输出的第二电流的精度。
本实施例中，对8条校准位线施加电压。在其他实施例中，所述校准存储单元的列数还可以大于8，施加电压的校准位线条数还可以为4～16。
本实施例中，通过对所述第一校准位线BL1，第二校准位线BL2，第三校准位线BL3，第四校准位线BL4，第五校准位线BL5，第六校准位线BL6，第七校准位线BL7和第八校准位线BL8施加电压，使多条所述校准位线输出8个校准电流，分别为第一位线电流、第二位线电流、第三位线电流、第四位线电流、第五位线电流、第六位线电流、第七位线电流和第八位线电流。
需要说明的是，如果选择较少的位线施加电压，由于环境等因素的影响容易使流经所选择的校准存储单元的电流偏离编程电流。对多条位线施加电压能够通过对所述第一位线电流、第二位线电流、第三位线电流、第四位线电流、第五位线电流、第六位线电流、第七位线电流和第八位线电流进行组合，降低于环境等因素对所述第二电流的影响，提高校准精度。
本实施例中，所述奇数校准字线WL_ODD和偶数校准字线WL_EVEN所加电压相同，8条位线所加电压相同，因此，所述第一位线电流、第二位线电流、第三位线电流、第四位线电流、第五位线电流、第六位线电流、第七位线电流和第八位线电流相等。
本实施例中，所述第二电流为所述第一位线电流、第二位线电流、第三位线电流、第四位线电流、第五位线电流、第六位线电流、第七位线电流和第八位线电流之和，即为8倍的校准电流。
本实施例中，所述镜像电路110(如图1所示)包括：第一镜像端和第二镜像端；所述第一镜像端与所述参考连接端10相连，用于输入参考电流；所述第二镜像输入端与所述校准连接端20相连，用于输出镜像电流。
本实施例中，所述镜像电流与所述参考电流的比值为所述镜像电路110的比例系数。
还需要说明的是，本实施例中，所述镜像电路110的比例系数为施加电压的位线的条数除以0.1～0.4。具体的，所述镜像电路110的比例系数为20～80。
本实施例中，所述校准电流与所述编程电流相同。即，所述参考电流与所述编程电流之比在0.1～0.4的范围内。选取这样的比值范围的意义在于：当编程单元受到各种因数影响，而使编程不完全导致存储电流较小时，也不至于使所述存储电流小于所述参考电流，从而不容易出现读取错误；当擦除单元受到各种因数影响，而导致存储电流较大时，也不至于使所述存储电流大于所述参考电流，从而不容易出现读取错误，进而能够降低读取出错的几率。
继续图2和图5，执行步骤S4，调节所述参考电路130(如图1所示)，对所述参考存储单元进行弱编程，使所述参考连接端10产生第一电流，当所述参考连接端10的电压为预设电压时，通过所述镜像电路110(如图1所示)，使所述校准连接端20产生对应于所述第一电流的镜像电流，并在校准连接端20产生比较电压；或者，当所述校准连接端20的电压为预设电压时，通过所述镜像电路110，使所述参考连接端10产生对应于所述第二电流的镜像电流，并在参考连接端10产生比较电压。本实施例中，调节所述参考电路130的步骤包括：对所述参考存储单元进行弱编程。
本实施例中，所述参考电路130包括：参考字线和参考位线；
对所述参考存储单元进行弱编程的步骤包括：调节施加于所述参考字线REFWL的电压，使所述参考位线输出第一电流。
本实施例中，所述参考存储单元与所述存储单元相同，当存储器到外界环境影响时，所述参考电路与所述存储单元容易发生相同或相应变化，从而不容易使流经参考电路的电流与流经存储单元的电流之间的大小关系发生变化，进而能够降低存储器出现读取错误的几率。因此，本发明的存储器不容易出现读取错误。
继续参考图1、图2和图5，通过比较电路120判断所述比较电压和预设电压是否相等，当比较电压和预设电压相等时，在所述参考连接端10输出参考电流；当比较电压和预设电压不相等时，重复调节参考电路130的步骤。
本实施例中，当所述镜像电流大于所述第二电流时，所述比较电压大于所述预设电压VREF，所述比较放大器C2输出高电平“1”；当所述镜像电流小于所述第二电流时，所述比较电压小于预设电压VREF，所述比较放大器C2输出低电平“0”。因此，当所述比较结果为下降沿或上升沿时，所述比较电压等于预设电压VREF，所述镜像电流等于所述第二电流。所述参考电流等于所述第二电流除以所述镜像电路110的比例系数，从而能够使所述参考电流与所述校准电流的比值为0.1～0.4，从而得到需要的参考电流。
综上，本发明存储单元的校准方法中，使校准电路形成第二电流，并调节所述参考电路，当所述比较结果发生变化时，当比较电压和预设电压相等时，在所述参考连接端输出参考电流，此时，所述参考电流与所述第二电流具有一定的关系。因此，能够使参考电流与所述第二电流匹配，从而实现对所述存储器参考电路的校准。调节所述参考电路的步骤包括对所述参考存储单元进行弱编程，当存储器受到环境影响或者编程不完全时，所述参考存储单元能够与存储单元发生相同或相应变化。因此，在对所述存储单元的数据进行读取时，参考电流与存储单元输出的电流的大小关系不容易发生变化，从而使读取结果不容易出现错误。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种存储器，其特征在于，包括：
存储阵列，所述存储阵列包括若干存储单元；
参考电路，包括参考存储单元和参考连接端，所述参考存储单元与所述存储单元相同；
校准电路，包括校准连接端；
镜像电路，包括第一镜像端和第二镜像端，所述第一镜像端连接所述参考连接端，所述第二镜像端连接所述校准连接端；
钳位电路，用于使所述参考连接端电压为预设电压，使所述校准连接端电压为比较电压；
或者，所述钳位电路用于使所述校准连接端电压为预设电压，使所述参考连接端电压为比较电压；
比较电路，用于输入所述比较电压和预设电压，输出比较结果。
2.如权利要求1所述的存储器，其特征在于，所述镜像电路包括：第一MOS管和第二MOS管组；所述第一MOS管栅极与所述第二MOS管组栅极相连。
3.如权利要求2所述的存储器，其特征在于，所述钳位电路包括运算放大器；
所述运算放大器包括：第一运算输入端、第二运算输入端和运算输出端；
所述第一运算输入端与所述参考连接端连接；所述第二运算输入端用于施加所述预设电压；所述运算输出端与所述第一MOS管栅极相连。
4.如权利要求3所述的存储器，其特征在于，所述比较电路包括比较放大器；
所述比较放大器包括：第一比较端、第二比较端和比较输出端；
所述第一比较端与所述校准连接端连接；所述第二比较端用于施加所述预设电压。
5.如权利要求2所述的存储器，其特征在于，所述钳位电路包括运算放大器；
所述运算放大器包括：第一运算输入端、第二运算输入端和运算输出端；
所述第一运算输入端与所述校准连接端连接；所述第二运算输入端施加所述预设电压；所述运算输出端与所述第一MOS管栅极相连。
6.如权利要求5所述的存储器，其特征在于，所述比较电路包括比较放大器；
所述比较放大器包括：第一比较端、第二比较端和比较输出端；
所述第一比较端与所述参考连接端连接；所述第二比较端用于施加所述预设电压。
7.如权利要求1所述的存储器，其特征在于，所述校准电路包括：多个校准存储单元，多条校准字线和多条校准位线；
所述多个校准存储单元排列成存储阵列；所述校准存储单元与所述存储单元相同；
位于所述校准存储阵列同一行的校准存储单元共用一条校准字线；位于所述校准存储阵列同一列的校准存储单元共用同一校准位线。
8.如权利要求7所述的存储器，其特征在于，所述校准存储阵列为两行多列矩阵。
9.如权利要求7所述的存储器，其特征在于，所述校准存储阵列的列数为4～16。
10.如权利要求7所述的存储器，其特征在于，所述镜像电路的比例系数为所述校准存储单元的列数除以0.1～0.4。
11.一种存储器参考电路的校准方法，其特征在于，包括：
提供如权利要求1所述的存储器；
调节所述钳位电路，使所述参考连接端或校准连接端的电压为预设电压；
调节所述校准电路，使所述校准连接端产生第二电流；
调节所述参考电路，对所述参考存储单元进行弱编程，使所述参考连接端产生第一电流；
当所述参考连接端的电压为预设电压时，通过所述镜像电路，使所述校准连接端产生对应于所述第一电流的镜像电流，并在校准连接端产生比较电压；
或者，当所述校准连接端的电压为预设电压时，通过所述镜像电路，使所述参考连接端产生对应于所述第二电流的镜像电流，并在参考连接端产生比较电压；
通过所述比较电路判断所述比较电压和预设电压是否相等，当比较电压和预设电压相等时，在所述参考连接端输出参考电流。
12.如权利要求11所述的存储器参考电路的校准方法，其特征在于，所述参考电路还包括：参考字线和参考位线；
对所述参考存储单元进行弱编程的步骤包括：调节施加于所述参考字线的电压，使所述参考位线输出第一电流。
13.如权利要求11所述的存储器参考电路的校准方法，其特征在于，所述校准电路包括多个校准存储单元，多条校准字线和多条校准位线；所述多个校准存储单元排列成校准存储阵列；
位于所述校准存储阵列同一行的校准存储单元共用一条校准字线；位于所述校准存储阵列同一列的校准存储单元共用同一校准位线；
调节所述校准电路的步骤包括：
对所述多个校准存储单元进行编程；
对部分校准存储单元进行擦除处理；
选择两条校准字线，并在所述两条校准字线上施加电压；
在多条校准位线上施加电压，使所述多条校准位线输出多个校准电流，形成第二电流。
14.如权利要求13所述的存储器参考电路的校准方法，其特征在于，对部分校准存储单元进行擦除处理的步骤包括：
擦除所述校准存储阵列中奇数行奇数列上的校准存储单元；
擦除所述偶数行偶数列上的校准存储单元；
选择两条校准字线的步骤包括：
选择一条连接奇数行校准存储单元的校准字线；
选择一条连接偶数行校准存储单元的校准字线。
15.如权利要求13所述的存储器参考电路的校准方法，其特征在于，对所述参考存储单元进行弱编程的步骤中，使所述参考电流小于所述校准电流。
16.如权利要求15所述的存储器参考电路的校准方法，其特征在于，所述参考电流与所述校准电流之比为0.1～0.4。
17.如权利要求13所述的存储器参考电路的校准方法，其特征在于，在多条校准位线上施加电压的步骤中，施加电压的校准位线条数为4～16。
18.如权利要求11所述的存储器参考电路的校准方法，其特征在于，所述参考电路包括：参考字线和参考位线；
调节所述参考电路的步骤包括：调节施加于所述参考字线的电压，使所述参考位线输出的第一电流发生变化。
19.如权利要求11所述的存储器参考电路的校准方法，其特征在于，所述镜像电路包括：第一MOS管和第二MOS管组；所述第一MOS管栅极与所述第二MOS管组栅极相连；
所述运算放大器包括：第一运算输入端、第二运算输入端和运算输出端；
所述运算输出端与所述第一MOS管栅极相连，所述第一运算输入端与所述参考连接端或校准电路输出端连接；
调节所述钳位电路的步骤包括：在所述第二运算输入端施加所述预设电压。
20.如权利要求11所述的存储器参考电路的校准方法，其特征在于，还包括：
当比较电压和预设电压不相等时，重复调节参考电路的步骤。
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