CN107316803B - 半导体结构、自支撑氮化镓层及其制备方法 - Google Patents

半导体结构、自支撑氮化镓层及其制备方法 Download PDF

Info

Publication number
CN107316803B
CN107316803B CN201710495699.7A CN201710495699A CN107316803B CN 107316803 B CN107316803 B CN 107316803B CN 201710495699 A CN201710495699 A CN 201710495699A CN 107316803 B CN107316803 B CN 107316803B
Authority
CN
China
Prior art keywords
layer
semiconductor structure
decomposition
gallium
preparation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710495699.7A
Other languages
English (en)
Other versions
CN107316803A (zh
Inventor
罗晓菊
王颖慧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Gate Semiconductor Technology (shanghai) Co Ltd
Original Assignee
Gate Semiconductor Technology (shanghai) Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gate Semiconductor Technology (shanghai) Co Ltd filed Critical Gate Semiconductor Technology (shanghai) Co Ltd
Priority to CN201710495699.7A priority Critical patent/CN107316803B/zh
Publication of CN107316803A publication Critical patent/CN107316803A/zh
Application granted granted Critical
Publication of CN107316803B publication Critical patent/CN107316803B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H01L21/7813—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate leaving a reusable substrate, e.g. epitaxial lift off

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本发明提供一种半导体结构、自支撑氮化镓层及其制备方法，所述半导体结构的制备方法包括如下步骤：1）提供衬底；2）于所述衬底的上表面形成含镓分解层；3）于步骤2）得到的结构的上表面形成图形化掩膜层；4）将步骤3）得到的结构进行处理，使所述含镓分解层分解重构以得到分解重构叠层；5）于步骤4）得到的结构的上表面形成缓冲层。本发明的半导体结构的制备方法制备的半导体结构在用于氮化镓生长时，分解重构叠层中的氮化镓晶种层可以为后续氮化镓的生长提供晶种，而重构分解层内部的孔洞不仅有利于后续生长的氮化镓的自剥离，还可以减少后续生长的氮化镓晶格间的应力，可以提高氮化镓的生长质量。

Description

半导体结构、自支撑氮化镓层及其制备方法
技术领域
本发明属于半导体技术领域，特别是涉及一种半导体结构、自支撑氮化镓层及其制备方法。
背景技术
第三代半导体材料由于能量禁带一般大于3.0电子伏，又被称为宽禁带半导体。相比于传统的硅基和砷化镓基半导体材料，宽禁带半导体(例如碳化硅、氮化镓、氮化铝及氮化铟等)由于具有特有的禁带范围、优良的光、电学性质和优异的材料性能，能够满足大功率、高温高频和高速半导体器件的工作要求，在汽车及航空工业、医疗、通讯、军事、普通照明及特殊条件下工作的半导体器件等方面具有十分广泛的应用前景。
氮化镓作为典型的第三代半导体材料，具有直接带隙宽、热导率高等优异性能而受到广泛关注。氮化镓相较于第一代和第二代半导体材料除了具有更宽的禁带(在室温下其禁带宽度为3.4ev)，可以发射波长较短的蓝光，其还具有高击穿电压、高电子迁移率、化学性质稳定、耐高温及耐腐蚀等特点。因此，氮化镓非常适合用于制作抗辐射、高频、大功率和高密度集成的电子器件以及蓝、绿光和紫外光电子器件。目前，氮化镓半导体材料的研究和应用已成为全球半导体研究的前沿和热点。
然而，目前氮化镓的单晶生长困难、价格昂贵，大规模化的同质外延的生长目前仍没有可能。目前，氮化镓的生长大多仍采用异质外延，所选用的异质衬底有硅衬底、碳化硅衬底和蓝宝石衬底；在异质衬底上生长氮化镓会带来晶格失配和热失配导致器件中存在残余应力影响其性能。为了进一步提高器件性能，需要将氮化镓从异质衬底上剥离以得到自支撑氮化镓层。
目前所采用的剥离工艺主要有激光剥离、自剥离、机械剥离及化学腐蚀剥离等。其中，激光剥离技术常应用于分离蓝宝石衬底上生长的氮化镓，但是，激光剥离对氮化镓晶体的平整度要求较高，且不易剥离较大尺寸的氮化镓晶体；自剥离技术利用热失配产生的应力作用于外延氮化镓晶体与异质衬底的特定连接处使得外延层和模板断裂分离，但是，现有的自剥离的过程中产生的热应力往往会造成氮化镓外延层的破裂，或者外延层无法剥离，自剥离技术对氮化镓晶体的生长工艺、图形化衬底的设计及制作要求较高，自剥离获得完整的氮化镓晶体成品率较低；机械剥离是使用机械研磨切削除去异质衬底，但是，机械剥离适用于硬度较低且易碎的异质衬底；化学腐蚀剥离应用能除去异质衬底且不易腐蚀氮化镓的化学试剂除去背部的异质衬底，化学剥离要求异质衬底的热稳定好且易于腐蚀。由上可知，激光剥离工艺、机械剥离工艺及化学腐蚀剥离工艺均需在氮化镓生长过程完成之后执行额外的剥离工艺，增加了工艺步骤及工艺复杂程度，从而增加了成本，同时，激光剥离工艺、机械剥离工艺及化学腐蚀剥离工艺对异质衬底均有苛刻的要求，普适性较差；现有的自剥离工艺虽然可以实现异质衬底与氮化镓的自剥离，但剥离过程中会对氮化镓的质量造成影响，成品率较低。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构、自支撑氮化镓层及其制备方法，用于解决现有技术中的剥离技术存在的上述问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
1)提供衬底；
2)于所述衬底的上表面形成含镓分解层；
3)于所述含镓分解层的上表面形成图形化掩膜层；所述图形化掩膜层内形成有若干个开口，所述开口暴露出部分所述含镓分解层；
4)将步骤3)得到的结构进行处理，使所述含镓分解层分解重构以得到分解重构叠层，其中，所述分解重构叠层包括内部形成若干个孔洞的重构分解层及位于所述开口暴露出的所述重构分解层上表面的氮化镓晶种层；
5)于步骤4)得到的结构的上表面形成缓冲层。
作为本发明的半导体结构的制备方法的一种优选方案，步骤2)中，所述含镓分解层为氮化镓层或氮化铟镓层。
作为本发明的半导体结构的制备方法的一种优选方案，步骤4)中，将步骤3)得到的结构置于含氮气氛下进行高温处理，使所述含镓分解层分解重构以得到分解重构叠层，具体包括如下步骤：
4-1)将步骤3)得到的结构置于反应装置中；
4-2)向所述反应装置内通入氨气或氨气与载气的混合物；
4-3)将步骤3)得到的结构加热至处理温度进行处理。
作为本发明的半导体结构的制备方法的一种优选方案，步骤5)中，形成的所述缓冲层为低温缓冲层、低压缓冲层或高V/III缓冲层。
作为本发明的半导体结构的制备方法的一种优选方案，所述低温缓冲层的生长温度为800℃～1000℃，所述低温缓冲层的厚度为1μm～100μm；所述低压缓冲层的生长压力为10torr～600torr，所述低压缓冲层的生长温度为900℃～1100℃，所述低压缓冲层的厚度为1μm～100μm；所述高V/III缓冲层的生长V/III为10～700，所述高V/III缓冲层的生长温度为900℃～1100℃，所述高V/III缓冲层的厚度为1μm～100μm。
作为本发明的半导体结构的制备方法的一种优选方案，步骤1)与步骤2)之间还包括于所述衬底的上表面形成氮化铝层的步骤，所述氮化铝层位于所述衬底与所述含镓分解层之间。
作为本发明的半导体结构的制备方法的一种优选方案，于所述衬底的上表面形成氮化铝层之后，还包括于所述氮化铝层的上表面形成分解阻挡层的步骤，所述分解阻挡层位于所述氮化铝层与所述含镓分解层之间。
作为本发明的半导体结构的制备方法的一种优选方案，步骤1)与步骤2)之间还包括于所述衬底的上表面形成分解阻挡层的步骤，所述分解阻挡层位于所述衬底与所述含镓分解层之间。
作为本发明的半导体结构的制备方法的一种优选方案，步骤2)与步骤3)之间还包括于所述含镓分解层的上表面形成分解阻挡层的步骤，所述分解阻挡层位于所述含镓分解层与所述图形化掩膜层之间。
本发明还提供一种半导体结构，所述半导体结构包括：
衬底；
分解重构叠层，位于所述衬底的上表面；所述分解重构叠层包括内部形成有若干个孔洞的重构分解层及氮化镓晶种层，其中，所述重构分解层位于所述衬底的上表面，所述氮化镓晶种层位于所述重构分解层的上表面；
缓冲层，位于所述分解重构叠层的上表面。
作为本发明的半导体结构的一种优选方案，所述分解重构叠层由氮化镓层或氮化铟镓层于含氮气氛下经高温处理得到。
作为本发明的半导体结构的一种优选方案，所述半导体结构还包括图形化掩膜层，所述图形化掩膜层内形成有若干个开口，所述氮化镓晶种层位于所述开口内；所述图形化掩膜层位于所述重构分解层与所述缓冲层之间。
作为本发明的半导体结构的一种优选方案，所述缓冲层为低温缓冲层、低压缓冲层或高V/III缓冲层。
作为本发明的半导体结构的一种优选方案，所述半导体结构还包括氮化铝层，所述氮化铝层位于所述衬底与分解重构叠层之间。
作为本发明的半导体结构的一种优选方案，所述半导体结构还包括分解阻挡层，所述分解阻挡层位于所述重构分解层的下表面或位于所述重构分解层的上表面。
本发明还提供一种自支撑氮化镓层的制备方法，所述自支撑氮化镓层的制备方法包括如下步骤：
1)采用如上述任一方案中所述的半导体结构的制备方法制备所述半导体结构；
2)在预设生长温度下于所述半导体结构的上表面形成氮化镓层；
3)将步骤2)得到的结构的温度降至室温，使所述氮化镓层自动剥离，以得到自支撑氮化镓层。
作为本发明的自支撑氮化镓层的制备方法的一种优选方案，步骤2)中，于所述半导体结构的上表面形成所述氮化镓层包括如下步骤：
2-1)将所述半导体结构置于氢化物气相外延设备中，所述氢化物气相外延设备内包括镓舟区及衬底区，所述半导体结构位于所述衬底区；
2-2)向所述镓舟区通入氯化氢以生成氯化镓；向所述衬底区通入氨气，所述氨气与所述氯化镓反应于所述半导体结构的上表面形成氮化镓层。
作为本发明的自支撑氮化镓层的制备方法的一种优选方案，步骤2-2)中，V/III为5～200；氯化氢的流量为1sccm～1000sccm，所述氨气的流量为10sccm～20slm；所述氮化镓层的生长温度为900℃～1100℃；所述氮化镓层的厚度大于或等于300μm。
本发明还提供一种自支撑氮化镓，所述自支撑氮化镓层采用如上述任一方案中所述的制备方法制备而得到。
如上所述，本发明的半导体结构、自支撑氮化镓层及其制备方法，具有以下有益效果：
本发明的半导体结构的制备方法通过在衬底上形成含镓分解层，并对含镓分解层处理使含镓分解层分解重构以形成包括内部形成若干个孔洞的重构分解层及位于图形化掩膜层的开口暴露出的所述重构分解层上表面的氮化镓晶种层的分解重构叠层，在所述半导体结构用于氮化镓生长时，分解重构叠层中的氮化镓晶种层可以为后续氮化镓的生长提供晶种，而重构分解层内部的孔洞不仅有利于后续生长的氮化镓的自剥离，还可以减少后续生长的氮化镓晶格间的应力，可以提高氮化镓的生长质量；
本发明通过设置缓冲层，在所述半导体结构用于氮化镓生长时，缓冲层可以减少生长的氮化镓内的位错密度，提高氮化镓的质量。
附图说明
图1显示为本发明实施例一中提供的半导体结构的制备方法的流程图。
图2至图9显示为本发明实施例一中提供的半导体结构的制备方法各步骤中的结构示意图。
图10及图11显示为本发明实施例二中提供的半导体结构的制备方法制备的半导体结构的结构示意图。
图12至图13显示为本发明实施例三中提供的半导体结构的制备方法制备的半导体结构的结构示意图。
图14至图15显示为本发明实施例四中提供的半导体结构的制备方法制备的半导体结构的结构示意图。
图16至图17显示为本发明实施例五中提供的半导体结构的制备方法制备的半导体结构的结构示意图。
图18至图19显示为本发明实施例六中提供的半导体结构的制备方法制备的半导体结构的结构示意图。
图20显示为本发明实施例七中提供的自支撑氮化镓层的制备方法的流程图。
图21至图23显示为本发明实施例七中提供的自支撑氮化镓层的制备方法各步骤的结构示意图。
元件标号说明
10 衬底
11 含镓分解层
12 图形化掩膜层
121 开口
122、132 孔洞
13 分解重构叠层
131 重构分解层
133 氮化镓晶种层
14 缓冲层
15 氮化铝层
16 分解阻挡层
17 氮化镓层
18 自支撑氮化镓层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图23，需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
1)提供衬底；
2)于所述衬底的上表面形成含镓分解层；
3)于所述含镓分解层的上表面形成图形化掩膜层；所述图形化掩膜层内形成有若干个开口，所述开口暴露出部分所述含镓分解层；
4)将步骤3)得到的结构进行处理，使所述含镓分解层分解重构以得到分解重构叠层，其中，所述分解重构叠层包括内部形成若干个孔洞的重构分解层及位于所述开口暴露出的所述重构分解层上表面的氮化镓晶种层；
5)于步骤4)得到的结构的上表面形成缓冲层。
在步骤1)中，请参阅图1中的S1步骤及图2，提供衬底10。
作为示例，所述衬底10可以为硅衬底、蓝宝石衬底、碳化硅衬底、砷化镓衬底或氮化镓衬底中的任一种。
在步骤2)中，请参阅图1中的S2步骤及图3，于所述衬底10的上表面形成含镓分解层11。
作为示例，本实施例中的所述含镓分解层11为单层材料层结构，优选地，本实施例中，采用MOCVD工艺、PECVD(等离子体增强化学气相沉积)工艺或HVPE(氢化合物气相外延)工艺于所述衬底10的上表面形成氮化镓层或氮化铟镓层作为所述含镓分解层11。采用MOCVD工艺或氨热法形成氮化镓层或氮化铟镓层的工艺为本领域人员所熟知，此处不再累述。
作为示例，当所述含镓分解层11为氮化铟镓层时，所述含镓分解层11中铟的物质的量大于或等于铟和镓总物质的量的1％；优选地，所述含镓分解层11中铟的物质的量占铟和镓总物质的量的1％～50％；更为优选地，所述含镓分解层11中铟的物质的量占铟和镓总物质的量的3％～20％；更为优选地，所述含镓分解层11中铟的物质的量占铟和镓总物质的量的5％～15％。
作为示例，形成的所述含镓分解层11的厚度可以为但不仅限于100nm～6μm；优选地，所述含镓分解层11的厚度为150nm～1000nm；更为优选地，所述含镓分解层11的厚度为200nm～900nm；更为优选地，所述含镓分解层11的厚度为300nm～800nm；更为优选地，所述含镓分解层11的厚度为400nm～700nm；更为优选地，所述含镓分解层11的厚度为500nm～600nm。
在步骤3)中，请参阅图1中的S3步骤及图4，于所述含镓分解层11的上表面形成图形化掩膜层12；所述图形化掩膜层12内形成有若干个开口121，所述开口121暴露出部分所述含镓分解层11。
作为示例，形成的所述图形化掩膜层12的材料可以为铬、铜、钛、钨、镍或二氧化硅中的任一种。
作为示例，所述开口121沿所述图形化掩膜层12的表面呈单一图形的周期性排列，如呈四方周期排列或呈六方周期排列。当然，在其他示例中，所述开口121沿所述图形化掩膜层12的表面还可以呈五方周期排列、八方周期排列、圆形周期排列等等任一一种排列形式。
作为示例，所述图形化掩膜层12的厚度可以根据实际需要进行设定，优选地，本实施例中，所述图形化掩膜层12的厚度可以为但不仅限于1nm～2000nm；优选地，所述图形化掩膜层12的厚度可以为10nm～1000nm。
作为示例，所述图形化掩膜层12的开孔周期可以为但不仅限于0.1μm～50μm；更为优选地，本实施例中，所述图形化掩膜层12的开孔周期为1μm～20μm。
作为示例，所述开口121的形状可以根据实际需要进行设定，所述开口121的形状可以为圆形、正方形、六边形、椭圆形或任意形状的对称多边形；所述开口121的横向尺寸可以根据实际需要进行设定，优选地，所述开口121的横向尺寸可以为0.1μm～50μm；优选地，所述开口121的横向尺寸为1μm～20μm；即当所述开口121的形状为圆形时，所述开口121的直径可以为0.1μm～50μm，优选为1μm～20μm。
在步骤4)中，请参阅图1中的S4步骤及图5至图7，将步骤3)得到的结构进行处理，使所述含镓分解层11分解重构以得到分解重构叠层13，其中，所述分解重构叠层13包括内部形成若干个孔洞132的重构分解层131及位于所述开口121暴露出的所述重构分解层131上表面的氮化镓晶种层133。
作为示例，将步骤3)得到的结构置于含氮气氛下进行高温处理，使所述含镓分解层11分解重构以得到分解重构叠层13。
具体的，将步骤3)得到的结构置于含氮气氛下进行高温处理，使所述含镓分解层11分解重构以得到分解重构叠层13包括如下步骤：
4-1)将步骤3)得到的结构置于反应装置中；
4-2)向所述反应装置内通入氨气或氨气与载气的混合物；
4-3)将步骤3)得到的结构加热至处理温度进行处理。
作为示例，步骤4-2)中，所述载气可以为氮气、氢气或氩气中的至少一种。
作为示例，步骤4-2)中，氨气的流量为10sccm～100slm。
作为示例，步骤4-3)中，所述处理温度为700℃～1100℃，优选地，所述处理温度为900℃～1080℃，更为优选地，所述处理温度为950℃～1070℃，；处理时间为1min～120min，优选地，所述处理时间为20min～80min。
在步骤4)的处理条件下，位于所述图形化掩膜层12下方的所述含镓分解层11由于氮分压过低，所述含镓分解层11会部分分解重构或全部分解重构，发生分解反应以分解出镓，分解的镓向所述图形化掩膜层12的开口121处移动(即向氮分压较高的地方移动)；当分解的镓移动到所述图形化掩膜层12的开口121处时，由于氮分压在此处较高，镓便与氮元素反应生成氮化镓，生成的氮化镓重新沉积在所述图形化掩膜层12的开口121处，形成所述氮化镓晶种层133，所述氮化镓晶种层133为后续氮化镓的生长提供晶种；而所述图形化掩膜层12下方的所述含镓分解层11由于分解，便重构形成内部具有所述孔洞132的重构分解层131，所述孔洞132不仅有利于后续在所述半导体结构上生长的氮化镓的自动剥离，也减少了后续生长的氮化镓晶格间的应力，提高氮化镓的生长质量。
需要说明的是，在步骤4)中，可以为只有所述含镓分解层11的上部发生分解反应，并在得到的所述重构分解层131的上部形成有所述孔洞132，如图5及图6所示；当然，在其他示例中，也可以仅为所述含镓分解层11的中部或下部发生分解反应，并在得到的所述重构分解层131的中部或下部形成有所述孔洞132；还可以为在整个所述含镓分解层11内都发生分解反应，在得到的整个所述重构分解层131内均形成有所述孔洞132。
需要进一步说明的是，在步骤4)中，当所述图形化掩膜层12的材料为铬、铜、钛、钨或镍时，在所述含镓分解层11分解重构的过程中，所述图形化掩膜层12也会发生氮化反应，反应后所述图形化掩膜层12内形成有若干个孔洞122，如图5所示；当所述图形化掩膜层12的材料为二氧化硅时，在所述含镓分解层11分解重构的过程中，所述图形化掩膜层12不会发生任何反应，所述图形化掩膜层12内也不会形成有孔洞，如图6所示。该步骤得到的结构的SEM(扫描电镜)图如图7所示。
在步骤5)中，请参阅图1中的S5步骤及图8至图9，于步骤4)得到的结构的上表面形成缓冲层14。
作为示例，采用物理气相沉积工艺或化学气相沉积工艺于步骤4)得到的结构的上表面形成所述缓冲层14。
在一示例中，所述缓冲层14可以为低温缓冲层，所述低温缓冲层的生长温度为800℃～1000℃；所述低温缓冲层的厚度可以为1μm～100μm，优选地，所述低温缓冲层的厚度为5μm～70μm，更为优选地，所述低温缓冲层的厚度为10μm～50μm。优选地，本实施例中，所述低温缓冲层为氮化镓低温缓冲层。通过在步骤4)得到的结构的上表面形成所述低温缓冲层，在所述半导体结构用于氮化镓生长时，所述低温缓冲层可以减少生长的氮化镓内的位错密度，提高氮化镓的质量。
在另一示例中，所述缓冲层14还可以为低压缓冲层，所述低压缓冲层的生长压力为10torr～600torr，优选地，所述低压缓冲层的生长压力为10torr～400torr，更为优选地，所述低压缓冲层的生长压力为20torr～300torr，所述低压缓冲层的生长压力为60torr～300torr。所述低压缓冲层的生长温度为900℃～1100℃；所述低压缓冲层的厚度为1μm～100μm，优选地，所述低压缓冲层的厚度为5μm～50μm，更为优选地，所述低压缓冲层的厚度为10μm～30μm。优选地，本实施例中，所述低压缓冲层为氮化镓低压缓冲层。通过在步骤4)得到的结构的上表面形成所述氮化镓低压缓冲层，氮化镓在低压条件下更倾向于横向外延生长，低压条件增加了氮化镓外延生长的侧向生长速率，促进了所述图形化掩膜层12的所述开口121内的所述氮化镓晶种层133横向聚合连接的速率，可以使后续氮化镓层在此横向聚合后的氮化镓低压缓冲层上继续生长，为后续氮化镓层的生长提供了材质相同的生长衬底，可以提高后续生长的氮化镓层的表面平整度，进而提高了后续生长的氮化镓层的质量，降低了其位错密度。
在又一示例中，所述缓冲层14还可以为高V/III(氮与镓的摩尔比)缓冲层，优选地，本实施例中，所述高V/III缓冲层为氮化镓高V/III缓冲层，所述高V/III缓冲层生长过程中的V/III大于后续生长的氮化镓层的V/III，所述高V/III缓冲层的V/III为10～700，优选地，本实施例中，所述高V/III缓冲层的V/III为30～500。所述高V/III缓冲层的厚度可以为1μm～100μm，优选地，所述高V/III缓冲层的厚度为5μm～70μm，更为优选地，所述高V/III缓冲层的厚度为10μm～60μm。所述高V/III缓冲层的生长温度可以为900℃～1100℃。在步骤4)得到的结构的上表面形成所述高V/III缓冲层，由于所述高V/III缓冲层为氮化镓高V/III缓冲层，其晶格结构与后续在其上表面生长的氮化镓层的晶格结构相同，同时，后续生长的氮化镓层可以在所述高V/III缓冲层上预先横向聚合，再在此基础上进行氮化镓层的生长，有利于降低晶格应力，降低位错密度，进而提高后续生长的氮化镓层的质量。
请继续参阅图8及图9，本发明还提供一种半导体结构，所述半导体结构由本实施例中上述的制备方法制备而得到，所述半导体结构包括：衬底10；分解重构叠层13，所述分解重构叠层13位于所述衬底10的上表面；所述分解重构叠层13包括内部形成有若干个孔洞132的重构分解层131及氮化镓晶种层133，其中，所述重构分解层131位于所述衬底10的上表面，所述氮化镓晶种层133位于所述重构分解层131的上表面；缓冲层14，所述缓冲层14位于所述分解重构叠层13的上表面。
作为示例，所述衬底10可以为硅衬底、蓝宝石衬底、碳化硅衬底、砷化镓衬底或氮化镓衬底中的任一种。
作为示例，所述分解重构叠层13由含镓分解层于含氮气氛下经高温处理得到，所述含镓分解层为单层材料层结构，优选地，本实施例中，所述含镓分解层11为氮化镓层或氮化铟镓层。所述含镓分解层11的特性及形成所述分解重构叠层13的方法请参阅本实施例中上述制备方法中的第4)步骤，此处不再累述。
作为示例，所述半导体结构还包括图形化掩膜层12，所述图形化掩膜层12内形成有若干个开口121，所述氮化镓晶种层133位于所述开口121内。
作为示例，所述开口121沿所述图形化掩膜层12的表面呈单一图形的周期性排列，如呈四方周期排列或呈六方周期排列。当然，在其他示例中，所述开口121沿所述图形化掩膜层12的表面还可以呈五方周期排列、八方周期排列、圆形周期排列等等任一一种排列形式。
作为示例，所述图形化掩膜层12的厚度可以根据实际需要进行设定，优选地，本实施例中，所述图形化掩膜层12的厚度可以为但不仅限于1nm～2000nm；优选地，所述图形化掩膜层12的厚度可以为10nm～1000nm。
作为示例，所述图形化掩膜层12的开孔周期可以为但不仅限于0.1μm～50μm；更为优选地，本实施例中，所述图形化掩膜层12的开孔周期为1μm～20μm。
作为示例，所述开口121的形状可以根据实际需要进行设定，所述开口121的形状可以为圆形、正方形、六边形、椭圆形或任意形状的对称多边形；所述开口121的横向尺寸可以根据实际需要进行设定，优选地，所述开口121的横向尺寸可以为0.1μm～50μm；优选地，所述开口121的横向尺寸为1μm～20μm；即当所述开口121的形状为圆形时，所述开口121的直径可以为0.1μm～50μm，优选为1μm～20μm。
作为示例，所述图形化掩膜层12的材料可以为铬、铜、钛、钨、镍或二氧化硅中的任一种。当所述图形化掩膜层12的材料为铬、铜、钛、钨或镍中的任一种时，所述图形化掩膜层12内形成有若干个孔洞122，如图8所示；当所述图形化掩膜层12的材料为二氧化硅时，所述图形化掩膜层12内没有任何孔洞，如图9所示。
在一示例中，所述缓冲层14可以为低温缓冲层，所述低温缓冲层的生长温度为800℃～1000℃；所述低温缓冲层的厚度可以为1μm～100μm，优选地，所述低温缓冲层的厚度为5μm～70μm，更为优选地，所述低温缓冲层的厚度为10μm～50μm。优选地，本实施例中，所述低温缓冲层为氮化镓低温缓冲层。
在另一示例中，所述缓冲层14还可以为低压缓冲层，所述低压缓冲层的生长压力为10torr～600torr，优选地，所述低压缓冲层的生长压力为10torr～400torr，更为优选地，所述低压缓冲层的生长压力为20torr～300torr，所述低压缓冲层的生长压力为60torr～300torr。所述低压缓冲层的生长温度为900℃～1100℃；所述低压缓冲层的厚度为1μm～100μm，优选地，所述低压缓冲层的厚度为5μm～50μm，更为优选地，所述低压缓冲层的厚度为10μm～30μm。优选地，本实施例中，所述低压缓冲层为氮化镓低压缓冲层。
在又一示例中，所述缓冲层14还可以为高V/III(氮与镓的摩尔比)缓冲层，优选地，本实施例中，所述高V/III缓冲层为氮化镓高V/III缓冲层，所述高V/III缓冲层生长过程中的V/III大于后续生长的氮化镓层的V/III，所述高V/III缓冲层的V/III为10～700，优选地，本实施例中，所述高V/III缓冲层的V/III为30～500。所述高V/III缓冲层的厚度可以为1μm～100μm，优选地，所述高V/III缓冲层的厚度为5μm～70μm，更为优选地，所述高V/III缓冲层的厚度为10μm～60μm。所述高V/III缓冲层的生长温度可以为900℃～1100℃。
实施例二
请结合图1至图9参阅图10至图11，本发明还提供一种半导体结构的制备方法，本实施例中所述的半导体结构的制备方法与实施例一中所述的制备方法大致相同，二者的区别在于：本实施例的半导体结构的制备方法相较于实施例一中所述的制备方法，在实施例一中所述的制备方法的步骤1)与步骤2)之间增设了一于所述衬底10的上表面形成氮化铝层15的步骤，所述氮化铝层15位于所述衬底10与所述含镓分解层11之间；即先在所述衬底10的上表面形成所述氮化铝层15，再在所述氮化铝层15的上表面形成所述含镓分解层11。在所述衬底10与所述含镓分解层11之间增设所述氮化铝层15，可以减少所述衬底10与所述含镓分解层11之间的晶格失配。本实施例中后续其他步骤均与实施例一中所述的半导体结构的制备方法的其他步骤相同，具体请参阅实施例一，此处不再累述。
作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺在所述衬底10的上表面形成所述氮化铝层15。当然，任何其他形成所述氮化铝层15的工艺均可以用于此，此处不做限定。
请继续参阅图10及图11，本实施例还提供一种半导体结构，所述半导体结构由本实施例中上述的制备方法制备而得到，即本实施例中所述的半导体结构与实施例一中所述的半导体结构大致相同，二者的区别在于：本实施例中所述的半导体结构在实施例一中所述的半导体结构的基础上，增设了氮化铝层15，所述氮化铝层15位于所述衬底10与所述分解重构叠层13之间，更为具体的，所述氮化铝层15位于所述衬底10与所述重构分解层131之间。
作为示例，所述氮化铝层15的厚度可以为但不仅限于10nm～500nm；优选地，所述氮化铝层15的厚度为20nm～200nm。
本实施例中所述半导体结构中的其他结构均与实施例一中所述的半导体结构的其他结构相同，具体请参阅实施例一，此处不再累述。
实施例三
请结合图10及图11参阅图12至图13，本发明还提供一种半导体结构的制备方法，本实施例中所述的半导体结构的制备方法与实施例二中所述的制备方法大致相同，二者的区别在于：本实施例的半导体结构的制备方法相较于实施例二中所述的制备方法，在实施例二中所述的制备方法的步骤2)与步骤3)之间还包括于所述含镓分解层11的上表面形成分解阻挡层16的步骤，所述分解阻挡层16位于所述含镓分解层11与所述图形化掩膜层12之间；即先在所述含镓分解层11的上表面形成所述分解阻挡层16，再在所述分解阻挡层16的上表面形成所述图形化掩膜层12。
作为示例，所述分解阻挡层16可以为任意一种在所述含镓分解层11后续分解重构过程中几乎不发生分解的材料层，以确保所述分解阻挡层16具有足够的支撑强度；优选地，本实施例中，所述分解阻挡层16可以为但不仅限于氮化铝镓层；所述氮化铝镓层中铝的物质的量占铝和镓的总物质的量的1％～40％，优选地，铝的物质的量占铝和镓的总物质的量的2％～35％。由于所述分解阻挡层16自身几乎不分解，所述分解阻挡层16位于所述含镓分解层11的上表面，使得所述含镓分解层11在步骤4)中只有部分发生分解，即可以起到阻止所述含镓分解层11的过度分解，又可以起到防止后续形成的图形化掩膜层12发生坍塌。
作为示例，所述分解阻挡层16的厚度可以为5nm～2000nm，优选地，所述分解阻挡层16的厚度为10nm～1500nm，更为优选地，所述分解阻挡层16的厚度为15nm～1000nm，更为优选地，所述分解阻挡层16的厚度为20nm～500nm。
本实施例中后续其他步骤均与实施例二中所述的半导体结构的制备方法的其他步骤相同，具体请参阅实施例二，此处不再累述。
请继续参阅图12至图13，本实施例还提供一种半导体结构，所述半导体结构由本实施例中上述的制备方法制备而得到，即本实施例中所述的半导体结构与实施例二中所述的半导体结构大致相同，二者的区别在于：本实施例中所述的半导体结构在实施例二中所述的半导体结构的基础上增设了分解阻挡层16，所述分解阻挡层16位于所述重构分解层131与所述氮化镓晶种层133之间，亦即，所述分解阻挡层16位于所述重构分解层131与所述图形化掩膜层12之间。
实施例四
请结合图10及图11参阅图14至图15，本发明还提供一种半导体结构的制备方法，本实施例中所述的半导体结构的制备方法与实施例二中所述的制备方法大致相同，二者的区别在于：本实施例的半导体结构的制备方法相较于实施例二中所述的制备方法，在实施例二中于所述衬底10的上表面形成所述氮化铝层15之后，还包括于所述氮化铝层15的上表面形成分解阻挡层16的步骤，所述分解阻挡层16位于所述氮化铝层15与所述含镓分解层11之间；即先在所述氮化铝层15的上表面形成所述分解阻挡层16，再在所述分解阻挡层16的上表面形成所述含镓分解层11；实施例二中的所述含镓分解层11的厚度可以为但不仅限于100nm～6μm；优选地，所述含镓分解层11的厚度为150nm～1000nm；更为优选地，所述含镓分解层11的厚度为200nm～900nm；更为优选地，所述含镓分解层11的厚度为300nm～800nm；更为优选地，所述含镓分解层11的厚度为400nm～700nm；更为优选地，所述含镓分解层11的厚度为500nm～600nm；而本实施例中，所述含镓分解层11的厚度小于或等于50nm，优选为20nm。
作为示例，所述分解阻挡层16可以为任意一种在所述含镓分解层11后续分解重构过程中几乎不发生分解的材料层，以确保所述分解阻挡层16具有足够的支撑强度；优选地，本实施例中，所述分解阻挡层16可以为但不仅限于氮化铝镓层；所述氮化铝镓层中铝的物质的量占铝和镓的总物质的量的1％～40％，优选地，铝的物质的量占铝和镓的总物质的量的2％～35％。由于所述分解阻挡层16自身几乎不分解，所述分解阻挡层16即可以起到阻止所述含镓分解层11的过度分解，又可以起到防止后续形成的图形化掩膜层12发生坍塌。
作为示例，所述分解阻挡层16的厚度可以为5nm～2000nm，优选地，所述分解阻挡层16的厚度为10nm～1500nm，更为优选地，所述分解阻挡层16的厚度为15nm～1000nm，更为优选地，所述分解阻挡层16的厚度为20nm～500nm。
本实施例中后续其他步骤均与实施例二中所述的半导体结构的制备方法的其他步骤相同，具体请参阅实施例二，此处不再累述。
请继续参阅图14至图15，本实施例还提供一种半导体结构，所述半导体结构由本实施例中上述的制备方法制备而得到，即本实施例中所述的半导体结构与实施例二中所述的半导体结构大致相同，二者的区别在于：本实施例中所述的半导体结构在实施例二中所述的半导体结构的基础上增设了分解阻挡层16，所述分解阻挡层16位于所述氮化镓层15与所述重构分解层131之间；实施例二中的所述含镓分解层11的厚度可以为但不仅限于100nm～6μm；优选地，所述含镓分解层11的厚度为150nm～1000nm；更为优选地，所述含镓分解层11的厚度为200nm～900nm；更为优选地，所述含镓分解层11的厚度为300nm～800nm；更为优选地，所述含镓分解层11的厚度为400nm～700nm；更为优选地，所述含镓分解层11的厚度为500nm～600nm；而本实施例中，所述含镓分解层11的厚度小于或等于50nm，优选为20nm。
实施例五
请结合图1至图9参阅图16至图17，本发明还提供一种半导体结构的制备方法，本实施例中所述的半导体结构的制备方法与实施例一中所述的制备方法大致相同，二者的区别在于：本实施例的半导体结构的制备方法相较于实施例一中所述的制备方法，在实施例一中所述的制备方法的步骤2)与步骤3)之间还包括于所述含镓分解层11的上表面形成分解阻挡层16的步骤，所述分解阻挡层16位于所述含镓分解层11与所述图形化掩膜层12之间；即先在所述含镓分解层11的上表面形成所述分解阻挡层16，再在所述分解阻挡层16的上表面形成所述图形化掩膜层12。
作为示例，所述分解阻挡层16可以为任意一种在所述含镓分解层11后续分解重构过程中几乎不发生分解的材料层，以确保所述分解阻挡层16具有足够的支撑强度；优选地，本实施例中，所述分解阻挡层16可以为但不仅限于氮化铝镓层；所述氮化铝镓层中铝的物质的量占铝和镓的总物质的量的1％～40％，优选地，铝的物质的量占铝和镓的总物质的量的2％～35％。由于所述分解阻挡层16自身几乎不分解，所述分解阻挡层16位于所述含镓分解层11的上表面，使得所述含镓分解层11在步骤4)中只有部分发生分解，即可以起到阻止所述含镓分解层11的过度分解，又可以起到防止后续形成的图形化掩膜层12发生坍塌。
作为示例，所述分解阻挡层16的厚度可以为5nm～2000nm，优选地，所述分解阻挡层16的厚度为10nm～1500nm，更为优选地，所述分解阻挡层16的厚度为15nm～1000nm，更为优选地，所述分解阻挡层16的厚度为20nm～500nm。
本实施例中后续其他步骤均与实施例一中所述的半导体结构的制备方法的其他步骤相同，具体请参阅实施例一，此处不再累述。
请继续参阅图16至图17，本实施例还提供一种半导体结构，所述半导体结构由本实施例中上述的制备方法制备而得到，即本实施例中所述的半导体结构与实施例一中所述的半导体结构大致相同，二者的区别在于：本实施例中所述的半导体结构在实施例一中所述的半导体结构的基础上增设了分解阻挡层16，所述分解阻挡层16位于所述重构分解层131与所述氮化镓晶种层133之间，亦即，所述分解阻挡层16位于所述重构分解层131与所述图形化掩膜层12之间。
实施例六
请结合图1至图9参阅图18至图19，本发明还提供一种半导体结构的制备方法，本实施例中所述的半导体结构的制备方法与实施例一中所述的制备方法大致相同，二者的区别在于：本实施例的半导体结构的制备方法相较于实施例一中所述的制备方法，在实施例一中在实施例一中所述的制备方法的步骤1)与步骤2)之间增设了于所述衬底10的上表面形成分解阻挡层16的步骤，所述分解阻挡层16位于所述衬底10与所述含镓分解层11之间；即先在所述衬底10的上表面形成所述分解阻挡层16，再在所述分解阻挡层16的上表面形成所述含镓分解层11；实施例一中的所述含镓分解层11的厚度可以为但不仅限于100nm～6μm；优选地，所述含镓分解层11的厚度为150nm～1000nm；更为优选地，所述含镓分解层11的厚度为200nm～900nm；更为优选地，所述含镓分解层11的厚度为300nm～800nm；更为优选地，所述含镓分解层11的厚度为400nm～700nm；更为优选地，所述含镓分解层11的厚度为500nm～600nm；而本实施例中，所述含镓分解层11的厚度小于或等于50nm，优选为20nm。
作为示例，所述分解阻挡层16可以为任意一种在所述含镓分解层11后续分解重构过程中几乎不发生分解的材料层，以确保所述分解阻挡层16具有足够的支撑强度；优选地，本实施例中，所述分解阻挡层16可以为但不仅限于氮化铝镓层；所述氮化铝镓层中铝的物质的量占铝和镓的总物质的量的1％～40％，优选地，铝的物质的量占铝和镓的总物质的量的2％～35％。由于所述分解阻挡层16自身几乎不分解，所述分解阻挡层16即可以起到阻止所述含镓分解层11的过度分解，又可以起到防止后续形成的图形化掩膜层12发生坍塌。
作为示例，所述分解阻挡层16的厚度可以为5nm～2000nm，优选地，所述分解阻挡层16的厚度为10nm～1500nm，更为优选地，所述分解阻挡层16的厚度为15nm～1000nm，更为优选地，所述分解阻挡层16的厚度为20nm～500nm。
本实施例中后续其他步骤均与实施例一中所述的半导体结构的制备方法的其他步骤相同，具体请参阅实施例一，此处不再累述。
请继续参阅图18至图19，本实施例还提供一种半导体结构，所述半导体结构由本实施例中上述的制备方法制备而得到，即本实施例中所述的半导体结构与实施例一中所述的半导体结构大致相同，二者的区别在于：本实施例中所述的半导体结构在实施例一中所述的半导体结构的基础上增设了分解阻挡层16，所述分解阻挡层16位于所述衬底10与所述重构分解层131之间；实施例一中的所述含镓分解层11的厚度可以为但不仅限于100nm～6μm；优选地，所述含镓分解层11的厚度为150nm～1000nm；更为优选地，所述含镓分解层11的厚度为200nm～900nm；更为优选地，所述含镓分解层11的厚度为300nm～800nm；更为优选地，所述含镓分解层11的厚度为400nm～700nm；更为优选地，所述含镓分解层11的厚度为500nm～600nm；而本实施例中，所述含镓分解层11的厚度小于或等于50nm，优选为20nm。
实施例七
请参阅图20，本发明还提供一种自支撑氮化镓层的制备方法，所述自支撑氮化镓层的制备方法包括如下步骤：
1)采用如实施例一至实施例六任一实施例中所述的半导体结构的制备方法制备所述半导体结构；
2)在预设生长温度下于所述半导体结构的上表面形成氮化镓层；
3)将步骤2)得到的结构的温度降至室温，使所述氮化镓层自动剥离，以得到自支撑氮化镓层。
在步骤1)中，请参阅图20中的S1步骤，采用如实施例一至实施例六任一实施例中所述的半导体结构的制备方法制备所述半导体结构。
作为示例，制备所述半导体结构的具体方法请参阅实施例一至实施例四，此处不再累述。
在步骤2)中，请参阅图20中的S2步骤及图21，在预设生长温度下于所述半导体结构的上表面形成氮化镓层17。
需要说明的是，为了便于附图说明，本实施例的附图仅以实施例一中附图9对应的半导体结构作为示例，实施例一至实施例六中与附图9不同的半导体结构也在本实施例的保护范围之内。
作为示例，可以采用金属有机化学气相沉积工艺、分子束外延工艺或氢化物气相外延工艺于所述半导体结构的上表面形成所述氮化镓层17。
作为示例，采用氢化物气相外延工艺于所述半导体结构的上表面形成所述氮化镓层17包括如下步骤：
2-1)将所述半导体结构置于氢化物气相外延设备中，所述氢化物气相外延设备内包括镓舟区及衬底区，所述半导体结构位于所述衬底区；
2-2)向所述镓舟区通入氯化氢以生成氯化镓；向所述衬底区通入氨气，所述氨气与所述氯化镓反应于所述半导体结构的上表面形成氮化镓层17。
作为示例，步骤2-2)中，形成所述氮化镓层17的V/III(氮与镓的摩尔比)为5～200，优选地，本实施例中，形成所述氮化镓层17的V/III为7～100；氯化氢的流量为1sccm(标准毫升每分钟)～1000sccm，所述氨气的流量为10sccm～20slm(标准升每分钟)。
作为示例，步骤2-2)中，所述氮化镓层17的生长温度为900℃～1100℃；所述氮化镓层15的厚度大于或等于300μm，优选地，所述氮化镓层17的厚度为300μm～1500μm。
在步骤3)中，请参阅图20中的S3步骤及图22及图23，将步骤2)得到的结构的温度降至室温，使所述氮化镓层17自动剥离，以得到自支撑氮化镓层18。
作为示例，将步骤2)得到的结构的温度自然降至室温或以5℃/min～30℃/min的降温速率降至室温，在降温过程中，使所述氮化镓层17自动剥离，以得到自支撑氮化镓层18；具体的，当所述图形化掩膜层12内没有任何孔洞的半导体结构中，在降温过程中，所述氮化镓层17从由所述重构分解层131内具有所述孔洞132的部位自动剥离，如图22所示；当所述图形化掩膜层12内形成有所述孔洞122时，在降温过程中，所述氮化镓层17从所述图形化掩膜层12处及所述重构分解层131内具有所述孔洞132的部位自动剥离。
需要说明的是，对于不包括分解阻挡层16的半导体结构，步骤2)中在所述半导体结构上形成所述氮化镓层17时，氮化镓层17自所述氮化镓晶种层133横向生长的过程中，会在所述图形化掩膜层12上方的所述氮化镓层17内形成第三孔洞，此时，在降温过程中，当所述图形化掩膜层12内没有任何孔洞时，所述氮化镓层17从所述图形化掩膜层12上方的第三孔洞处及所述重构分解层131内具有所述第一孔洞132的部位自动剥离；当所述图形化掩膜层12内形成有所述第二孔洞122时，在降温过程中，所述氮化镓层17从所述图形化掩膜层12上方的第三孔洞处、所述图形化掩膜层12处及所述重构分解层131内具有所述第一孔洞132的部位自动剥离。
需要进一步说明的是，对于包括分解阻挡层16的半导体结构，步骤2)中在所述半导体结构上形成所述氮化镓层17时，氮化镓层17自所述氮化镓晶种层133横向生长的过程中，会在所述图形化掩膜层12上方的所述氮化镓层17内形成第三孔洞，此时，在降温过程中，当所述分解阻挡层16位于所述含镓分解层11上方时，所述氮化镓层17从所述第三孔洞处自动剥离；当所述分解阻挡层16位于所述含镓分解层11的下方时，在降温过程中，当所述图形化掩膜层12内没有任何孔洞时，所述氮化镓层17从所述第三孔洞处及所述重构分解131内具有所述第一孔洞132的部位自动剥离；当所述图形化掩膜层12内形成有所述第二孔洞122时，在降温过程中，所述氮化镓层17从所述第三孔洞处、所述图形化掩膜层12处及所述重构分解层131内具有所述第一孔洞132的部位自动剥离。
需要进一步说明的是，所述氮化镓层17自动剥离之后，还包括对剥离的所述氮化镓层17进行表面处理的步骤，以去除残留的所述重构分解层131、所述图形化掩膜层12及所述氮化镓晶种层133，并对所述氮化镓层17的表面进行研磨抛光等处理，以得到所需厚度、表面平整度较高的所述自支撑氮化镓层18，如图23所示。
实施例八
请继续参阅图23，本发明还提供一种自支撑氮化镓层18，所述自支撑氮化镓层18采用实施例七中所述的制备方法制备而得到。具体的制备方法请参阅实施例七，此处不再累述。
综上所述，本发明提供一种半导体结构、自支撑氮化镓层及其制备方法，所述半导体结构的制备方法包括如下步骤：1)提供衬底；2)于所述衬底的上表面形成含镓分解层；3)于所述含镓分解层的上表面形成图形化掩膜层；所述图形化掩膜层内形成有若干个开口，所述开口暴露出部分所述含镓分解层；4)将步骤3)得到的结构进行处理，使所述含镓分解层分解重构以得到分解重构叠层，其中，所述分解重构叠层包括内部形成若干个孔洞的重构分解层及位于所述开口暴露出的所述重构分解层上表面的氮化镓晶种层；5)于步骤4)得到的结构的上表面形成缓冲层。本发明的半导体结构的制备方法通过在衬底上形成含镓分解层，并对含镓分解层处理使含镓分解层分解重构以形成包括内部形成若干个孔洞的重构分解层及位于图形化掩膜层的开口暴露出的所述重构分解层上表面的氮化镓晶种层的分解重构叠层，在所述半导体结构用于氮化镓生长时，分解重构叠层中的氮化镓晶种层可以为后续氮化镓的生长提供晶种，而重构分解层内部的孔洞不仅有利于后续生长的氮化镓的自剥离，还可以减少后续生长的氮化镓晶格间的应力，可以提高氮化镓的生长质量；本发明通过设置缓冲层，在所述半导体结构用于氮化镓生长时，缓冲层可以减少生长的氮化镓内的位错密度，提高氮化镓的质量。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (17)

1.一种半导体结构的制备方法，其特征在于，所述半导体结构的制备方法包括如下步骤：
1)提供衬底；
2)于所述衬底的上表面形成含镓分解层；
3)于所述含镓分解层的上表面形成图形化掩膜层；所述图形化掩膜层内形成有若干个开口，所述开口暴露出部分所述含镓分解层；
4)将步骤3)得到的结构置于含氮气氛下进行处理，使所述含镓分解层分解重构以得到分解重构叠层，其中，所述分解重构叠层包括内部形成若干个孔洞的重构分解层及位于所述开口暴露出的所述重构分解层上表面的氮化镓晶种层；具体包括如下步骤：
4-1)将步骤3)得到的结构置于反应装置中；
4-2)向所述反应装置内通入氨气或氨气与载气的混合物；
4-3)将步骤3)得到的结构加热至处理温度进行处理；
5)于步骤4)得到的结构的上表面形成缓冲层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤2)中，所述含镓分解层为氮化镓层或氮化铟镓层。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤5)中，形成的所述缓冲层为低温缓冲层、低压缓冲层或高V/III缓冲层；所述低温缓冲层的生长温度为800℃～1000℃，所述低压缓冲层的生长压力为10torr～600torr，所述高V/III缓冲层的生长V/III为10～700。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于：所述低温缓冲层的厚度为1μm～100μm；所述低压缓冲层的厚度为1μm～100μm；所述高V/III缓冲层的生长V/III为10～700。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤1)与步骤2)之间还包括于所述衬底的上表面形成氮化铝层的步骤，所述氮化铝层位于所述衬底与所述含镓分解层之间。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于：于所述衬底的上表面形成氮化铝层之后，还包括于所述氮化铝层的上表面形成分解阻挡层的步骤，所述分解阻挡层位于所述氮化铝层与所述含镓分解层之间。
7.根据权利要求1至4中任一项所述的半导体结构的制备方法，其特征在于：步骤1)与步骤2)之间还包括于所述衬底的上表面形成分解阻挡层的步骤，所述分解阻挡层位于所述衬底与所述含镓分解层之间。
8.根据权利要求1至5中任一项所述的半导体结构的制备方法，其特征在于：步骤2)与步骤3)之间还包括于所述含镓分解层的上表面形成分解阻挡层的步骤，所述分解阻挡层位于所述含镓分解层与所述图形化掩膜层之间。
9.一种半导体结构，其特征在于，所述半导体结构包括：
衬底；
分解重构叠层，位于所述衬底的上表面，所述分解重构叠层结构由氮化镓层或氮化铟镓层于含氮气氛下处理得到；所述分解重构叠层包括内部形成有若干个孔洞的重构分解层及氮化镓晶种层，其中，所述重构分解层位于所述衬底的上表面，所述氮化镓晶种层位于所述重构分解层的上表面；
缓冲层，位于所述分解重构叠层的上表面。
10.根据权利要求9所述的半导体结构，其特征在于：所述半导体结构还包括图形化掩膜层，所述图形化掩膜层内形成有若干个开口，所述氮化镓晶种层位于所述开口内；所述图形化掩膜层位于所述重构分解层与所述缓冲层之间。
11.根据权利要求9所述的半导体结构，其特征在于：所述缓冲层为低温缓冲层、低压缓冲层或高V/III缓冲层；所述低温缓冲层的生长温度为800℃～1000℃，所述低压缓冲层的生长压力为10torr～600torr，所述高V/III缓冲层的生长V/III为10～700。
12.根据权利要求9所述的半导体结构，其特征在于：所述半导体结构还包括氮化铝层，所述氮化铝层位于所述衬底与分解重构叠层之间。
13.根据权利要求9至12中任一项所述的半导体结构，其特征在于：所述半导体结构还包括分解阻挡层，所述分解阻挡层位于所述重构分解层的下表面或位于所述重构分解层的上表面。
14.一种自支撑氮化镓层的制备方法，其特征在于，所述自支撑氮化镓层的制备方法包括如下步骤：
1)采用如权利要求1至8中任一项所述的半导体结构的制备方法制备所述半导体结构；
2)在预设生长温度下于所述半导体结构的上表面形成氮化镓层；
3)将步骤2)得到的结构的温度降至室温，使所述氮化镓层自动剥离，以得到自支撑氮化镓层。
15.根据权利要求14所述的自支撑氮化镓层的制备方法，其特征在于：步骤2)中，于所述半导体结构的上表面形成所述氮化镓层包括如下步骤：
2-1)将所述半导体结构置于氢化物气相外延设备中，所述氢化物气相外延设备内包括镓舟区及衬底区，所述半导体结构位于所述衬底区；
2-2)向所述镓舟区通入氯化氢以生成氯化镓；向所述衬底区通入氨气，所述氨气与所述氯化镓反应于所述半导体结构的上表面形成氮化镓层。
16.根据权利要求15所述的自支撑氮化镓层的制备方法，其特征在于：步骤2-2)中，V/III为5～200；氯化氢的流量为1sccm～1000sccm，所述氨气的流量为10sccm～20slm；所述氮化镓层的生长温度为900℃～1100℃；所述氮化镓层的厚度大于或等于300μm。
17.一种自支撑氮化镓层，其特征在于，所述自支撑氮化镓层采用如权利要求14至16中任一项所述的制备方法制备而得到。
CN201710495699.7A 2017-06-26 2017-06-26 半导体结构、自支撑氮化镓层及其制备方法 Active CN107316803B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710495699.7A CN107316803B (zh) 2017-06-26 2017-06-26 半导体结构、自支撑氮化镓层及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710495699.7A CN107316803B (zh) 2017-06-26 2017-06-26 半导体结构、自支撑氮化镓层及其制备方法

Publications (2)

Publication Number Publication Date
CN107316803A CN107316803A (zh) 2017-11-03
CN107316803B true CN107316803B (zh) 2019-11-22

Family

ID=60180985

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710495699.7A Active CN107316803B (zh) 2017-06-26 2017-06-26 半导体结构、自支撑氮化镓层及其制备方法

Country Status (1)

Country Link
CN (1) CN107316803B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103489968A (zh) * 2013-09-09 2014-01-01 中国科学院半导体研究所 利用AlInGaN制作氮化镓外延薄膜的方法
CN104178807A (zh) * 2014-08-06 2014-12-03 上海世山科技有限公司 一种利用热分解特性获得自支撑氮化镓基板的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006179623A (ja) * 2004-12-22 2006-07-06 Matsushita Electric Ind Co Ltd 窒化物半導体基板の製造方法および窒化物半導体装置の製造方法
JP2007158133A (ja) * 2005-12-06 2007-06-21 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
US8581263B2 (en) * 2008-12-17 2013-11-12 Palo Alto Research Center Incorporated Laser-induced flaw formation in nitride semiconductors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103489968A (zh) * 2013-09-09 2014-01-01 中国科学院半导体研究所 利用AlInGaN制作氮化镓外延薄膜的方法
CN104178807A (zh) * 2014-08-06 2014-12-03 上海世山科技有限公司 一种利用热分解特性获得自支撑氮化镓基板的方法

Also Published As

Publication number Publication date
CN107316803A (zh) 2017-11-03

Similar Documents

Publication Publication Date Title
CN107275187B (zh) 自支撑氮化镓层及其制备方法、退火方法
CN107180747A (zh) 半导体结构、自支撑氮化镓层及其制备方法
Tomioka et al. Selective-area growth of vertically aligned GaAs and GaAs/AlGaAs core–shell nanowires on Si (111) substrate
CN113206003B (zh) 一种在任意自支撑衬底上生长单晶氮化镓薄膜的方法
JP2010283398A (ja) 窒化ガリウム半導体構造体の製造方法、半導体構造体の製造方法および半導体構造体
CN103682016A (zh) 一种GaN外延或衬底的制作方法
CN109545933B (zh) 一种非极性图形化AlN/蓝宝石复合衬底及其制备方法
CN107195536B (zh) 自支撑氮化镓层及其制备方法
CN109385621A (zh) 一种金属有机物化学气相沉积设备的反应腔体的清洁方法
EP2634294A1 (en) Method for manufacturing optical element
CN107123590A (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN107316803B (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN107316800B (zh) 自支撑氮化镓层及其制备方法
CN108538977B (zh) 一种高质量GaN薄膜及其制备方法
CN103866380A (zh) 一种使用图形化退火多孔结构进行GaN单晶生长的方法
CN107316801B (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN107275188B (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN115881514A (zh) 单晶自支撑衬底的制作方法
CN107123589A (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN107195535A (zh) 半导体结构、自支撑氮化镓层及其制备方法
US9231053B2 (en) Light emitting diodes having zinc oxide fibers over silicon substrates
CN112575378A (zh) 一种在hpve生长中实现一次或多次空洞掩埋插入层的方法
CN103059610B (zh) 掩膜剂及带有纳米级图形的衬底的制备方法
WO2021237528A1 (zh) Ⅲ族氮化物结构及其制作方法
CN113053735B (zh) BxAlyGa(1-x-y)N自支撑单晶衬底及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant