CN107195535A - 半导体结构、自支撑氮化镓层及其制备方法 - Google Patents

半导体结构、自支撑氮化镓层及其制备方法 Download PDF

Info

Publication number
CN107195535A
CN107195535A CN201710495698.2A CN201710495698A CN107195535A CN 107195535 A CN107195535 A CN 107195535A CN 201710495698 A CN201710495698 A CN 201710495698A CN 107195535 A CN107195535 A CN 107195535A
Authority
CN
China
Prior art keywords
layer
decomposition
semiconductor structure
gallium
preparation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710495698.2A
Other languages
English (en)
Other versions
CN107195535B (zh
Inventor
王颖慧
罗晓菊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Gallium Semiconductor Technology (shanghai) Co Ltd
Original Assignee
Gallium Semiconductor Technology (shanghai) Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gallium Semiconductor Technology (shanghai) Co Ltd filed Critical Gallium Semiconductor Technology (shanghai) Co Ltd
Priority to CN201710495698.2A priority Critical patent/CN107195535B/zh
Publication of CN107195535A publication Critical patent/CN107195535A/zh
Application granted granted Critical
Publication of CN107195535B publication Critical patent/CN107195535B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H01L21/7813—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate leaving a reusable substrate, e.g. epitaxial lift off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本发明提供一种半导体结构、自支撑氮化镓层及其制备方法，所述半导体结构的制备方法包括如下步骤：1）提供衬底；2）于所述衬底的上表面形成含镓分解层及分解阻挡层；3）于步骤2）得到的结构的上表面形成图形化掩膜层；4）将步骤3）得到的结构进行处理，使所述含镓分解层分解重构以得到分解重构叠层。本发明的半导体结构的制备方法制备的半导体结构在用于氮化镓生长时，分解重构叠层中的氮化镓晶种层可以为后续氮化镓的生长提供晶种，而重构分解层内部的孔洞不仅有利于后续生长的氮化镓的自剥离，还可以减少后续生长的氮化镓晶格间的应力，可以提高氮化镓的生长质量。

Description

半导体结构、自支撑氮化镓层及其制备方法
技术领域
本发明属于半导体技术领域，特别是涉及一种半导体结构、自支撑氮化镓层及其制备方法。
背景技术
第三代半导体材料由于能量禁带一般大于3.0电子伏，又被称为宽禁带半导体。相比于传统的硅基和砷化镓基半导体材料，宽禁带半导体(例如碳化硅、氮化镓、氮化铝及氮化铟等)由于具有特有的禁带范围、优良的光、电学性质和优异的材料性能，能够满足大功率、高温高频和高速半导体器件的工作要求，在汽车及航空工业、医疗、通讯、军事、普通照明及特殊条件下工作的半导体器件等方面具有十分广泛的应用前景。
氮化镓作为典型的第三代半导体材料，具有直接带隙宽、热导率高等优异性能而受到广泛关注。氮化镓相较于第一代和第二代半导体材料除了具有更宽的禁带(在室温下其禁带宽度为3.4ev)，可以发射波长较短的蓝光，其还具有高击穿电压、高电子迁移率、化学性质稳定、耐高温及耐腐蚀等特点。因此，氮化镓非常适合用于制作抗辐射、高频、大功率和高密度集成的电子器件以及蓝、绿光和紫外光电子器件。目前，氮化镓半导体材料的研究和应用已成为全球半导体研究的前沿和热点。
然而，目前氮化镓的单晶生长困难、价格昂贵，大规模化的同质外延的生长目前仍没有可能。目前，氮化镓的生长大多仍采用异质外延，所选用的异质衬底有硅衬底、碳化硅衬底和蓝宝石衬底；在异质衬底上生长氮化镓会带来晶格适配和热适配导致器件中存在残余应力影响其性能。为了进一步提高器件性能，需要将氮化镓从异质衬底上剥离以得到自支撑氮化镓层。
目前所采用的剥离工艺主要有激光剥离、自剥离、机械剥离及化学腐蚀剥离等。其中，激光剥离技术常应用于分离蓝宝石衬底上生长的氮化镓，但是，激光剥离对氮化镓晶体的平整度要求较高，且不易剥离较大尺寸的氮化镓晶体；自剥离技术利用热失配产生的应力作用于外延氮化镓晶体与异质衬底的特定连接处使得外延层和模板断裂分离，但是，现有的自剥离的过程中产生的热应力往往会造成氮化镓外延层的破裂，或者外延层无法剥离，自剥离技术对氮化镓晶体的生长工艺、图形化衬底的设计及制作要求较高，自剥离获得完整的氮化镓晶体成品率较低；机械剥离是使用机械研磨切削除去异质衬底，但是，机械剥离适用于硬度较低且易碎的异质衬底；化学腐蚀剥离应用能除去异质衬底且不易腐蚀氮化镓的化学试剂除去背部的异质衬底，化学剥离要求异质衬底的热稳定好且易于腐蚀。由上可知，激光剥离工艺、机械剥离工艺及化学腐蚀剥离工艺均需在氮化镓生长过程完成之后执行额外的剥离工艺，增加了工艺步骤及工艺复杂程度，从而增加了成本，同时，激光剥离工艺、机械剥离工艺及化学腐蚀剥离工艺对异质衬底均有苛刻的要求，普适性较差；现有的自剥离工艺虽然可以实现异质衬底与氮化镓的自剥离，但剥离过程中会对氮化镓的质量造成影响，成品率较低。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构、自支撑氮化镓层及其制备方法，用于解决现有技术中的剥离技术存在的上述问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
1)提供衬底；
2)于所述衬底的上表面形成含镓分解层及分解阻挡层；其中，所述含镓分解层位于所述衬底的上表面，所述分解阻挡层位于所述含镓分解层的上表面；或所述分解阻挡层位于所述衬底的上表面，所述含镓分解层位于所述分解阻挡层的上表面；
3)于步骤2)得到的结构的上表面形成图形化掩膜层；所述图形化掩膜层内形成有若干个开口，所述开口暴露出部分所述含镓分解层或部分所述分解阻挡层；
4)将步骤3)得到的结构进行处理，使所述含镓分解层分解重构以得到分解重构叠层，其中，所述分解重构叠层包括内部形成若干个第一孔洞的重构分解层及位于所述开口暴露出的所述重构分解层或所述分解阻挡层上表面的氮化镓晶种层。
作为本发明的半导体结构的制备方法的一种优选方案，步骤2)中，所述含镓分解层为氮化镓层或氮化铟镓层。
作为本发明的半导体结构的制备方法的一种优选方案，步骤2)中，形成的所述分解阻挡层为氮化铝镓层，所述氮化铝镓层中铝的物质的量占铝和镓的总物质的量的1％～40％。
作为本发明的半导体结构的制备方法的一种优选方案，步骤2)中，所述含镓分解层位于所述分解阻挡层的上表面时，所述含镓分解层的厚度为小于100nm。
作为本发明的半导体结构的制备方法的一种优选方案，步骤4)中，将步骤3)得到的结构置于含氮气氛下进行高温处理，使所述含镓分解层分解重构以得到分解重构叠层。
作为本发明的半导体结构的制备方法的一种优选方案，将步骤3)得到的结构置于含氮气氛下进行高温处理，使所述含镓分解层分解重构以得到分解重构叠层包括如下步骤：
4-1)将步骤3)得到的结构置于反应装置中；
4-2)向所述反应装置内通入氨气或氨气与载气的混合物；
4-3)将步骤3)得到的结构加热至处理温度进行处理。
作为本发明的半导体结构的制备方法的一种优选方案，步骤4-2)中，所述载气包括氮气、氢气或氩气中的至少一种。
作为本发明的半导体结构的制备方法的一种优选方案，步骤4-2)中，氨气的流量为10sccm～100slm；步骤4-3)中，所述处理温度为700℃～1100℃；处理时间为1min～120min。
作为本发明的半导体结构的制备方法的一种优选方案，步骤1)与步骤2)之间还包括于所述衬底的上表面形成氮化铝层的步骤。
本发明还提供一种半导体结构，所述半导体结构包括：
衬底；
分解重构叠层，位于所述衬底的上表面；所述分解重构叠层包括内部形成有若干个第一孔洞的重构分解层及氮化镓晶种层，其中，所述重构分解层位于所述衬底的上表面，所述氮化镓晶种层位于所述重构分解层的上表面；
分解阻挡层，位于所述衬底与所述重构分解层之间或位于所述重构分解层与所述氮化镓晶种层之间。
作为本发明的半导体结构的一种优选方案，所述分解重构叠层由氮化镓层或氮化铟镓层于含氮气氛下经高温处理得到。
作为本发明的半导体结构的一种优选方案，所述半导体结构还包括图形化掩膜层，所述图形化掩膜层内形成有若干个开口，所述氮化镓晶种层位于所述开口内。
作为本发明的半导体结构的一种优选方案，所述图形化掩膜层的材料包括铬、铜、钛、钨、镍或二氧化硅中的任一种；当所述图形化掩膜层的材料包括铬、铜、钛、钨或镍中的任一种时，所述图形化掩膜层内形成有若干个第二孔洞。
作为本发明的半导体结构的一种优选方案，所述半导体结构还包括氮化铝层，所述氮化铝层位于所述衬底与所述分解重构叠层之间或位于所述衬底与所述分解阻挡层之间。
本发明还提供一种自支撑氮化镓层的制备方法，所述自支撑氮化镓层的制备方法包括如下步骤：
1)采用如上述任一方案中所述的半导体结构的制备方法制备所述半导体结构；
2)在预设生长温度下于所述半导体结构的上表面形成氮化镓层；
3)将步骤2)得到的结构的温度降至室温，使所述氮化镓层自动剥离，以得到自支撑氮化镓层。
作为本发明的自支撑氮化镓的制备方法的一种优选方案，步骤2)中采用氢化物气相外延工艺于所述半导体结构的上表面形成所述氮化镓层包括如下步骤：
2-1)将所述半导体结构置于氢化物气相外延设备中，所述氢化物气相外延设备内包括镓舟区及衬底区，所述半导体结构位于所述衬底区；
2-2)向所述镓舟区通入氯化氢以生成氯化镓；向所述衬底区通入氨气，所述氨气与所述氯化镓反应于所述半导体结构的上表面形成氮化镓层。
作为本发明的自支撑氮化镓的制备方法的一种优选方案，步骤2-2)中，V/III为5～1000；氯化氢的流量为1sccm～1000sccm，所述氨气的流量为10sccm～20slm；所述氮化镓层的生长温度为900℃～1100℃；所述氮化镓层的厚度大于或等于300μm。
本发明还提供一种自支撑氮化镓，所述自支撑氮化镓层采用如上述任一方案中所述的制备方法制备而得到。
如上所述，本发明的半导体结构、自支撑氮化镓层及其制备方法，具有以下有益效果：
本发明的半导体结构的制备方法通过在衬底上形成含镓分解层，并对含镓分解层处理使含镓分解层分解重构以形成包括内部形成若干个第一孔洞的重构分解层及位于图形化掩膜层的开口暴露出的所述重构分解层上表面的氮化镓晶种层的分解重构叠层，在所述半导体结构用于氮化镓生长时，分解重构叠层中的氮化镓晶种层可以为后续氮化镓的生长提供晶种，而重构分解层内部的孔洞不仅有利于后续生长的氮化镓的自剥离，还可以减少后续生长的氮化镓晶格间的应力，可以提高氮化镓的生长质量；
本发明通过在图形化掩膜层下方设置分解阻挡层，所述分解阻挡层在含镓分解层分解重构的过程中几乎不发生分解，即可以起到抑制所述含镓分解层的过度分解，又可以起到对图形化掩膜层支撑的作用，可以有效防止所述图形化掩膜层的坍塌。
附图说明
图1显示为本发明实施例一中提供的半导体结构的制备方法的流程图。
图2至图8显示为本发明实施例一中提供的半导体结构的制备方法各步骤的结构示意图。
图9显示为本发明实施例二中提供的半导体结构的制备方法的流程图。
图10至图15显示为本发明实施例二中提供的半导体结构的制备方法各步骤的结构示意图。
图16及图17显示为本发明实施例三中提供的半导体结构的制备方法制备的结构的结构示意图。
图18及图19显示为本发明实施例四中提供的半导体结构的制备方法制备的结构的结构示意图。
图20显示为本发明实施例五中提供的自支撑氮化镓层的制备方法的流程图。
图21至图23显示为本发明实施例五中提供的自支撑氮化镓层的制备方法各步骤中的结构示意图。
元件标号说明
10 衬底
11 含镓分解层
12 分解阻挡层
13 图形化掩膜层
131 开口
132 第二孔洞
14 分解重构叠层
141 重构分解层
142 第一孔洞
143 氮化镓晶种层
15 氮化铝层
16 氮化镓层
17 自支撑氮化镓层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图23，需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
1)提供衬底；
2)于所述衬底的上表面形成含镓分解层及分解阻挡层；其中，所述含镓分解层位于所述衬底的上表面，所述分解阻挡层位于所述含镓分解层的上表面；
3)于步骤2)得到的结构的上表面形成图形化掩膜层；所述图形化掩膜层内形成有若干个开口，所述开口暴露出部分所述分解阻挡层；
4)将步骤3)得到的结构进行处理，使所述含镓分解层分解重构以得到分解重构叠层，其中，所述分解重构叠层包括内部形成若干个第一孔洞的重构分解层及位于所述开口暴露出的所述分解阻挡层上表面的氮化镓晶种层。
在步骤1)中，请参阅图1中的S1步骤及图2，提供衬底10。
作为示例，所述衬底10可以为硅衬底、蓝宝石衬底、碳化硅衬底、砷化镓衬底或氮化镓衬底中的任一种。
在步骤2)中，请参阅图1中的S2步骤及图3至图4，于所述衬底10的上表面形成含镓分解层11及分解阻挡层12；其中，所述含镓分解层11位于所述衬底10的上表面，所述分解阻挡层12位于所述含镓分解层11的上表面。
作为示例，步骤2)包括如下步骤：
2-1)于所述衬底10的上表面形成所述含镓分解层11，如图3所示；
2-2)于所述含镓分解层11的上表面形成所述分解阻挡层12，如图4所示。
作为示例，本实施例中的所述含镓分解层11为单层材料层结构，优选地，本实施例中，采用MOCVD工艺或氨热法于所述衬底10的上表面形成氮化镓层或氮化铟镓层作为所述含镓分解层11。采用MOCVD工艺或氨热法形成氮化镓层或氮化铟镓层的工艺为本领域人员所熟知，此处不再累述。
作为示例，当所述含镓分解层11为氮化铟镓层时，所述含镓分解层11中铟的物质的量大于或等于铟和镓总物质的量的1％；优选地，所述含镓分解层11中铟的物质的量占铟和镓总物质的量的1％～30％；更为优选地，所述含镓分解层11中铟的物质的量占铟和镓总物质的量的3％～20％；更为优选地，所述含镓分解层11中铟的物质的量占铟和镓总物质的量的5％～15％。
作为示例，形成的所述含镓分解层11的厚度可以为但不仅限于100nm～6μm；优选地，所述含镓分解层11的厚度为150nm～1000nm；更为优选地，所述含镓分解层11的厚度为200nm～900nm；更为优选地，所述含镓分解层11的厚度为300nm～800nm；更为优选地，所述含镓分解层11的厚度为400nm～700nm；更为优选地，所述含镓分解层11的厚度为500nm～600nm。
作为示例，所述分解阻挡层12可以为任意一种在所述含镓分解层11后续分解重构过程中几乎不发生分解的材料层，以确保所述分解阻挡层12具有足够的支撑强度；优选地，本实施例中，所述分解阻挡层12可以为但不仅限于氮化铝镓层；所述氮化铝镓层中铝的物质的量占铝和镓的总物质的量的1％～40％，优选地，铝的物质的量占铝和镓的总物质的量的1％～35％。由于所述分解阻挡层12自身几乎不分解，所述分解阻挡层12即可以起到阻止所述含镓分解层11的过度分解，又可以起到防止后续形成的图形化掩膜层12发生坍塌。
作为示例，所述分解阻挡层12的厚度可以为5nm～2000nm，优选地，所述分解阻挡层12的厚度为10nm～1500nm，更为优选地，所述分解阻挡层12的厚度为15nm～1000nm，更为优选地，所述分解阻挡层12的厚度为20nm～500nm。
在步骤3)中，请参阅图1中的S3步骤及图5，于所述分解阻挡层12的上表面形成图形化掩膜层13；所述图形化掩膜层13内形成有若干个开口131，所述开口131暴露出部分所述分解阻挡层12。
作为示例，形成的所述图形化掩膜层13的材料可以为铬、铜、钛、钨、镍或二氧化硅中的任一种。
作为示例，所述开口131沿所述图形化掩膜层13的表面呈单一图形的周期性排列，如呈四方周期排列或呈六方周期排列。当然，在其他示例中，所述开口131沿所述图形化掩膜层13的表面还可以呈五方周期排列、八方周期排列、圆形周期排列等等任一一种排列形式。
作为示例，所述图形化掩膜层13的厚度可以根据实际需要进行设定，优选地，本实施例中，所述图形化掩膜层13的厚度可以为但不仅限于1nm～2000nm；优选地，所述图形化掩膜层13的厚度可以为10nm～1000nm。
作为示例，所述图形化掩膜层13的开孔周期可以为但不仅限于0.1μm～50μm；更为优选地，本实施例中，所述图形化掩膜层13的开孔周期为1μm～20μm。
作为示例，所述开口131的形状可以根据实际需要进行设定，所述开口131的形状可以为圆形、正方形、六边形、椭圆形或任意形状的对称多边形；所述开口131的横向尺寸可以根据实际需要进行设定，优选地，所述开口131的横向尺寸可以为0.1μm～50μm；优选地，所述开口131的横向尺寸为1μm～20μm；即当所述开口131的形状为圆形时，所述开口131的直径可以为0.1μm～50μm，优选为1μm～20μm。
在步骤4)中，请参阅图1中的S4步骤及图6至图7，将步骤3)得到的结构进行处理，使所述含镓分解层11分解重构以得到分解重构叠层14，其中，所述分解重构叠层14包括内部形成若干个第一孔洞142的重构分解层141及位于所述开口131暴露出的所述分解阻挡层12上表面的氮化镓晶种层143。
作为示例，将步骤3)得到的结构置于含氮气氛下进行高温处理，使所述含镓分解层11分解重构以得到分解重构叠层14。
具体的，将步骤3)得到的结构置于含氮气氛下进行高温处理，使所述含镓分解层11分解重构以得到分解重构叠层14包括如下步骤：
4-1)将步骤3)得到的结构置于反应装置中；
4-2)向所述反应装置内通入氨气或氨气与载气的混合物；
4-3)将步骤3)得到的结构加热至处理温度进行处理。
作为示例，步骤4-2)中，所述载气可以为氮气、氢气或氩气中的至少一种。
作为示例，步骤4-2)中，氨气的流量为10sccm～100slm。
作为示例，步骤4-3)中，所述处理温度为700℃～1100℃，优选地，所述处理温度为900℃～1080℃，更为优选地，所述处理温度为950℃～1070℃，；处理时间为1min～120min，优选地，所述处理时间为20min～80min。
在步骤4)的处理条件下，位于所述图形化掩膜层13下方的所述含镓分解层11由于氮分压过低，会部分发生分解反应以分解出镓，分解的镓向所述图形化掩膜层13的开口131处移动(即向氮分压较高的地方移动)；当分解的镓移动到所述图形化掩膜层13的开口131处时，由于氮分压在此处较高，镓便于氮元素反应生成氮化镓，生成的氮化镓重新沉积在所述图形化掩膜层13的开口131处，形成所述氮化镓晶种层143，所述氮化镓晶种层143为后续氮化镓的生长提供晶种；而所述图形化掩膜层13下方的所述含镓分解层11由于分解，便重构形成内部具有所述第一孔洞142的重构分解层141，所述第一孔洞142不仅有利于后续在所述半导体结构上生长的氮化镓的自动剥离，也减少了后续生长的氮化镓晶格间的应力，提高氮化镓的生长质量。由于所述含镓分解层11的上方形成有所述分解阻挡层12，在处理过程中，所述含镓分解层11的分解被抑制，只有部分所述含镓分解层11发生分解重构。
需要说明的是，在步骤4)中，可以为只有所述含镓分解层11的上部发生分解反应，并在得到的所述重构分解层141的上部形成有所述第一孔洞142，如图6及图7所示；当然，在其他示例中，也可以仅为所述含镓分解层11的中部或下部发生分解反应，并在得到的所述重构分解层141的中部或下部形成有所述第一孔洞142；还可以为在整个所述含镓分解层11内都发生分解反应，在得到的整个所述重构分解层141内均形成有所述第一孔洞142。
需要进一步说明的是，在步骤4)中，当所述图形化掩膜层13的材料为铬、铜、钛、钨或镍时，在所述含镓分解层11分解重构的过程中，所述图形化掩膜层13也会发生氮化反应，反应后所述图形化掩膜层13内形成有若干个第二孔洞132，如图6所示；当所述图形化掩膜层13的材料为二氧化硅时，在所述含镓分解层11分解重构的过程中，所述图形化掩膜层13不会发生任何反应，所述图形化掩膜层13内也不会形成有孔洞，如图7所示。
请继续参阅图6及图7，本发明还提供一种半导体结构，所述半导体结构由本实施例中上述的制备方法制备而得到，所述半导体结构包括：衬底10；分解重构叠层14，所述分解重构叠层14位于所述衬底10的上表面；所述分解重构叠层14包括内部形成有若干个第一孔洞142的重构分解层141及氮化镓晶种层143，其中，所述重构分解层141位于所述衬底10的上表面，所述氮化镓晶种层143位于所述重构分解层141的上表面；分解阻挡层12，所述分解阻挡层12位于所述重构分解层141与所述氮化镓晶种层143之间，即所述分解阻挡层12位于所述重构分解层141的上表面，所述氮化镓晶种层143位于所述分解阻挡层12的上表面。
作为示例，所述衬底10可以为硅衬底、蓝宝石衬底、碳化硅衬底、砷化镓衬底或氮化镓衬底。
作为示例，所述分解重构叠层14由含镓分解层于含氮气氛下经高温处理得到，所述含镓分解层14为单层材料层结构，优选地，本实施例中，所述含镓分解层14为氮化镓层或氮化铟镓层。所述含镓分解层14的特性及形成所述分解重构叠层14的方法请参阅本实施例中上述制备方法中的第4)步骤，此处不再累述。
作为示例，所述分解阻挡层12用于防止后续形成的图形化掩膜层在所述含镓分解层11过度分解时发生坍塌。所述分解阻挡层12可以为任意一种在所述含镓分解层11后续分解重构过程中几乎不发生分解的材料层，以确保所述分解阻挡层12具有足够的支撑强度；优选地，本实施例中，所述分解阻挡层12可以为但不仅限于氮化铝镓层；所述氮化铝镓层中铝的物质的量占铝和镓的总物质的量的1％～40％，优选地，铝的物质的量占铝和镓的总物质的量的2％～35％。
作为示例，所述分解阻挡层12的厚度可以为5nm～2000nm，优选地，所述分解阻挡层12的厚度为10nm～1500nm，更为优选地，所述分解阻挡层12的厚度为15nm～1000nm，更为优选地，所述分解阻挡层12的厚度为20nm～500nm。
作为示例，所述半导体结构还包括图形化掩膜层13，所述图形化掩膜层13内形成有若干个开口131，所述氮化镓晶种层143位于所述开口131内。
作为示例，所述开口131沿所述图形化掩膜层13的表面呈单一图形的周期性排列，如呈四方周期排列或呈六方周期排列。当然，在其他示例中，所述开口131沿所述图形化掩膜层13的表面还可以呈五方周期排列、八方周期排列、圆形周期排列等等任一一种排列形式。
作为示例，所述图形化掩膜层13的厚度可以根据实际需要进行设定，优选地，本实施例中，所述图形化掩膜层13的厚度可以为但不仅限于1nm～2000nm；优选地，所述图形化掩膜层13的厚度可以为10nm～1000nm。
作为示例，所述图形化掩膜层13的开孔周期可以为但不仅限于0.1μm～50μm；更为优选地，本实施例中，所述图形化掩膜层13的开孔周期为1μm～20μm。
作为示例，所述开口131的形状可以根据实际需要进行设定，所述开口131的形状可以为圆形、正方形、六边形、椭圆形或任意形状的对称多边形；所述开口131的横向尺寸可以根据实际需要进行设定，优选地，所述开口131的横向尺寸可以为0.1μm～50μm；优选地，所述开口131的横向尺寸为1μm～20μm；即当所述开口131的形状为圆形时，所述开口131的直径可以为0.1μm～50μm，优选为1μm～20μm。
作为示例，所述图形化掩膜层13的材料可以为铬、铜、钛、钨、镍或二氧化硅中的任一种。当所述图形化掩膜层13的材料为铬、铜、钛、钨或镍中的任一种时，所述图形化掩膜层13内形成有若干个第二孔洞132，如图6所示；当所述图形化掩膜层13的材料为二氧化硅时，所述图形化掩膜层13内没有任何孔洞，如图7所示。该步骤得到的结构的SEM(扫描电镜)图如图8所示。
实施例二
请结合图1至图7参阅图9至图15，本发明还提供一种半导体结构的制备方法，本实施例中所述的半导体结构的制备方法与实施例一中所述的制备方法大致相同，二者的区别在于：实施例一的步骤2)中形成的所述含镓分解层11位于所述衬底10的上表面，所述分解阻挡层12位于所述含镓分解层11的上表面，且所述含镓分解层11的厚度可以为但不仅限于100nm～6μm；优选地，所述含镓分解层11的厚度为150nm～1000nm；更为优选地，所述含镓分解层11的厚度为200nm～900nm；更为优选地，所述含镓分解层11的厚度为300nm～800nm；更为优选地，所述含镓分解层11的厚度为400nm～700nm；更为优选地，所述含镓分解层11的厚度为500nm～600nm；而本实施例步骤2)中形成的所述分解阻挡层12位于所述衬底10的上表面如图11所示，所述含镓分解层11位于所述分解阻挡层12的上表面，如图12所示，且所述含镓分解层11的厚度小于或等于100nm，优选为20nm；实施例一的步骤3)中所述开口131暴露出部分所述分解阻挡层12，而本实施例的步骤3)中所述开口131暴露出所述含镓分解层11，如图13所示；实施例一的步骤4)中，所述含镓分解层11分解重构后所述重构分解层141位于所述衬底10的上表面，所述分解阻挡层12位于所述重构分解层141的上表面，所述氮化镓晶种层143位于所述分解阻挡层12的上表面，而本实施例的步骤4)中，所述含镓分解层11分解重构后所述重构分解层141位于所述分解阻挡层12的上表面，所述氮化镓晶种层143位于所述重构分解层141的上表面如图14及图15所示。本实施例中的其他步骤特征均与实施例一中所述的半导体结构的制备方法的其他步骤特征相同，具体请参阅实施例一，此处不再累述。
请继续参阅图14及图15，本实施例还提供一种半导体结构，所述半导体结构由本实施例中上述制备方法制备而得到，即本实施例中所述的半导体结构与实施例一中所述的半导体结构的区别在于：实施例一中，所述重构分解层141位于所述衬底10的上表面，所述分解阻挡层12位于所述重构分解层141的上表面，所述图形化掩膜层13及所述氮化镓晶种层143位于所述分解阻挡层12的上表面，且所述含镓分解层11的厚度可以为但不仅限于100nm～6μm；优选地，所述含镓分解层11的厚度为150nm～1000nm；更为优选地，所述含镓分解层11的厚度为200nm～900nm；更为优选地，所述含镓分解层11的厚度为300nm～800nm；更为优选地，所述含镓分解层11的厚度为400nm～700nm；更为优选地，所述含镓分解层11的厚度为500nm～600nm；而本实施例中所述的半导体结构为所述分解阻挡层12位于所述衬底10的上表面，所述重构分解层141位于所述分解阻挡层12的上表面，所述图形化掩膜层13及所述氮化镓晶种层143位于所述重构分解层141的上表面，且所述含镓分解层11的厚度小于或等于100nm，优选为20nm。
本实施例中所述半导体结构的其他结构均与实施例一中所述的半导体结构中的其他结构相同，具体请参阅实施例一，此处不再累述。
实施例三
请结合图1至图7参阅图16及图17，本发明还提供一种半导体结构的制备方法，本实施例中所述的半导体结构的制备方法与实施例一中所述的制备方法大致相同，二者的区别在于：本实施例的半导体结构的制备方法相较于实施例一中所述的制备方法，在实施例一中所述的制备方法的步骤1)与步骤2)之间增设了一于所述衬底10的上表面形成氮化铝层15的步骤，所述氮化铝层15位于所述衬底10与所述含镓分解层11之间；即先在所述衬底10的上表面形成所述氮化铝层15，再在所述氮化铝层15的上表面形成所述含镓分解层11。在所述衬底10与所述含镓分解层11之间增设所述氮化铝层15，可以减少所述衬底10与所述含镓分解层11之间的晶格失配。本实施例中后续其他步骤均与实施例一中所述的半导体结构的制备方法的其他步骤相同，具体请参阅实施例一，此处不再累述。
作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺在所述衬底10的上表面形成所述氮化铝层15。当然，任何其他形成所述氮化铝层15的工艺均可以用于此，此处不做限定。
请继续参阅图16及图17，本实施例还提供一种半导体结构，所述半导体结构由本实施例中上述的制备方法制备而得到，即本实施例中所述的半导体结构与实施例一中所述的半导体结构大致相同，二者的区别在于：本实施例中所述的半导体结构在实施例一中所述的半导体结构的基础上，增设了氮化铝层15，所述氮化铝层15位于所述衬底10与所述分解重构叠层14之间，更为具体的，所述氮化铝层15位于所述衬底10与所述重构分解层141之间。
作为示例，所述氮化铝层15的厚度可以为但不仅限于10nm～500nm；优选地，所述氮化铝层15的厚度为20nm～200nm。
本实施例中所述半导体结构中的其他结构均与实施例一中所述的半导体结构的其他结构相同，具体请参阅实施例一，此处不再累述。
实施例四
请结合图9至图15参阅图18及图19，本发明还提供一种半导体结构的制备方法，本实施例中所述的半导体结构的制备方法与实施例二中所述的制备方法大致相同，二者的区别在于：本实施例的半导体结构的制备方法相较于实施例二中所述的制备方法，在实施例二中所述的制备方法的步骤1)与步骤2)之间增设了一于所述衬底10的上表面形成氮化铝层15的步骤，所述氮化铝层15位于所述衬底10与所述分解阻挡层12之间；即先在所述衬底10的上表面形成所述氮化铝层15，再在所述氮化铝层15的上表面形成所述分解阻挡层12。在所述衬底10与所述分解阻挡层12之间增设所述氮化铝层15，可以减少所述衬底10与所述分解阻挡层12及所述含镓分解层11之间的晶格失配。本实施例中后续其他步骤均与实施例二中所述的半导体结构的制备方法的其他步骤相同，具体请参阅实施例二，此处不再累述。
作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺在所述衬底10的上表面形成所述氮化铝层15。当然，任何其他形成所述氮化铝层15的工艺均可以用于此，此处不做限定。
请继续参阅图18及图19，本实施例还提供一种半导体结构，所述半导体结构由本实施例中上述的制备方法制备而得到，即本实施例中所述的半导体结构与实施例二中所述的半导体结构大致相同，二者的区别在于：本实施例中所述的半导体结构在实施例二中所述的半导体结构的基础上，增设了氮化铝层15，所述氮化铝层15位于所述衬底10与所述分解阻挡层12之间。
作为示例，所述氮化铝层15的厚度可以为但不仅限于10nm～500nm；优选地，所述氮化铝层15的厚度为20nm～200nm。
本实施例中所述半导体结构中的其他结构均与实施例二中所述的半导体结构的其他结构相同，具体请参阅实施例二，此处不再累述。
实施例五
请参阅图20，本发明还提供一种自支撑氮化镓层的制备方法，所述自支撑氮化镓层的制备方法包括如下步骤：
1)采用如实施例一至实施例四任一实施例中所述的半导体结构的制备方法制备所述半导体结构；
2)在预设生长温度下于所述半导体结构的上表面形成氮化镓层；
3)将步骤2)得到的结构的温度降至室温，使所述氮化镓层自动剥离，以得到自支撑氮化镓层。
在步骤1)中，请参阅图20中的S1步骤，采用如实施例一至实施例四任一实施例中所述的半导体结构的制备方法制备所述半导体结构。
作为示例，制备所述半导体结构的具体方法请参阅实施例一至实施例四，此处不再累述。
在步骤2)中，请参阅图20中的S2步骤及图21，在预设生长温度下于所述半导体结构的上表面形成氮化镓层16。
需要说明的是，为了便于附图说明，本实施例的附图仅以实施例一中附图7对应的半导体结构作为示例，实施例一至实施例四中与附图7不同的半导体结构也在本实施例的保护范围之内。
作为示例，可以采用金属有机化学气相沉积工艺、分子束外延工艺或氢化物气相外延工艺于所述半导体结构的上表面形成所述氮化镓层16。
作为示例，采用氢化物气相外延工艺于所述半导体结构的上表面形成所述氮化镓层16包括如下步骤：
2-1)将所述半导体结构置于氢化物气相外延设备中，所述氢化物气相外延设备内包括镓舟区及衬底区，所述半导体结构位于所述衬底区；
2-2)向所述镓舟区通入氯化氢以生成氯化镓；向所述衬底区通入氨气，所述氨气与所述氯化镓反应于所述半导体结构的上表面形成氮化镓层16。
作为示例，步骤2-2)中，形成所述氮化镓层16的V/III(氮与镓的摩尔比)为5～200，优选地，本实施例中，形成所述氮化镓层16的V/III为7～1000；氯化氢的流量为1sccm(标准毫升每分钟)～1000sccm，所述氨气的流量为10sccm～20slm(标准升每分钟)。
作为示例，步骤2-2)中，所述氮化镓层16的生长温度为900℃～1100℃；所述氮化镓层15的厚度大于或等于300μm，优选地，所述氮化镓层16的厚度为300μm～1500μm。
在步骤3)中，请参阅图20中的S3步骤及图22及图23，将步骤2)得到的结构的温度降至室温，使所述氮化镓层16自动剥离，以得到自支撑氮化镓层17。
作为示例，将步骤2)得到的结构的温度自然降至室温或以5℃/min～30℃/min的降温速率降至室温，在降温过程中，使所述氮化镓层16自动剥离，以得到自支撑氮化镓层17；具体的，当所述图形化掩膜层13内没有任何孔洞的半导体结构中，在降温过程中，所述氮化镓层16从由所述重构分解层141内具有所述第一孔洞142的部位自动剥离，如图22所示；当所述图形化掩膜层13内形成有所述第二孔洞132时，在降温过程中，所述氮化镓层16从所述图形化掩膜层13处及所述重构分解层141内具有所述第一孔洞142的部位自动剥离。
需要说明的是，步骤2)中在所述半导体结构上形成所述氮化镓层16时，所述氮化镓层16自所述氮化镓晶种层133横向生长的过程中，会在所述图形化掩膜层13上方的部分所述氮化镓层16内形成第三孔洞，此时，在降温过程中，当所述分解阻挡层12位于所述含镓分解层11上方时，所述氮化镓层16从所述第三孔洞处自动剥离；当所述分解阻挡层12位于所述含镓分解层11的下方时，在降温过程中，当所述图形化掩膜层13内没有任何孔洞时，所述氮化镓层16从所述第三孔洞处及所述重构分解141内具有所述第一孔洞142的部位自动剥离；当所述图形化掩膜层13内形成有所述第二孔洞132时，在降温过程中，所述氮化镓层16从所述第三孔洞处、所述图形化掩膜层13处及所述重构分解层141内具有所述第一孔洞142的部位自动剥离。
需要进一步说明的是，所述氮化镓层16自动剥离之后，还包括对剥离的所述氮化镓层16进行表面处理的步骤，以去除残留的所述重构分解层141、所述图形化掩膜层13及所述氮化镓晶种层143，并对所述氮化镓层16的表面进行研磨抛光等处理，以得到所需厚度、表面平整度较高的所述自支撑氮化镓层17，如图23所示。
实施例六
请继续参阅图23，本发明还提供一种自支撑氮化镓层17，所述自支撑氮化镓层17采用实施例五中所述的制备方法制备而得到。具体的制备方法请参阅实施例五，此处不再累述。
综上所述，本发明提供一种半导体结构、自支撑氮化镓层及其制备方法，所述半导体结构的制备方法包括如下步骤：1)提供衬底；2)于所述衬底的上表面形成含镓分解层及分解阻挡层；其中，所述含镓分解层位于所述衬底的上表面，所述分解阻挡层位于所述含镓分解层的上表面；或所述分解阻挡层位于所述衬底的上表面，所述含镓分解层位于所述分解阻挡层的上表面；3)于步骤2)得到的结构的上表面形成图形化掩膜层；所述图形化掩膜层内形成有若干个开口，所述开口暴露出部分所述含镓分解层或部分所述分解阻挡层；4)将步骤3)得到的结构进行处理，使所述含镓分解层分解重构以得到分解重构叠层，其中，所述分解重构叠层包括内部形成若干个第一孔洞的重构分解层及位于所述开口暴露出的所述重构分解层或所述分解阻挡层上表面的氮化镓晶种层。本发明的半导体结构的制备方法通过在衬底上形成含镓分解层，并对含镓分解层处理使含镓分解层分解重构以形成包括内部形成若干个第一孔洞的重构分解层及位于图形化掩膜层的开口暴露出的所述重构分解层上表面的氮化镓晶种层的分解重构叠层，在所述半导体结构用于氮化镓生长时，分解重构叠层中的氮化镓晶种层可以为后续氮化镓的生长提供晶种，而重构分解层内部的孔洞不仅有利于后续生长的氮化镓的自剥离，还可以减少后续生长的氮化镓晶格间的应力，可以提高氮化镓的生长质量；本发明通过在图形化掩膜层下方设置分解阻挡层，所述分解阻挡层在含镓分解层分解重构的过程中几乎不发生分解，可以对图形化掩膜层起到支撑的作用，可以在所述含镓分解层过度分解时有效防止所述图形化掩膜层的坍塌。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种半导体结构的制备方法，其特征在于，所述半导体结构的制备方法包括如下步骤：
1)提供衬底；
2)于所述衬底的上表面形成含镓分解层及分解阻挡层；其中，所述含镓分解层位于所述衬底的上表面，且所述分解阻挡层位于所述含镓分解层的上表面；或所述分解阻挡层位于所述衬底的上表面，且所述含镓分解层位于所述分解阻挡层的上表面；
3)于步骤2)得到的结构的上表面形成图形化掩膜层；所述图形化掩膜层内形成有若干个开口，所述开口暴露出部分所述含镓分解层或部分所述分解阻挡层；
4)将步骤3)得到的结构进行处理，使所述含镓分解层分解重构以得到分解重构叠层，其中，所述分解重构叠层包括内部形成若干个第一孔洞的重构分解层及位于所述开口暴露出的所述重构分解层或所述分解阻挡层上表面的氮化镓晶种层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤2)中，所述含镓分解层为氮化镓层或氮化铟镓层。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤2)中，形成的所述分解阻挡层为氮化铝镓层，所述氮化铝镓层中铝的物质的量占铝和镓的总物质的量的1％～40％。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤2)中，所述含镓分解层位于所述分解阻挡层的上表面时，所述含镓分解层的厚度小于100nm。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤4)中，将步骤3)得到的结构置于含氮气氛下进行高温处理，使所述含镓分解层分解重构以得到分解重构叠层。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于：将步骤3)得到的结构置于含氮气氛下进行高温处理，使所述含镓分解层分解重构以得到分解重构叠层包括如下步骤：
4-1)将步骤3)得到的结构置于反应装置中；
4-2)向所述反应装置内通入氨气或氨气与载气的混合物；
4-3)将步骤3)得到的结构加热至处理温度进行处理。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于：步骤4-2)中，所述载气包括氮气、氢气或氩气中的至少一种。
8.根据权利要求6所述的半导体结构的制备方法，其特征在于：步骤4-2)中，氨气的流量为10sccm～100slm；步骤4-3)中，所述处理温度为700℃～1100℃；处理时间为1min～120min。
9.根据权利要求1至8中任一项所述的半导体结构的制备方法，其特征在于：步骤1)与步骤2)之间还包括于所述衬底的上表面形成氮化铝层的步骤。
10.一种半导体结构，其特征在于，所述半导体结构包括：
衬底；
分解重构叠层，位于所述衬底的上表面；所述分解重构叠层包括内部形成有若干个第一孔洞的重构分解层及氮化镓晶种层，其中，所述重构分解层位于所述衬底的上表面，所述氮化镓晶种层位于所述重构分解层的上表面；
分解阻挡层，位于所述衬底与所述重构分解层之间或位于所述重构分解层与所述氮化镓晶种层之间。
11.根据权利要求10所述的半导体结构，其特征在于：所述分解重构叠层由氮化镓层或氮化铟镓层于含氮气氛下经高温处理得到。
12.根据权利要求10或11所述的半导体结构，其特征在于：所述半导体结构还包括图形化掩膜层，所述图形化掩膜层内形成有若干个开口，所述氮化镓晶种层位于所述开口内。
13.根据权利要求12所述的半导体结构，其特征在于：所述图形化掩膜层的材料包括铬、铜、钛、钨、镍或二氧化硅中的任一种；当所述图形化掩膜层的材料包括铬、铜、钛、钨或镍中的任一种时，所述图形化掩膜层内形成有若干个第二孔洞。
14.根据权利要求12所述的半导体结构，其特征在于：所述半导体结构还包括氮化铝层，所述氮化铝层位于所述衬底与所述分解重构叠层之间或位于所述衬底与所述分解阻挡层之间。
15.一种自支撑氮化镓层的制备方法，其特征在于，所述自支撑氮化镓层的制备方法包括如下步骤：
1)采用如权利要求1至9中任一项所述的半导体结构的制备方法制备所述半导体结构；
2)在预设生长温度下于所述半导体结构的上表面形成氮化镓层；
3)将步骤2)得到的结构的温度降至室温，使所述氮化镓层自动剥离，以得到自支撑氮化镓层。
16.根据权利要求15所述的自支撑氮化镓层的制备方法，其特征在于：步骤2)中采用氢化物气相外延工艺于所述半导体结构的上表面形成所述氮化镓层包括如下步骤：
2-1)将所述半导体结构置于氢化物气相外延设备中，所述氢化物气相外延设备内包括镓舟区及衬底区，所述半导体结构位于所述衬底区；
2-2)向所述镓舟区通入氯化氢以生成氯化镓；向所述衬底区通入氨气，所述氨气与所述氯化镓反应于所述半导体结构的上表面形成氮化镓层。
17.根据权利要求16所述的自支撑氮化镓层的制备方法，其特征在于：步骤2-2)中，V/III为5～1000；氯化氢的流量为1sccm～1000sccm，所述氨气的流量为10sccm～20slm；所述氮化镓层的生长温度为900℃～1100℃；所述氮化镓层的厚度大于或等于300μm。
18.一种自支撑氮化镓层，其特征在于，所述自支撑氮化镓层采用如权利要求15至17中任一项所述的制备方法制备而得到。
CN201710495698.2A 2017-06-26 2017-06-26 半导体结构、自支撑氮化镓层及其制备方法 Active CN107195535B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710495698.2A CN107195535B (zh) 2017-06-26 2017-06-26 半导体结构、自支撑氮化镓层及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710495698.2A CN107195535B (zh) 2017-06-26 2017-06-26 半导体结构、自支撑氮化镓层及其制备方法

Publications (2)

Publication Number Publication Date
CN107195535A true CN107195535A (zh) 2017-09-22
CN107195535B CN107195535B (zh) 2019-12-31

Family

ID=59881517

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710495698.2A Active CN107195535B (zh) 2017-06-26 2017-06-26 半导体结构、自支撑氮化镓层及其制备方法

Country Status (1)

Country Link
CN (1) CN107195535B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070082465A1 (en) * 2005-10-12 2007-04-12 Samsung Corning Co., Ltd. Method of fabricating GaN substrate
CN1996556A (zh) * 2006-12-01 2007-07-11 北京大学 一种制备氮化镓单晶衬底的方法
CN101350298A (zh) * 2008-09-03 2009-01-21 中国科学院上海微系统与信息技术研究所 利用均匀纳米粒子点阵掩模提高厚膜GaN质量的方法
CN106544643A (zh) * 2016-12-07 2017-03-29 中国电子科技集团公司第五十五研究所 一种氮化物薄膜的制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070082465A1 (en) * 2005-10-12 2007-04-12 Samsung Corning Co., Ltd. Method of fabricating GaN substrate
CN1996556A (zh) * 2006-12-01 2007-07-11 北京大学 一种制备氮化镓单晶衬底的方法
CN101350298A (zh) * 2008-09-03 2009-01-21 中国科学院上海微系统与信息技术研究所 利用均匀纳米粒子点阵掩模提高厚膜GaN质量的方法
CN106544643A (zh) * 2016-12-07 2017-03-29 中国电子科技集团公司第五十五研究所 一种氮化物薄膜的制备方法

Also Published As

Publication number Publication date
CN107195535B (zh) 2019-12-31

Similar Documents

Publication Publication Date Title
CN107180747A (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN107275187A (zh) 自支撑氮化镓层及其制备方法、退火方法
CN107195536B (zh) 自支撑氮化镓层及其制备方法
CN103165444B (zh) 硅上的高质量GaN高压HFET
Mulyo et al. Vertical GaN nanocolumns grown on graphene intermediated with a thin AlN buffer layer
CN107123590A (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN108511322A (zh) 一种在二维石墨衬底上制备GaN薄膜的方法
CN107123589A (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN107195535A (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN107316803B (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN107316800A (zh) 自支撑氮化镓层及其制备方法
CN108538977B (zh) 一种高质量GaN薄膜及其制备方法
WO2023040237A1 (zh) 自支撑氮化镓衬底的制作方法
CN107316801B (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN102220640B (zh) 氮化镓单晶的制备方法
CN107275188B (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN112575378A (zh) 一种在hpve生长中实现一次或多次空洞掩埋插入层的方法
US9231053B2 (en) Light emitting diodes having zinc oxide fibers over silicon substrates
CN108878265B (zh) 一种在Si(100)衬底上生长单晶氮化镓薄膜的方法
CN104037285B (zh) 一种生长在Si衬底上的GaN薄膜及其制备方法和应用
CN113053735B (zh) BxAlyGa(1-x-y)N自支撑单晶衬底及其制备方法
US20220108890A1 (en) Method for preparing a substrate
CN107623058A (zh) 一种能同时提高深紫外led晶体质量和出光效率的方法
US20220115228A1 (en) Method of fabricating gallium nitride substrate using ion implantation
CN117374177A (zh) 一种led外延片、制备方法及led芯片

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant