CN107305591B - 用于优化标准单元的可制造性的方法和系统 - Google Patents
用于优化标准单元的可制造性的方法和系统 Download PDFInfo
- Publication number
- CN107305591B CN107305591B CN201610240598.0A CN201610240598A CN107305591B CN 107305591 B CN107305591 B CN 107305591B CN 201610240598 A CN201610240598 A CN 201610240598A CN 107305591 B CN107305591 B CN 107305591B
- Authority
- CN
- China
- Prior art keywords
- standard
- standard cell
- hole
- module
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3323—Design verification, e.g. functional simulation or model checking using formal methods, e.g. equivalence checking or property checking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/18—Manufacturability analysis or optimisation for manufacturability
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Architecture (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明提供一种用于优化标准单元的可制造性的方法和系统,所述方法包括:为标准单元创建随机的背景环境;将通孔插入到所述标准单元中;以及对插入通孔后的标准单元进行光刻验证。本发明所提供的用于优化标准单元的可制造性的方法和系统可以用于及早检测和解决标准单元引脚连线上的潜在热点,减少在芯片级上由布线器引入的热点,减少物理工程师为解决热点所花费的精力,从而缩短设计流片循环时间。
Description
技术领域
本发明涉及半导体技术领域,具体而言涉及一种用于优化标准单元的可制造性的方法和系统。
背景技术
随着数字集成电路设计的进步,标准单元库的设计也在不断更新发展。在纳米工艺阶段,集成电路制造阶段遇到了很多可制造性问题,而在芯片设计的过程中也同样遇到一些问题,最终影响芯片的良率。因此,为了更好地支撑集成电路设计流程,对标准单元库进行可制造性优化是一个关键的步骤。
在现有的标准单元物理实现流程中,工程师仅可对标准单元本身做光刻仿真检查,不能在标准单元用于做物理实现之后预测光刻热点。在物理实现中,布线器将通孔(via)单元加在标准单元引脚以连接单元,其可能创建难以解决的光刻热点。对于单元引脚连线上发生的热点,物理工程师需花费大量的时间和精力来解决。
发明内容
针对现有技术的不足,一方面,本发明提供一种用于优化标准单元的可制造性的方法,所述方法包括:为标准单元创建随机的背景环境;将通孔插入到所述标准单元中;以及对插入通孔后的标准单元进行光刻验证。
在本发明的一个实施例中,所述方法还包括:在为标准单元创建随机的背景环境之前,从原始版图库(GDS)中提取所有标准单元,并标记出用于每个标准单元的引脚连线(pin net)。
在本发明的一个实施例中,所述为标准单元创建随机的背景环境进一步包括:将所述所有标准单元布局在一个版图库中。
在本发明的一个实施例中,所述将通孔插入到所述标准单元中进一步包括:针对所有可用的通孔生成通孔插入规则并根据设计规则将通孔布局在所述标准单元的引脚连线上。
在本发明的一个实施例中,所述将通孔插入到所述标准单元中进一步包括:基于不同的布线方式应用不同的通孔插入规则。
在本发明的一个实施例中,所述所有可用的通孔从工艺文件库(technology.lef)中选择得来。
另一方面,本发明还提供一种用于优化标准单元的可制造性的系统,所述系统包括:环境生成模块,用于为标准单元创建随机的背景环境;通孔插入模块,用于将通孔插入到所述标准单元中;以及光刻验证模块,用于对插入通孔后的标准单元进行光刻验证。
在本发明的一个实施例中,所述系统还包括单元提取和引脚连线创建模块,用于从原始版图库中提取所有标准单元并标记出用于每个标准单元的引脚连线。
在本发明的一个实施例中,所述环境生成模块进一步用于将所述所有标准单元布局在一个版图库中。
在本发明的一个实施例中,所述通孔插入模块进一步用于针对所有可用的通孔生成通孔插入规则并根据设计规则将通孔布局在所述标准单元的引脚连线上。
在本发明的一个实施例中,所述通孔插入模块进一步用于基于不同的布线方式应用不同的通孔插入规则。
在本发明的一个实施例中,所述系统还包括通孔生成模块,用于从工艺文件库中选择所有可用的通孔。
本发明所提供的用于优化标准单元的可制造性的方法和系统可以用于及早检测和解决标准单元引脚连线上的潜在热点,减少在芯片级上由布线器引入的热点,减少物理工程师为解决热点所花费的精力,从而缩短设计流片(tape-out)循环时间。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述,用来解释本发明的原理。
附图中:
图1示出了根据本发明一个实施例的用于优化标准单元的可制造性的方法的示例性流程图;
图2示出了根据本发明一个实施例的用于优化标准单元的可制造性的系统的示例性结构框图;以及。
图3示出了根据本发明另一个实施例的用于优化标准单元的可制造性的系统的示例性结构框图。
具体实施方式
在下文的描述中,给出了大量具体的细节以便提供对本发明更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本发明可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本发明发生混淆,对于本领域公知的一些技术特征未进行描述。
应当理解的是,本发明能够以不同形式实施,而不应当解释为局限于这里提出的实施例。相反地,提供这些实施例将使公开彻底和完全,并且将本发明的范围完全地传递给本领域技术人员。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时,单数形式的“一”、“一个”和“所述/该”也意图包括复数形式,除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明,将在下列的描述中提出详细的步骤以及详细的结构,以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下,然而除了这些详细描述外,本发明还可以具有其他实施方式。
现有的标准单元物理实现流程有一些缺陷:(1)仅对标准单元本身做光刻检查。即使标准单元没有热点,当标准单元用于布局布线时工程师们仍然不能避免新的光刻热点。例如,虽然标准单元通过所有物理检查没有发现热点,但当在单元引脚连线上插入通孔后可能引发热点,这些热点无法被及早检测和解决。(2)为了解决发生在单元引脚连线上的热点,物理工程师将花费大量的时间和精力,可能需要重新布线、替换为另一个单元或者更坏的情况,这将影响设计流片日程。
本发明提供一种用于优化标准单元的可制造性的方法,通过该方法可以及早检测并解决关于在标准单元引脚上的光刻热点。
图1示出了根据本发明一个实施例的用于优化标准单元的可制造性的方法100的示例性流程图。
如图1所示,方法100包括以下步骤:
步骤101:为标准单元创建随机的背景环境;
步骤102:将通孔插入到标准单元中;
步骤103:对插入通孔后的标准单元进行光刻验证。
其中,在步骤101中的标准单元可以包括从原始GDS中提取的所有标准单元。在提取标准单元后,可以针对所提取的层标记单元引脚连线。还可以生成单元概要记录,该单元概要记录可包含关于记录每个单元有多少引脚用于哪个金属层的信息。
在步骤101中,为标准单元创建随机背景环境的操作可以包括将所有的标准单元置于一个GDS中,如布线器将在物理实现中所做的那样。
在一个示例中,可随机地将单元紧靠彼此放置。例如,将具有较短引脚连线的单元紧靠彼此放置,将具有不同功能的单元紧靠彼此放置,或将具有相同功能但是具有不同输入引脚的单元紧靠彼此放置。每种放置方法基于布线器将如何处置具有不同版图特性的单元而设计。每种放置方法可以帮助找到单元的弱点(坏点)。
在步骤102中,将通孔插入到标准单元中的操作可以进一步包括:针对所有可用的通孔生成通孔插入规则并根据设计规则将通孔布局在标准单元的引脚连线上。
其中,所有可用的通孔可从technology.lef中选择得来。例如,可从technology.lef自动读取通孔几何信息,并对每个单元生成GDS,并对所有独特的通孔设计进行分类。通孔GDS和通孔几何体信息可用于后面的步骤。所有通孔将被测试用于放置在单元引脚连线上,以看它是否将导致制造坏点。每个通孔几何信息将被记录,并且GDS将被生成用于用户检查哪种通孔设计被列于technology.lef中。
在步骤102中,将通孔插入到标准单元中的操作还进一步包括:基于不同的布线方式应用不同的通孔插入规则,以检查由于插入通孔所导致的热点。
在步骤103中,对插入通孔后的标准单元进行光刻验证,并且可对每个标准单元生成验证记录。
示例性地,根据本发明的用于优化标准单元的可制造性的方法可以在具有存储器和处理器的设备、装置或者系统中实现。
在根据本发明实施例的方法100中,由于可生成不同的环境,并且可选择不同的通孔单元插入到标准单元引脚连线上,在此之后再进行光刻验证,因此可及早检测和解决标准单元引脚连线上的潜在热点,减少在芯片级上由布线器引入的热点,减少物理工程师为解决热点所花费的精力,从而缩短设计流片循环时间。
根据本发明的另一方面,还提供了一种用于优化标准单元的可制造性的系统。图2示出了根据本发明实施例的用于优化标准单元的可制造性的系统200的示例性结构框图。
如图2所示,系统200包括环境生成模块201、通孔插入模块202和光刻验证模块203。其中,环境生成模块201用于为标准单元创建随机的背景环境;通孔插入模块202用于将通孔插入到标准单元中;光刻验证模块203用于对插入通孔后的标准单元进行光刻验证。
在本发明的一个实施例中,环境生成模块201可以进一步用于将所有标准单元布局在一个GDS中。其中,所有标准单元可从原始GDS中提取。在一个示例中,环境生成模块201可随机地将单元紧靠彼此放置。例如,将具有较短引脚连线的单元紧靠彼此放置,将具有不同功能的单元紧靠彼此放置,或将具有相同功能但是具有不同输入引脚的单元紧靠彼此放置。环境生成模块201基于布线器将如何处置具有不同版图特性的单元来设计每种放置方法。每种放置方法可以帮助找到单元的弱点(坏点)。
在本发明的一个实施例中,通孔插入模块202可以进一步用于针对所有可用的通孔生成通孔插入规则并根据设计规则将通孔布局在标准单元的引脚连线上。通孔插入模块202可以进一步用于基于不同的布线方式应用不同的通孔插入规则。
光刻验证模块203可对插入通孔后的标准单元进行光刻验证,并且可对每个标准单元生成验证记录。
在根据本发明实施例的系统200中,由于环境生成模块201可生成不同的环境,并且通孔插入模块202可选择不同的通孔单元插入到标准单元引脚连线上,在此之后再由光刻验证模块203进行光刻验证,因此可及早检测和解决标准单元引脚连线上的潜在热点,减少在芯片级上由布线器引入的热点,减少物理工程师为解决热点所花费的精力,从而缩短设计流片循环时间。
图3示出了根据本发明实施例的用于优化标准单元的可制造性的系统300的示例性结构框图。如图3所示,系统300包括单元提取和引脚连线创建模块301、环境生成模块302、通孔生成模块303、通孔插入模块304和光刻验证模块305。其中,单元提取和引脚连线创建模块301用于从原始版图库中提取所有标准单元,并针对所提取的层标记单元引脚连线。环境生成模块302用于为标准单元创建随机的背景环境。通孔生成模块303用于从technology.lef中选择所有可用的通孔。通孔插入模块304用于将通孔插入到标准单元中。光刻验证模块305用于对插入通孔后的标准单元进行光刻验证。
其中,单元提取和引脚连线创建模块301可以从原始GDS中提取的所有标准单元。单元提取和引脚连线创建模块还可以生成单元概要记录,该单元概要记录可包含关于记录每个单元有多少引脚用于哪个金属层的信息。
环境生成模块302可以进一步用于将所有标准单元布局在一个GDS中。在一个示例中,环境生成模块302可随机地将单元紧靠彼此放置。例如,将具有较短引脚连线的单元紧靠彼此放置,将具有不同功能的单元紧靠彼此放置,或将具有相同功能但是具有不同输入引脚的单元紧靠彼此放置。环境生成模块302基于布线器将如何处置具有不同版图特性的单元来设计每种放置方法。每种放置方法可以帮助找到单元的弱点(坏点)。
通孔生成模块303可从technology.lef中选择所有可用的通孔。例如,通孔生成模块303可从technology.lef自动读取通孔几何信息,并对每个单元生成GDS,并对所有独特的通孔设计进行分类。所有通孔将被测试用于放置在单元引脚连线上,以看它是否将导致制造坏点。每个通孔几何信息将被记录,并且GDS将被生成用于用户检查哪种通孔设计被列于technology.lef中。
通孔插入模块304可以进一步用于针对所有可用的通孔生成通孔插入规则并根据设计规则将通孔布局在标准单元的引脚连线上。通孔插入模块304可以进一步用于基于不同的布线方式应用不同的通孔插入规则。
光刻验证模块305可对插入通孔后的标准单元进行光刻验证,并且可对每个标准单元生成验证记录。
在一个示例中,共生成300个背景环境,共2039245个通孔被插入到GDS。经过光刻验证仿真,存在4个单元具有热点连线结构。IP设计者可以基于热点图案和有弱点的单元列表解决这些单元。
根据本发明实施例的系统300可以用于及早检测和解决标准单元引脚连线上的潜在热点,减少在芯片级上由布线器引入的热点,减少物理工程师为解决热点所花费的精力,从而缩短设计流片循环时间。
本领域普通技术人员可以意识到,结合本文中所公开的实施例描述的各示例的模块及方法步骤,能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行,取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能,但是这种实现不应认为超出本发明的范围。
本发明的各个部件实施例可以以硬件实现,或者以在一个或者多个处理器上运行的软件模块实现,或者以它们的组合实现。本领域的技术人员应当理解,可以在实践中使用微处理器或者数字信号处理器(DSP)来实现根据本发明实施例的用于优化标准单元的可制造性的系统的一些模块的一些或者全部功能。本发明还可以实现为用于执行这里所描述的方法的一部分或者全部的装置程序(例如,计算机程序和计算机程序产品)。这样的实现本发明的程序可以存储在计算机可读介质上,或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到,或者在载体信号上提供,或者以任何其他形式提供。
本发明已经通过上述实施例进行了说明,但应当理解的是,上述实施例只是用于举例和说明的目的,而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是,本发明并不局限于上述实施例,根据本发明的教导还可以做出更多种的变型和修改,这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (6)
1.一种用于优化标准单元的可制造性的方法,其特征在于,所述方法包括:
为标准单元创建随机的背景环境;
将通孔插入到所述标准单元中;以及
对插入通孔后的标准单元进行光刻验证;
其中,在为标准单元创建随机的背景环境之前,从原始版图库中提取所有标准单元,并标记出用于每个标准单元的引脚连线;
所述为标准单元创建随机的背景环境进一步包括:将所述所有标准单元布局在一个版图库中;
所述将通孔插入到所述标准单元中进一步包括:针对所有可用的通孔生成通孔插入规则并根据设计规则将通孔布局在所述标准单元的引脚连线上。
2.根据权利要求1所述的方法,其特征在于,所述将通孔插入到所述标准单元中进一步包括:基于不同的布线方式应用不同的通孔插入规则。
3.根据权利要求1所述的方法,其特征在于,所述所有可用的通孔从工艺文件库中选择得来。
4.一种用于优化标准单元的可制造性的系统,其特征在于,所述系统包括:
环境生成模块,用于为标准单元创建随机的背景环境;
通孔插入模块,用于将通孔插入到所述标准单元中;以及
光刻验证模块,用于对插入通孔后的标准单元进行光刻验证;
所述系统还包括单元提取和引脚连线创建模块,用于从原始版图库中提取所有标准单元并标记出用于每个标准单元的引脚连线;
所述环境生成模块进一步用于将所述所有标准单元布局在一个版图库中;
所述通孔插入模块进一步用于针对所有可用的通孔生成通孔插入规则并根据设计规则将通孔布局在所述标准单元的引脚连线上。
5.根据权利要求4所述的系统,其特征在于,所述通孔插入模块进一步用于基于不同的布线方式应用不同的通孔插入规则。
6.根据权利要求4所述的系统,其特征在于,所述系统还包括通孔生成模块,用于从工艺文件库中选择所有可用的通孔。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610240598.0A CN107305591B (zh) | 2016-04-18 | 2016-04-18 | 用于优化标准单元的可制造性的方法和系统 |
US15/483,516 US10262097B2 (en) | 2016-04-18 | 2017-04-10 | Method to optimize standard cells manufacturability |
EP17166522.7A EP3236373A1 (en) | 2016-04-18 | 2017-04-13 | Method to optimize standard cells manufacturability |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610240598.0A CN107305591B (zh) | 2016-04-18 | 2016-04-18 | 用于优化标准单元的可制造性的方法和系统 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107305591A CN107305591A (zh) | 2017-10-31 |
CN107305591B true CN107305591B (zh) | 2020-12-01 |
Family
ID=58664462
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610240598.0A Active CN107305591B (zh) | 2016-04-18 | 2016-04-18 | 用于优化标准单元的可制造性的方法和系统 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10262097B2 (zh) |
EP (1) | EP3236373A1 (zh) |
CN (1) | CN107305591B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107305591B (zh) * | 2016-04-18 | 2020-12-01 | 中芯国际集成电路制造(上海)有限公司 | 用于优化标准单元的可制造性的方法和系统 |
CN108256220A (zh) * | 2018-01-18 | 2018-07-06 | 上海华虹宏力半导体制造有限公司 | 一种优化版图数据处理流程的方法 |
CN112307707B (zh) * | 2020-09-22 | 2022-09-27 | 中国电子科技集团公司第二十九研究所 | 一种用于多芯片组件的可制造性审查方法及系统 |
CN116090391B (zh) * | 2023-03-01 | 2023-09-15 | 上海合见工业软件集团有限公司 | 一种基于gds文件的引脚提取方法及系统 |
CN116151160B (zh) * | 2023-03-01 | 2023-06-23 | 上海合见工业软件集团有限公司 | 一种提取gds文件中引脚的方法及系统 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103645611A (zh) * | 2013-11-29 | 2014-03-19 | 上海华力微电子有限公司 | 一种版图设计光刻工艺友善性检测方法 |
CN103744267A (zh) * | 2013-11-28 | 2014-04-23 | 上海华力微电子有限公司 | 基于规则图形过滤的版图设计光刻工艺友善性检查方法 |
CN105426648A (zh) * | 2016-01-26 | 2016-03-23 | 中国科学院微电子研究所 | 一种可制造性设计仿真器设计方法及系统 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6684377B2 (en) * | 2001-02-07 | 2004-01-27 | Hewlett-Packard Development Company, L.P. | Access cell design and a method for enabling automatic insertion of access cells into an integrated circuit design |
US7565638B2 (en) * | 2006-11-21 | 2009-07-21 | Sun Microsystems, Inc. | Density-based layer filler for integrated circuit design |
US10083269B2 (en) * | 2013-11-19 | 2018-09-25 | Arm Limited | Computer implemented system and method for generating a layout of a cell defining a circuit component |
CN107305591B (zh) * | 2016-04-18 | 2020-12-01 | 中芯国际集成电路制造(上海)有限公司 | 用于优化标准单元的可制造性的方法和系统 |
-
2016
- 2016-04-18 CN CN201610240598.0A patent/CN107305591B/zh active Active
-
2017
- 2017-04-10 US US15/483,516 patent/US10262097B2/en active Active
- 2017-04-13 EP EP17166522.7A patent/EP3236373A1/en not_active Ceased
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103744267A (zh) * | 2013-11-28 | 2014-04-23 | 上海华力微电子有限公司 | 基于规则图形过滤的版图设计光刻工艺友善性检查方法 |
CN103645611A (zh) * | 2013-11-29 | 2014-03-19 | 上海华力微电子有限公司 | 一种版图设计光刻工艺友善性检测方法 |
CN105426648A (zh) * | 2016-01-26 | 2016-03-23 | 中国科学院微电子研究所 | 一种可制造性设计仿真器设计方法及系统 |
Non-Patent Citations (4)
Title |
---|
A DFM tool for analyzing lithography and stress effects on standard cells and critical path performance in 45nm digital designs;Rami F. Salem等;《2010 5th International Design and Test Workshop》;20101215;15 * |
An Automatic Optical Simulation-Based Lithography Hotspot Fix Flow for Post-Route Optimization;Yang-Shan Tong;《IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems》;20100419;第29卷(第5期);671-684 * |
Detecting context sensitive hot spots in standard cell libraries;Jen-Yi Wuu;《SPIE Advanced Lithography, 2009》;20090312;全文 * |
深亚微米超大规模集成电路可制造性研究与设计;王沛荣;《中国优秀硕士学位论文全文数据库科技信息辑》;20140315;I135-224 * |
Also Published As
Publication number | Publication date |
---|---|
US20170300609A1 (en) | 2017-10-19 |
US10262097B2 (en) | 2019-04-16 |
CN107305591A (zh) | 2017-10-31 |
EP3236373A1 (en) | 2017-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107305591B (zh) | 用于优化标准单元的可制造性的方法和系统 | |
US9990458B2 (en) | Generic design rule checking (DRC) test case extraction | |
US20080148208A1 (en) | Method for improving a printed circuit board development cycle | |
WO2012124117A1 (ja) | タイミングエラー除去方法、設計支援装置、及びプログラム | |
US10176288B1 (en) | System and method for placing components in an electronic circuit design | |
US20120112763A1 (en) | Method for Detecting Small Delay Defects | |
JP4544118B2 (ja) | 回路検証システムと方法、及びプログラム | |
US10191112B2 (en) | Early development of a database of fail signatures for systematic defects in integrated circuit (IC) chips | |
JP2008293088A (ja) | 半導体集積回路及びその設計方法 | |
JP2009517759A (ja) | Ic設計方法およびic設計ツール | |
JP2010033493A (ja) | レイアウト配線混雑予測装置およびその方法、並びにプログラム | |
JP4160656B2 (ja) | プリント回路基板のテスト方法 | |
JP2010117851A (ja) | レイアウト検証装置、レイアウト装置、レイアウト検証方法、レイアウト検証プログラム、及び配線形成方法 | |
JP2005235804A (ja) | 半導体装置の設計方法及びプログラム | |
JP2005083895A (ja) | 半導体装置のテスト方法 | |
JP2018132877A (ja) | プリント基板の測定点設定システム、測定点設定方法及び測定点設定プログラム | |
TW201339873A (zh) | 電路佈線檢查系統及方法 | |
US20060125496A1 (en) | Method and system for implicitly encoding preferred probing locations in a printed circuit board design for use in tester fixture build | |
JP2002269169A (ja) | 回路自動検証装置 | |
JP2011060117A (ja) | 半導体集積回路設計支援装置および半導体集積回路の設計方法 | |
US9990456B1 (en) | Routing process including dynamically changing pad sizes | |
US8386230B2 (en) | Circuit design optimization | |
JP2009302179A (ja) | 半導体集積回路のレイアウトシステム及び方法 | |
JP2006011507A (ja) | 基板埋め込み部品のテストポイント設定方式 | |
Pomeranz et al. | Forward-Looking Reverse Order Fault Simulation for $ n $-Detection Test Sets |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |