CN107204361B - 一种低电容双向tvs器件及其制造方法 - Google Patents
一种低电容双向tvs器件及其制造方法 Download PDFInfo
- Publication number
- CN107204361B CN107204361B CN201710365076.8A CN201710365076A CN107204361B CN 107204361 B CN107204361 B CN 107204361B CN 201710365076 A CN201710365076 A CN 201710365076A CN 107204361 B CN107204361 B CN 107204361B
- Authority
- CN
- China
- Prior art keywords
- injection
- knot
- type
- base area
- condition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000002457 bidirectional effect Effects 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000002347 injection Methods 0.000 claims abstract description 207
- 239000007924 injection Substances 0.000 claims abstract description 207
- -1 boron ion Chemical class 0.000 claims abstract description 119
- 238000001259 photo etching Methods 0.000 claims abstract description 57
- 229910052796 boron Inorganic materials 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 29
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 230000003647 oxidation Effects 0.000 claims abstract description 15
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 15
- 239000004411 aluminium Substances 0.000 claims abstract description 14
- 230000008020 evaporation Effects 0.000 claims abstract description 10
- 238000001704 evaporation Methods 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 6
- 239000004065 semiconductor Substances 0.000 claims description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- 230000001590 oxidative effect Effects 0.000 claims description 10
- 238000000407 epitaxy Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 238000002360 preparation method Methods 0.000 claims description 5
- 238000004891 communication Methods 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 208000025274 Lightning injury Diseases 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000001012 protector Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明公开了一种低电容双向TVS器件，TVS器件为双向对称结构，包括反向并联的两个低电容二极管，两个低电容二极管均与TVS二极管串联；本发明还提供一种低电容双向TVS器件制造方法，所述方法包括以下步骤：衬底材料准备、衬底氧化、P+型埋层区光刻、P+型埋层区硼离子注入及推结、外延生长、外延层氧化、隔离区光刻、磷离子注入及推结、N‑基区光刻、磷离子注入及推结、N基区光刻、磷离子注入及推结、P型基区光刻、硼离子注入及推结、P+注入区光刻、硼离子注入及推结、N+注入区光刻、磷离子注入及推结、引线孔光刻、蒸铝、铝反刻、减薄、背面金属化。本发明满足通讯设备的高频率工作要求，不会因为寄生电容过大而导致传输信号失真。
Description
技术领域
本发明属于半导体防护器件领域，尤其涉及一种低电容双向TVS器件及其制造方法。
背景技术
TVS器件是一种钳位型过压保护器件，用于保护电子设备免受雷击和静电放电等高能量破坏，它能以10-12秒的响应速度将浪涌电压钳位在较低的电平，从而避免电子设备损坏。TVS具有响应时间快、瞬态功率大、漏电流低、击穿电压偏差小、箝位电压容易控制、体积小等优点，广泛应用于家电、汽车电子、消费电子、精密电子仪表、通讯设备、计算机系统等各个领域。
随着现在电子产品不断的更新换代，对保护器件的要求也在不断提高，尤其是通讯类电子设备方面，为了满足通讯设备的高频率工作需求，要求保护器件的寄生电容要尽可能的小，以满足通讯设备在高频率工作中，不会因为寄生电容过大，导致传输信号失真，影响设备正常的工作。
发明内容
本发明的目的在于克服现有技术存在的以上问题，提供一种低电容双向TVS器件及其制造方法，目的是降低TVS二极管的电容值，本发明的低电容双向TVS二极管是一个单片集成的器件，非常易于封装。
为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：
一种低电容双向TVS器件，TVS器件为双向对称结构，包括反向并联的两个低电容二极管D，两个低电容二极管D均与TVS二极管T串联；
TVS器件包括N+型半导体衬底和设于N+型半导体衬底上侧的P-型外延层，N+型半导体衬底与P-型外延层之间设有P+型埋层；
所述P-型外延层内两侧设有N+型隔离区，且N+隔离区延伸至N+型半导体衬底；
所述P-型外延层内侧中间依次分布有第一N型基区、第一N-型基区、第二N型基区、第二N-型基区；
所述第一N型基区、第二N型基区内部设有两个N+型注入区，其中一个N+型注入区外覆有P型基区；
所述第一N-型基区、第二N-型基区内部设有P+型注入区和N+型注入区；
所述N+型半导体衬底和P-型外延层表面均覆有金属层，N+型半导体衬底通过金属层与金属电极T2相连，P-型外延层通过金属层与金属电极T1相连。
进一步地，所述低电容二极管与TVS二级管串联集成在一块芯片上，形成单片集成芯片。
进一步地，所述N+型半导体衬底是电阻率为0.01～0.05Ω·cm的N型硅衬底。
进一步地，所述P-型外延层的厚度为5～10μm。
本发明还提供一种低电容双向TVS器件制造方法，所述方法包括以下步骤：衬底材料准备、衬底氧化、P+型埋层区光刻、P+型埋层区硼离子注入及推结、外延生长、外延层氧化、隔离区光刻、隔离区磷离子注入及推结、N-基区光刻、N-基区磷离子注入及推结、N基区光刻、N基区磷离子注入及推结、P型基区光刻、P型基区硼离子注入及推结、P+注入区光刻、P+注入区硼离子注入及推结、N+注入区光刻、N+注入区磷离子注入及推结、引线孔光刻、蒸铝、铝反刻、减薄、背面金属化。
进一步地，所述衬底材料准备步骤中选择N型半导体硅片，所选N型半导体硅片电阻率为0.01～0.05Ω·cm，硅片厚度为320～330μm，并进行单面抛光；衬底氧化步骤中的条件是氧化温度为1100±10℃、时间为1h、氧化层的厚度Tox≥0.8μm。
进一步地，所述P+型埋层区硼离子注入及推结的步骤为：首先进行硼离子注入，注入的条件是剂量为5e14～5e15cm-2、能量为110keV；硼离子注入完成后进行推结，推结的条件是温度为1200±10℃、时间为60～90分钟；隔离区磷离子注入及推结的步骤为：首先进行磷离子注入，注入的条件是剂量为5e14～5e15cm-2、能量为120keV；磷离子注入完成后进行推结，推结的条件是温度为1200℃±10℃、时间为1-3h；N-基区磷离子注入及推结的步骤为：首首先进行磷离子注入，注入的条件是剂量为2e12～2e13cm-2、能量为140keV；磷离子注入完成后进行推结，推结的条件是温度为1230±10℃、时间为120～150分钟；N基区磷离子注入及推结的步骤为：首先进行磷离子注入，注入的条件是剂量为3e13～3e14cm-2、能量为120keV；磷离子注入完成后进行推结，推结的条件是温度为1200±10℃、时间为150～180分钟；P型基区硼离子注入及推结的步骤为：首先进行硼离子注入，注入的条件是剂量为5e12～5e13cm-2、能量为140keV；硼离子注入完成后进行推结，推结的条件是温度为1220±10℃、时间为90～120分钟；P+注入区硼离子注入及推结的步骤为：首先进行硼离子注入，注入的条件是剂量为4e14～4e15cm-2、能量为60～80keV；硼离子注入完成后进行推结，推结的条件是温度为1100±10℃、时间为50～80分钟；N+注入区磷离子注入及推结的步骤为：首先进行磷离子注入，注入的条件是剂量为1e15～3e15cm-2、能量为60keV；磷离子注入完成后进行推结，推结的条件是温度为1050±10℃、时间为40～60分钟。
进一步地，所述外延生长的条件是温度为1120±10℃、时间为1h、外延层厚度5～10μm、电阻率为50～100Ω·cm；外延层氧化的条件是氧化温度为1120±10℃、时间为2h、氧化层的厚度Tox≥1.0μm。
进一步地，所述蒸铝步骤中铝层厚度为3.0～4.0μm。
本发明的有益效果是：
本发明通过反向并联的两个低电容二极管和串联的两个TVS二极管，形成一个单片集成的器件，非常易于封装，降低了TVS二极管的电容值，满足通讯设备的高频率工作要求，不会因为寄生电容过大而导致传输信号失真。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明的低电容双向TVS器件的电路原理图，其中:T表示为TVS二极管，D表示为低电容二极管。
图2为本发明的低电容双向TVS器件结构示意图。
图3为本发明的低电容双向TVS器件浪涌电流从电极T1到T2的示意图；
图4为本发明的低电容双向TVS器件浪涌电流从电极T2到T1的示意图。
其中：1为N+型半导体衬底，2为P+型埋层，3为P-型外延层，4为N+型隔离区，5a和5b为N型基区，6a和6b为N-型基区，7为P+型注入区，8为N+型注入区，9为P型基区。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如图1所示的一种低电容双向TVS器件，TVS器件为双向对称结构，包括反向并联的两个低电容二极管D，两个低电容二极管D均与TVS二极管T串联，低电容二极管与TVS二级管串联集成在一块芯片上，形成单片集成芯片。
如图2所示，TVS器件包括N+型半导体衬底1和设于N+型半导体衬底1上侧的P-型外延层3，N+型半导体衬底1与P-型外延层3之间设有P+型埋层2，N+型半导体衬底1是电阻率为0.01～0.05Ω·cm的N型硅衬底；P-型外延层3内两侧设有N+型隔离区4，且N+隔离区4延伸至N+型半导体衬底1；P-型外延层3内侧中间依次分布有第一N型基区5a、第一N-型基区6a、第二N型基区5b、第二N-型基区6b，P-型外延层3的厚度为5～10μm；第一N型基区5a、第二N型基区5b内部设有两个N+型注入区8，其中一个N+型注入区8外覆有P型基区9；第一N-型基区6a、第二N-型基区6b内部设有P+型注入区7和N+型注入区8；N+型半导体衬底1和P-型外延层3表面均覆有金属层，N+型半导体衬底1通过金属层与金属电极T2相连，P-型外延层3通过金属层与金属电极T1相连。
当在电极T1上出现相对于电极T2为正的浪涌电压时，如图3所示，浪涌电流从电极T1经过由P+型注入区7与第一N-型基区6a的组成正偏pn结，再经过由第二N型基区5b与P型基区9组成的反偏结以及P型基区9与N+型注入区8组成的正偏pn结，最终经N+型隔离区4到达电极T2；瞬态的浪涌高压使反偏的pn结发生雪崩击穿，浪涌高压被钳位在一较低的水平，同时雪崩击穿结和正偏的pn结有效的将浪涌电流泄放，从而保护后端电路不会因为电压过大而损坏。
当在电极T2上出现相对于电极T1为正的浪涌电压时，如图4所示，浪涌电流从电极T2通过N+型隔离区4经过由P+型注入区7与第二N-型基区6b组成的正偏pn结，再经过由第一N型基区5a与P型基区9组成的反偏结以及P型基区9与N+型注入区8组成的正偏pn结，最终到达电极T1。
实施例1：
一种低电容单向TVS器件制造方法，该制造方法包括以下步骤：
S1：衬底材料准备：准备好N型半导体硅片，所选N型半导体硅片电阻率为0.03Ω·cm，硅片厚度为325μm，并进行单面抛光；
S2：衬底氧化：对硅片进行氧化，氧化温度为1100℃，时间为1h，氧化层的厚度为0.8μm；
S3：P+型埋层区光刻：对P+型埋层区进行光刻；
S4：P+型埋层区硼离子注入及推结：首先进行硼离子注入，注入的条件是剂量为5e15cm-2、能量为110keV；硼离子注入完成后进行推结，推结的条件是温度为1200℃、时间为80分钟；
S5：外延生长：外延生长的条件是温度为1120℃、时间为1h、外延层厚度7μm、电阻率为80Ω·cm；
S6：外延层氧化：对外延层进行氧化，氧化温度为1120℃，时间为2h，氧化层的厚度为1.0μm；
S7：隔离区光刻：对隔离区进行光刻；
S8：隔离区磷离子注入及推结：首先进行磷离子注入，注入的条件是剂量为5e15cm-2、能量为120keV；磷离子注入完成后进行推结，推结的条件是温度为1200℃℃、时间为2h；
S9：N-基区光刻：对N-基区进行光刻；
S10：N-基区磷离子注入及推结：首先进行磷离子注入，注入的条件是剂量为2e13cm-2、能量为140keV；磷离子注入完成后进行推结，推结的条件是温度为1230℃、时间为130分钟；
S11：N基区光刻：对N基区进行光刻；
S12：N基区磷离子注入及推结：首先进行磷离子注入，注入的条件是剂量为3e14cm-2、能量为120keV；磷离子注入完成后进行推结，推结的条件是温度为1200℃、时间为165分钟；
S13：P型基区光刻；
S14：P型基区硼离子注入及推结：首先进行硼离子注入，注入的条件是剂量为5e13cm-2、能量为140keV；硼离子注入完成后进行推结，推结的条件是温度为1220℃、时间为115分钟；
S15：P+注入区光刻：对P+注入区进行光刻；
S16：P+注入区硼离子注入及推结：首先进行硼离子注入，注入的条件是剂量为4e15cm-2、能量为70keV；硼离子注入完成后进行推结，推结的条件是温度为1100℃、时间为65分钟；
S17：N+注入区光刻：对N+注入区进行光刻；
S18：N+注入区磷离子注入及推结：首先进行磷离子注入，注入的条件是剂量为2e15cm-2、能量为60keV；磷离子注入完成后进行推结，推结的条件是温度为1050℃、时间为50分钟；
S19：引线孔光刻：采用引线孔版进行引线孔光刻；
S20：蒸铝：蒸铝的条件是铝层厚度为3.5μm；
S21：铝反刻：采用铝反刻版进行铝反刻；
S22：铝合金：对铝反刻后的硅片进行合金操作；
S23：减薄：对硅片进行减薄处理；
S24：背面金属化：对硅片背面蒸发Ti-Ni-Ag三层金属。
实施例2：
一种低电容单向TVS器件制造方法，该制造方法包括以下步骤：
S1：衬底材料准备：准备好N型半导体硅片，所选N型半导体硅片电阻率为0.05Ω·cm，硅片厚度为330μm，并进行单面抛光；
S2：衬底氧化：对硅片进行氧化，氧化温度为1110℃，时间为1h，氧化层的厚度为1.0μm；
S3：P+型埋层区光刻；
S4：P+型埋层区硼离子注入及推结：首先进行硼离子注入，注入的条件是剂量为5e15cm-2、能量为110keV；硼离子注入完成后进行推结，推结的条件是温度为1210℃、时间为90分钟；
S5：外延生长：外延生长的条件是温度为1130℃、时间为1h、外延层厚度10μm、电阻率为100Ω·cm；
S6：外延层氧化：对外延层进行氧化，氧化温度为1130℃，时间为2h，氧化层的厚度为1.2μm；
S7：隔离区光刻；
S8：隔离区磷离子注入及推结：首先进行磷离子注入，注入的条件是剂量为5e15cm-2、能量为120keV；磷离子注入完成后进行推结，推结的条件是温度为1210℃、时间为3h；
S9：N-基区光刻；
S10：N-基区磷离子注入及推结：首先进行磷离子注入，注入的条件是剂量为2e13cm-2、能量为140keV；磷离子注入完成后进行推结，推结的条件是温度为1240℃、时间为150分钟；
S11：N基区光刻；
S12：N基区磷离子注入及推结：首先进行磷离子注入，注入的条件是剂量为3e14cm-2、能量为120keV；磷离子注入完成后进行推结，推结的条件是温度为1210℃、时间为180分钟；
S13：P型基区光刻；
S14：P型基区硼离子注入及推结：首先进行硼离子注入，注入的条件是剂量为5e13cm-2、能量为140keV；硼离子注入完成后进行推结，推结的条件是温度为1230℃、时间为120分钟；
S15：P+注入区光刻；
S16：P+注入区硼离子注入及推结：首先进行硼离子注入，注入的条件是剂量为4e15cm-2、能量为80keV；硼离子注入完成后进行推结，推结的条件是温度为1110℃、时间为80分钟；
S17：N+注入区光刻；
S18：N+注入区磷离子注入及推结：首先进行磷离子注入，注入的条件是剂量为3e15cm-2、能量为60keV；磷离子注入完成后进行推结，推结的条件是温度为1060℃、时间为60分钟；
S19：引线孔光刻：采用引线孔版进行引线孔光刻；
S20：蒸铝：蒸铝的条件是铝层厚度为4.0μm；
S21：铝反刻：采用铝反刻版进行铝反刻；
S22：铝合金；
S23：减薄；
S24：背面金属化。
实施例3：
一种低电容单向TVS器件制造方法，该制造方法包括以下步骤：
S1：衬底材料准备：准备好N型半导体硅片，所选N型半导体硅片电阻率为0.01Ω·cm，硅片厚度为320μm，并进行单面抛光；
S2：衬底氧化：对硅片进行氧化，氧化温度为1090℃，时间为1h，氧化层的厚度为1.2μm；
S3：P+型埋层区光刻；
S4：P+型埋层区硼离子注入及推结：首先进行硼离子注入，注入的条件是剂量为5e14cm-2、能量为110keV；硼离子注入完成后进行推结，推结的条件是温度为1190℃、时间为60分钟；
S5：外延生长：外延生长的条件是温度为1110℃、时间为1h、外延层厚度5μm、电阻率为50Ω·cm；
S6：外延层氧化：对外延层进行氧化，氧化温度为1110℃，时间为2h，氧化层的厚度为1.4μm；
S7：隔离区光刻；
S8：隔离区磷离子注入及推结：首先进行磷离子注入，注入的条件是剂量为5e14cm-2、能量为120keV；磷离子注入完成后进行推结，推结的条件是温度为1190℃、时间为1h；
S9：N-基区光刻；
S10：N-基区磷离子注入及推结：首先进行磷离子注入，注入的条件是剂量为2e12cm-2、能量为140keV；磷离子注入完成后进行推结，推结的条件是温度为1220℃、时间为120分钟；
S11：N基区光刻；
S12：N基区磷离子注入及推结：首先进行磷离子注入，注入的条件是剂量为3e13cm-2、能量为120keV；磷离子注入完成后进行推结，推结的条件是温度为1190℃、时间为150分钟；
S13：P型基区光刻；
S14：P型基区硼离子注入及推结：首先进行硼离子注入，注入的条件是剂量为5e12cm-2、能量为140keV；硼离子注入完成后进行推结，推结的条件是温度为1210℃、时间为90分钟；
S15：P+注入区光刻；
S16：P+注入区硼离子注入及推结：首先进行硼离子注入，注入的条件是剂量为4e14cm-2、能量为60keV；硼离子注入完成后进行推结，推结的条件是温度为1090℃、时间为50分钟；
S17：N+注入区光刻；
S18：N+注入区磷离子注入及推结：首先进行磷离子注入，注入的条件是剂量为1e15cm-2、能量为60keV；磷离子注入完成后进行推结，推结的条件是温度为1040℃、时间为40分钟；
S19：引线孔光刻：采用引线孔版进行引线孔光刻；
S20：蒸铝：蒸铝的条件是铝层厚度为3.0μm；
S21：铝反刻：采用铝反刻版进行铝反刻；
S22：铝合金；
S23：减薄；
S24：背面金属化。
本发明通过反向并联的两个低电容二极管和串联的两个TVS二极管，形成一个单片集成的器件，非常易于封装，降低了TVS二极管的电容值，满足通讯设备的高频率工作要求，不会因为寄生电容过大而导致传输信号失真。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。
Claims (9)
1.一种低电容双向TVS器件，其特征在于：TVS器件为双向对称结构，包括反向并联的两个低电容二极管D，两个低电容二极管D均与TVS二极管T串联；
TVS器件包括N+型半导体衬底(1)和设于N+型半导体衬底(1)上侧的P-型外延层(3)，N+型半导体衬底(1)与P-型外延层(3)之间设有P+型埋层(2)；
所述P-型外延层(3)内两侧设有N+型隔离区(4)，且N+隔离区(4)延伸至N+型半导体衬底(1)；
所述P-型外延层(3)内侧中间依次分布有第一N型基区(5a)、第一N-型基区(6a)、第二N型基区(5b)、第二N-型基区(6b)；
所述第一N型基区(5a)、第二N型基区(5b)内部设有两个N+型注入区(8)，其中一个N+型注入区(8)外覆有P型基区(9)；
所述第一N-型基区(6a)、第二N-型基区(6b)内部设有P+型注入区(7)和N+型注入区(8)；
所述N+型半导体衬底(1)和P-型外延层(3)表面均覆有金属层，N+型半导体衬底(1)通过金属层与金属电极T2相连，P-型外延层(3)通过金属层与金属电极T1相连；
所述低电容二极管包括第一N-型基区6a和P+型注入区7、第二N-型基区6b和P+型注入区7，所述TVS二极管包括第一N型基区5a和N+型注入区8、第二N型基区5b和N+型注入区8。
2.根据权利要求1所述的一种低电容双向TVS器件，其特征在于：所述低电容二极管与TVS二级管串联集成在一块芯片上，形成单片集成芯片。
3.根据权利要求1所述的一种低电容双向TVS器件，其特征在于：所述N+型半导体衬底(1)是电阻率为0.01～0.05Ω·cm的N型硅衬底。
4.根据权利要求1所述的一种低电容双向TVS器件，其特征在于：所述P-型外延层(3)的厚度为5～10μm。
5.根据权利要求1所述的一种低电容双向TVS器件制造方法，其特征在于：所述方法包括以下步骤：衬底材料准备、衬底氧化、P+型埋层区光刻、P+型埋层区硼离子注入及推结、外延生长、外延层氧化、隔离区光刻、隔离区磷离子注入及推结、N-基区光刻、N-基区磷离子注入及推结、N基区光刻、N基区磷离子注入及推结、P型基区光刻、P型基区硼离子注入及推结、P+注入区光刻、P+注入区硼离子注入及推结、N+注入区光刻、N+注入区磷离子注入及推结、引线孔光刻、蒸铝、铝反刻、减薄、背面金属化。
6.根据权利要求5所述的一种低电容双向TVS器件制造方法，其特征在于：所述衬底材料准备步骤中选择N型半导体硅片，所选N型半导体硅片电阻率为0.01～0.05Ω·cm，硅片厚度为320～330μm，并进行单面抛光；衬底氧化步骤中的条件是氧化温度为1100±10℃、时间为1h、氧化层的厚度Tox≥0.8μm。
7.根据权利要求5所述的一种低电容双向TVS器件制造方法，其特征在于：所述P+型埋层区硼离子注入及推结的步骤为：首先进行硼离子注入，注入的条件是剂量为5e14～5e15cm-2、能量为110keV；硼离子注入完成后进行推结，推结的条件是温度为1200±10℃、时间为60～90分钟；隔离区磷离子注入及推结的步骤为：首先进行磷离子注入，注入的条件是剂量为5e14～5e15cm-2、能量为120keV；磷离子注入完成后进行推结，推结的条件是温度为1200℃±10℃、时间为1-3h；N-基区磷离子注入及推结的步骤为：首首先进行磷离子注入，注入的条件是剂量为2e12～2e13cm-2、能量为140keV；磷离子注入完成后进行推结，推结的条件是温度为1230±10℃、时间为120～150分钟；N基区磷离子注入及推结的步骤为：首先进行磷离子注入，注入的条件是剂量为3e13～3e14cm-2、能量为120keV；磷离子注入完成后进行推结，推结的条件是温度为1200±10℃、时间为150～180分钟；P型基区硼离子注入及推结的步骤为：首先进行硼离子注入，注入的条件是剂量为5e12～5e13cm-2、能量为140keV；硼离子注入完成后进行推结，推结的条件是温度为1220±10℃、时间为90～120分钟；P+注入区硼离子注入及推结的步骤为：首先进行硼离子注入，注入的条件是剂量为4e14～4e15cm-2、能量为60～80keV；硼离子注入完成后进行推结，推结的条件是温度为1100±10℃、时间为50～80分钟；N+注入区磷离子注入及推结的步骤为：首先进行磷离子注入，注入的条件是剂量为1e15～3e15cm-2、能量为60keV；磷离子注入完成后进行推结，推结的条件是温度为1050±10℃、时间为40～60分钟。
8.根据权利要求5所述的一种低电容双向TVS器件制造方法，其特征在于：所述外延生长的条件是温度为1120±10℃、时间为1h、外延层厚度5～10μm、电阻率为50～100Ω·cm；外延层氧化的条件是氧化温度为1120±10℃、时间为2h、氧化层的厚度Tox≥1.0μm。
9.根据权利要求5所述的一种低电容双向TVS器件制造方法，其特征在于：所述蒸铝步骤中铝层厚度为3.0～4.0μm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710365076.8A CN107204361B (zh) | 2017-05-22 | 2017-05-22 | 一种低电容双向tvs器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710365076.8A CN107204361B (zh) | 2017-05-22 | 2017-05-22 | 一种低电容双向tvs器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107204361A CN107204361A (zh) | 2017-09-26 |
| CN107204361B true CN107204361B (zh) | 2019-10-08 |
Family
ID=59906323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710365076.8A Active CN107204361B (zh) | 2017-05-22 | 2017-05-22 | 一种低电容双向tvs器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107204361B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108063138B (zh) * | 2017-12-14 | 2020-12-22 | 嘉兴市龙锋市政建设有限公司 | 瞬态电压抑制器及其制作方法 |
| CN108321185B (zh) * | 2017-12-29 | 2023-10-24 | 杭州士兰集成电路有限公司 | 双向低电容tvs器件及其制造方法 |
| CN108417534B (zh) * | 2018-03-27 | 2020-09-04 | 南京恒众信息科技有限公司 | 一种功率元件的保护器件及其制作方法 |
| CN109432719B (zh) * | 2018-10-29 | 2020-06-23 | 京东方科技集团股份有限公司 | 一种自驱动发光装置及系统 |
| WO2021000611A1 (en) | 2019-07-02 | 2021-01-07 | Zhejiang Dahua Technology Co., Ltd. | Eletrical surge protection circuits |
| CN110401181B (zh) * | 2019-07-02 | 2022-03-01 | 浙江大华技术股份有限公司 | 一种浪涌防护电路 |
| CN115346979B (zh) * | 2022-10-18 | 2023-02-21 | 富芯微电子有限公司 | 一种基于晶闸管结构的tvs器件及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8431999B2 (en) * | 2011-03-25 | 2013-04-30 | Amazing Microelectronic Corp. | Low capacitance transient voltage suppressor |
| CN103474427B (zh) * | 2013-09-16 | 2016-01-06 | 杭州士兰集成电路有限公司 | 集成式单向超低电容tvs器件及其制造方法 |
| CN106169508B (zh) * | 2016-08-31 | 2022-12-20 | 北京燕东微电子有限公司 | 一种双向超低电容瞬态电压抑制器及其制作方法 |
-
2017
- 2017-05-22 CN CN201710365076.8A patent/CN107204361B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN107204361A (zh) | 2017-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107204361B (zh) | 一种低电容双向tvs器件及其制造方法 | |
| CN107170738B (zh) | 一种低电容单向tvs器件及其制造方法 | |
| US20200335494A1 (en) | Protection Devices with Trigger Devices and Methods of Formation Thereof | |
| CN105932023B (zh) | 瞬态电压抑制器 | |
| US20200243504A1 (en) | Rectification device having a forward pn junction and a reverse schottky barrier formed in an epitaxial semiconductor layer formed over a semiconductor substrate | |
| US11069675B2 (en) | ESD protection device with bidirectional diode string-triggering SCR structure | |
| CN103474428B (zh) | 集成式双向超低电容tvs器件及其制造方法 | |
| CN105185782B (zh) | 容性二极管组件及其制造方法 | |
| CN106169508B (zh) | 一种双向超低电容瞬态电压抑制器及其制作方法 | |
| CN103367333A (zh) | 半导体器件及半导体模块 | |
| CN108198810B (zh) | 瞬态电压抑制器及其制造方法 | |
| CN107293533B (zh) | 瞬态电压抑制器及其制造方法 | |
| CN107527907B (zh) | 瞬态电压抑制器及其制造方法 | |
| CN104733544A (zh) | Tvs器件及工艺方法 | |
| CN107706229A (zh) | 瞬态电压抑制器及其制造方法 | |
| CN107301996B (zh) | 瞬态电压抑制器及其制造方法 | |
| KR101407273B1 (ko) | 서지 보호용 반도체 장치 및 그 제조방법 | |
| CN106252349B (zh) | 一种低电容功率tvs器件及其制造方法 | |
| CN105932010B (zh) | 瞬态电压抑制器 | |
| CN105552074B (zh) | 一种基于锗硅异质结工艺的scr器件 | |
| CN108565259B (zh) | 半导体器件及其制造方法 | |
| CN210926016U (zh) | 一种高压静电防护器件和电路 | |
| CN105185783B (zh) | 容性二极管组件及其制造方法 | |
| CN102891186A (zh) | 保护二极管以及具备该保护二极管的半导体装置 | |
| CN207068851U (zh) | 瞬态电压抑制器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: 230000 Hefei 503 high tech park, Anhui Applicant after: Wick Microelectronics Co., Ltd. Address before: 230000 room 521, innovation building, 860 Wangjiang West Road, Hefei high tech Zone, Anhui Applicant before: Anhui core Microelectronics Co., Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |