CN1071966C - 使用独特码检测器的qpsk信号的相位差错消除器 - Google Patents

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Abstract

校正QPSK信号的P和Q信道基带信号的相位差错的电路设备，分别相应于所述信号的独特码可呈现的比特格式。设置每个存储有输入独特码的2N比特的输入寄存器。为分别存储一种可能比特格式的2N比特，设置相应的参考寄存器。检测每个输入和相应的参考寄存器内的比特间的不一致并与门限比较，产生相位差错校正信号。控制所述基带信号到输出端的连接并在该信号上进行比特倒置。

Description

使用独特码检测器的QPSK信号的相位差错消除器
本发明一般地涉及卫星正交相移键控(QPSK)传输系统，更具体地讲涉及用于校正相位差错的相位差错校正，该差错在传输期间引入到QPSK信号。
在使用QPSK调制的卫星通信系统中，P信道和Q信道独特码(或脉冲串码字)被插入到每个脉冲串传输的前置码中，用于帧或脉冲串同步的目的。在传输期间，信号将遭受到不希望的影响并产生相位差错，如比特倒置并可能出现信道倒置。
根据现有技术的相位差错消除器，QPSK信号被变换为P信道和Q信道基带信号，并且P信道独特码的N比特与传输期间发送的P信道独特码可呈现的可能比特格式的N比特进行比较和检测它们之间的不一致以产生一个不一致计数。然后相对于门限值计算不一致计数，以产生一个差错校正信号。但是，目前的技术对于精确校正可能的相位差错是不满意的而且希望改进。
本发明的目的是为使用独特码的QPSK信号提供高性能相位差错校正。
根据本发明的第一方面，提供了一种电路设备，用于校正正交相移键控信号的P信道和Q信道基带信号的相位差错，其中每个上述基带信号包含用于建立脉冲串同步的预定比特格式的N比特独特码，该电路设备包括：第一和第二输入端，用于接收上述P信道和Q信道基带信号；多个输入存储器装置，分别相应于在传输期间可呈现的上述P信道和Q信道基带信号的独特码的可能比特格式，每一个输入存储器装置从上述输入端接收P和Q信道基带信号并存储P信道和Q信道基带信号的输入唯一字的2N比特；多个参考存储器装置，分别相应于上述可能的比特格式，每一个参考存储器装置存储上述可能比特格式的相应的一种格式的2N比特；多个差错检测器装置，分别相应于输入存储器装置和参考存储器装置，每个差错检测器装置检测在相应的输入存储器装置存储的比特和在相应的参考存储器装置中存储的比特之间的不一致并产生一个不一致计数；多个比较器装置，分别相应于上述差错检测装置，每个比较器装置把相应的差错检测器装置的不一致计数与第一和第二门限比较，如果确定不一致计数小于第一门限，产生一个第一输出信号，或者如果确定不一致计数大于第二门限，则产生一个第二输出信号；和响应所述多个比较器装置的第一和第二输出信号的差错校正装置，用于将从上述第一和第二输出端来的上述P和Q信道基带信号分别通过第一和第二连接通路耦合到第一和第二输出端；反接第一和第二连接通路，并在上述P和Q信道基带信号上提供比特倒置。
根据本发明的第二方面，提供了一种电路设备，用于校正正交相移键控信号的P信道和Q信道基带信号的相位差错，其中每个上述基带信号包含用于建立脉冲串同步的预定比特格式的N比特独特码，该电路设备包括：第一和第二输入端，用于接收上述P和Q信道基带信号；第一和第二输出端；响应第一和第二差错校正信号的差错校正装置，用于通过第一和第二连接通路分别耦合P信道和Q信道信号到上述第一和第二输出端；反接第一和第二连接通路并在上述P和Q信道基带信号上提供比特倒置；开关装置，用于通过第三和第四连接通路将上述第一和第二输入端连接到上述差错校正装置并根据不存在或存在频谱倒置，反接第三和第四连接通路；多个输入存储器装置，分别相应于在传输期间可呈现的上述P信道和Q信道基带信号的独特码的所有可能比特格式的一半，每一个输入存储器装置从上述输入端接收P和Q信道基带信号并存储P信道和Q信道基带信号的输入独特码的2N比特；多个参考存储装置，分别相应于上述所有可能比特格式的一半，每个参考存储器装置存储上述所有可能比特格式一半的相应的一个比特格式的2N比特；多个差错检测器装置，分别相应于输入存储器装置和参考存储器装置，每个差错检测器装置检测在相应输入存储器装置中存储的比特和在相应参考存储器装置中存储的比特之间的不一致，并产生一个不一致计数；和多个比较器装置，分别相应于上述差错检测器装置，每个比较器装置把相应的差错检测器装置的不一致计数与第一和第二门限进行比较，如果确定不一致计数小于第一门限，产生上述第一差错校正信号送至所述差错校正装置，或者如果确定不一致计数大于第二门限，产生第二差错校正信号送至所述差错校正装置。
下面参照附图进一步详细描述本发明，其中：
图1是根据本发明的优选实施例的独特码检测器的方框图；
图2A是当不发生频谱倒置时QPSK系统的相量图；而图2B是在频谱倒置期间该系统的相量图；和
图3是根据本发明修改的实施例的独特码检测器的方框图。
现参照图1，该图表示根据本发明优选实施例用于相位差错校正的电路设备方框图，该设备用于接收QPSK(正交调制四相移相键控，或4PSK)脉冲串信号，该信号包含建立脉冲串同步的独特码(或脉冲串码字)。发送的信号通过调制器(未示出)调制为同相(P信道)和正交(Q信道)基带信号，并分别加到该相位差错校正电路设备的输入端1和2。P和Q信道信号分别被加到串/并变换器3和4，在这里两个信道的N比特串行独特码变换为并行数据。本发明的电路设备包括一组四个相同结构的独特码检测器5,6,7和8。每一个独特码检测器5,6,7和8包括一对N比特输入UW寄存器20R和20L；和一对N比特参考UW寄存器21R和21L，以及连接在输入UW寄存器20R,20L和参考UW寄存器21R,21L之间的一个2N比特差错检测器22。所有独特码检测器5,6,7和8的输入UW寄存器20R,20L被分别连接到串/并变换器3和4的输出端，用于存储两个信道的输入的独特码，该独特码可遭受比特倒置或频谱倒置。每个独特码检测器的参考UW寄存器21R,21L被加上相应于影响输入独特码的可能比特格式的参考独特码。
通过差错检测器22把输入独特码比特与相应位置的参考独特码比特进行比较。具体地讲，该检测器包括分别连接于寄存器20和21相应比特位置之间的2N个“异或”门，当相应的比特位置之间相符时，从每个“异或”门产生一个比特“O”，当相应的比特位置之间不一致时，产生一个比特“1”。因此，差错检测器22产生一个输出M，代表不一致的数量或差错计数。该差错计数值M被加到比较器23和24，与门限值ε和2N-ε比较，这里的ε代表预定的容差值。如果差错计数M是等于或小于容差值ε，比较器23在输出端5A上产生一个逻辑“1”，表明输入的QPSK信号具有一个特定的信号相位。如果差错计数M是等于或大于2N-ε，比较器24在输出端5B产生一个逻辑“1”，表明输入的QPSK信号的相位与在输出端5A指示的信号相位相反。
为了产生并行形式的参考独特码，提供一种P信道参考独特码发生器9和Q信道参考独特码发生器10。这些参考独特码发生器用寄存器实现，用于存储预定的比特。
独特码检测器5的参考寄存器21L和21R分别连接到P信道UW发生器9和Q信道UW发生器10的输出端，将P信道参考独特码比特UP1,UP2,……,UPN存储入UW检测器5的寄存器21L和将Q信道参考独特码比特UQ1,UQ2,……UQN存储入UW检测器5的寄存器21R。如果输入的比特流不受比特倒置或频谱倒量的严重影响，则P信道独特码比特P1,P2,……,PN将被存储在检测器5的输入寄存器20L和Q信道独特码比特Q1,Q2,……,QN将被存储在如图1所示的检测器5的输入寄存器20R内。如果存储在检测器5的寄存器内独特码比特之间逐比特比较结果的差错计数M小于容差值ε，则由比较器23在输出端5A上产生逻辑“1”，如图2A所示，当没有频谱倒置出现时，它表示接收的QPSK信号在QPSK的正常相量图中具有π/4弧度的信号相位(P,Q)。如果差错计数M等于或大于2N-ε，比较器24在输出端5B产生逻辑“1”，它表示QPSK信号在正常相量图中具有-3π/4弧度的信号相位( P, Q)。
独特码检测器6的参考寄存器21L被连接用于接收Q信道UW发生器10的输出和检测器6的参考寄存器21R被连接用于接收P信道UW发生器10的输出，经倒相器11存储Q信道参考独特码比特UQ1,UQ2,……,UQN到检测器6的寄存器21L中和将P信道参考独特码比特U P1,U P2,……U PN存储到检测器6的寄存器21R。如果输入比特流受到影响，以致于Q信道独特码比特Q1,Q2,……,QN被存储在检测器6的输入寄存器20L内而P信道独特码比特 P1, P2,……, PN被存储在所示的该检测器的输入寄存器20R内，并且如果检测器6的差错计数M小于容差值ε，则在输出端6A上将产生逻辑“1”，表示接收的QPSK信号在QPSK系统的正常相量图中具有3π/4弧度的信号相位( Q, P)(图2A)。如果差错计数M等于或大于2N-ε，则在输出端6B上将产生逻辑“1”，表示QPSK信号在正常的相量图中具有一π/4弧度的信号相位(Q, P)。
独特码检测器7的参考寄存器21L被连接用于接收Q信道UW发生器10的输出和检测器7的参考寄存器21R被连接用于接收P信道UW发生器10的输出，以便存储Q信道参考独特码比特UQ1,UQ2,……,UQN到检测器6的存储器21L中和存储器P信道参考独特码比特UP1,UP2,……,UPN到检测器7的寄存器21R中。如果输入比特流受到影响，以致于Q信道独特码比特Q1,Q2,……QN被存储在检测器7的输入寄存器20L中而P信道独特码比特P1,P2,……PN被存储在所示的检测器7的输入存储器20R中，并且如果检测器6的差错计数M小于容差值ε，在输出端7A上将产生逻辑“1”，表示当该系统遭受频谱倒置(见图2B)时，接收的QPSK信号在QPSK系统的反相相量图中具有π/4弧度的信号相位(Q,P)。如果差错计数M等于或大于2N-ε，则在输出端7B上产生逻辑“1”，表示QPSK信号在反相相量图中具有一3π/4弧度的信号相位( Q,P)。
独特码检测器8的参考寄存器21L被连接用于接收P信道UW发生器9的输出和检测器8的参考寄存器21R被连接用于接收Q信道UW发生器10的输出，经反相器11存储P信道参考独特码比特UP1,UP2,……,UPN到检测器8的寄存器21L和存储Q信道参考独特码比特(U Q1,U Q2,……,U QN)到检测器8的寄存器21R。如果输入的比特流受到影响，以致于P信道独特码比特P1,P2,……,PN被存储在检测器8的输入寄存器20L中，而Q信道独特码比特( Q1, Q2,……,QN)被存储到所示的检测器8的输入寄存器20R中。如果检测器8的差错计数M小于容差值ε,在输出端8A将产生逻辑“1”，表示接收的QP-SK信号在反相相量图(图2B)中具有3π/4弧度的信号相位(P,Q)。如果差错计数M等于或大于2N-ε，则在输出端8B产生逻辑“1”，表示QPSK信号在反相相量图中具有一π/4弧度的信号相位( P,Q)。
因为QPSK信号仅仅呈现8种可能信号相位中的一种相位，独特码检测器5,6,7和8的8个输出由逻辑电路13换为3比特码并作为相位校正信号馈送到相位差错消除器14，在该差错消除器14还加上P和Q信道基带信号。使用3比特码，该相位差错校正器14提供比特倒置和在输入P信道及Q信道信号上的信道倒置，以便它们的相位模糊在输出端15,16上被校正。上述逻辑电路13和相位差错消除器14可统称为差错校正装置。
因为根据使用的系统可预先知道频谱倒置的出现，而且在系统工作期间它不会出现，图1的实施例可被大大地简化，如图3所示，在图3中相应于图1的那些部分用与图1中使用的相同数字标记并具有与图1相应部分相同的含意。图3的实施例与前面的实施例不同，在图3中省去了独特码检测器7和8，而一个倒置开关30连接在输入端1,2和差错消除器14之间。
当不要求频谱倒置时，开关30置位于分别将输入端1和2连接到差错消除器14的输入端14A和14B，并且分别连接到串/并变换器3和4。独特码检测器5和6的工作与上面结合图2A的相量图描述的相同，产生逻辑“1”输出指示信号相位(P,Q),( P, Q),(Q, P)和( Q,P)。
当要求频谱倒置时，开关30工作以便如数字31和32所示的反接该连接通路，使得输入端1和2分别被连接到差错消除器14的输入端14B和14A和串/并变换器4和3。独特码检测器5和6的工作与上面结合图2B的相量图描述的相同，产生逻辑“1”输出指示信号相位(Q,P),( Q, P),( P,Q)和(P,Q)。例如，如果在输出端5A上产生逻辑“1”，开关30是在正常位置，则信号相位是(P,Q)，如果在频谱倒置期间，开关30工作用于反接该连接通路，则信号相位是(Q,P)
在另一个实施例中，由于参考独特码保持固定，通过永久地存储图1中所示的参考独特码，独特码发生器9和10可被取消。
上面已描述了4PSK信号，本发明同样也可用于其它PSK信号。

Claims (4)

1．一种电路设备，用于校正正交相移键控信号的P信道和Q信道基带信号的相位差错，其中每个上述基带信号包含用于建立脉冲串同步的预定比特格式的N比特独特码，其特征在于该电路设备包括：
第一和第二输入端，用于接收上述P信道和Q信道基带信号；
多个输入存储器装置，分别相应于在传输期间可呈现的上述P信道和Q信道基带信号的独特码的可能比特格式，每一个输入存储器装置从上述输入端接收P和Q信道基带信号并存储P信道和Q信道基带信号的输入独特码的2N比特；
多个参考存储器装置，分别相应于上述可能的比特格式，每一个参考存储器装置存储上述可能比特格式的相应的一种格式的2N比特；
多个差错检测器装置，分别相应于输入存储器装置和参考存储器装置，每个差错检测器装置检测在相应的输入存储器装置存储的比特和在相应的参考存储器装置中存储的比特之间的不一致并产生一个不一致计数；
多个比较器装置，分别相应于上述差错检测装置，每个比较器装置把相应的差错检测器装置的不一致计数与第一和第二门限比较，如果确定不一致计数小于第一门限，产生一个第一输出信号，或者如果确定不一致计数大于第二门限，则产生一个第二输出信号；和
响应所述多个比较器装置的第一和第二输出信号的差错校正装置，用于将从上述第一和第二输出端来的上述P和Q信道基带信号分别通过第一和第二连接通路耦合到第一和第二输出端；反接第一和第二连接通路，并在上述P和Q信道基带信号上提供比特倒置。
2．根据权利要求1的电路设备，其中上述第二门限值等于2N-ε，这里ε是第一门限。
3．根据权利要求1的电路设备，其中上述差错校正装置包括用于变换上述多个比较装置的每个上述第一和第二输出为多比特码的装置。
4．根据权利要求1、2或3的电路设备，还包括一个开关装置，用于通过第三和第四连接通路将上述第一和第二输入端连接到上述差错校正装置并根据不存在或存在频谱倒置，反接第三和第四连接通路，其中提供的所述多个参考存储装置分别相应于上述所有可能比特格式的一半。
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