CN107195538B - 形成图案的方法 - Google Patents

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Abstract

本发明公开了一种形成图案的方法。首先，提供一衬底，于衬底上形成一目标层；再于目标层上形成多个第一抗蚀图案；然后于第一抗蚀图案上全面沉积一定向自组装材料层，其中定向自组装材料层填满第一抗蚀图案之间的空隙；之后对定向自组装材料层进行一自组装过程，于定向自组装材料层中形成重复排列的嵌段共聚物图案；最后从定向自组装材料层中移除不需要的部分，于目标层上形成第二抗蚀图案。

Description

形成图案的方法
技术领域
本发明涉及形成图案的方法，特别是涉及一种在半导体工艺中形成定向自组装材料(directed self-assembly,DSA)图案的方法。
背景技术
随着半导体组件的尺寸日渐缩小，对光刻工艺分辨率的要求也越来越高。通常，光刻工艺涉及使光通过掩膜且将光聚焦至一光化学活性的光刻胶材料上，借此将掩膜图案聚焦于光刻胶上。光或辐射会引起光刻胶被照射的部分产生化学改变，视使用的是正或是负光刻胶，允许选择性保留或移除相对于阴影中的部分。
由于光刻工艺的分辨率主要是由曝光光源的波长来决定，故由光刻工艺所得的掩膜层图案之间必有一定的距离。在显影后，光刻胶当作一掩膜，以将一图案转移至一下部材料上。光刻胶需有足够的抗蚀强度，以承受将掩膜层图案转移至一下部材料的蚀刻。然而，光刻胶层必须有一定的厚度才具有足够的抗蚀能力，因此，无法直接利用降低光刻胶层厚度的方式达到元件微缩的目的。
因此，本技术领域仍然需要一形成图案的改良方法，能够最小化光刻与蚀刻工艺的限制，而不增加工艺复杂性。
发明内容
本发明是有关于提供一种改良的形成图案的方法，能最小化现有光刻及蚀刻工艺的限制及增加半导体工艺中图案的分辨率。
本发明一方面，提出一种形成图案的方法。首先，提供一衬底，于衬底上形成一目标层；再于目标层上形成多个第一抗蚀图案；然后于第一抗蚀图案上全面沉积一定向自组装材料层，其中定向自组装材料层填满第一抗蚀图案之间的空隙；之后，对定向自组装材料层进行一自组装过程，于定向自组装材料层中形成一重复排列的嵌段共聚物图案；最后从定向自组装材料层中移除不需要的部分，于目标层上形成第二抗蚀图案。
根据本发明的一实施例，各个第一抗蚀图案与空隙具有相同的宽度。根据本发明的另一实施例，各个第一抗蚀图案与空隙具有不相同的宽度。
根据本发明的一实施例，定向自组装材料层包含嵌段共聚物。自组装过程在低于所述嵌段共聚物的玻璃转化温度(Tg)下进行。.
根据本发明的一实施例，形成图案的方法另外包含进行一蚀刻工艺，将第二抗蚀图案转移至目标层。
附图说明
图1A至图13是根据本发明的实施例所绘示的形成图案的方法，其中：
图1A是掩膜的顶视图；
图1B是根据本发明的实施例所绘示的半导体结构剖面图；
图2是根据本发明的一实施例所绘示的剖面图，是在图1B的半导体结构上形成多个第一抗蚀图案；
图3是根据本发明的一实施例所绘示的剖面图，是涂布定向自组装材料层的半导体结构；
图4是根据本发明的一实施例所绘示的剖面图，是对定向自组装材料层进行自组装过程的半导体结构；
图5是根据本发明的一实施例所绘示的剖面图，是从定向自组装材料层中移除不需要的部分，形成第二抗蚀图案的半导体结构；
图6是根据本发明的一实施例所绘示的剖面图，是将图5中的第二抗蚀图案转移至目标层的半导体结构；
图7是根据本发明的一实施例所绘示的剖面图，是将图6中的第一抗蚀图案及第二抗蚀图案移除后的半导体结构；
图8是根据本发明的另一实施例所绘示的剖面图，是在图1B的半导体结构上形成多个第一抗蚀图案；
图9是根据本发明的另一实施例所绘示的剖面图，是涂布定向自组装材料层的半导体结构；
图10是根据本发明的另一实施例所绘示的剖面图，是对定向自组装材料层进行自组装过程的半导体结构；
图11是根据本发明的另一实施例所绘示的剖面图，是从定向自组装材料层中移除不需要的部分，形成第二抗蚀图案的半导体结构；
图12是根据本发明的另一实施例所绘示的剖面图，是将图11中的第二抗蚀图案转移至目标层的半导体结构；
图13是根据本发明的另一实施例所绘示的剖面图，是将图12中的第一抗蚀图案及第二抗蚀图案移除后的半导体结构。
其中，附图标记说明如下：
10 掩膜
11 线状图案
1 衬底
2 目标层
3 光刻胶层
31 第一抗蚀图案
L1 宽度
32 空隙
S1 宽度
4 定向自组装材料层
41 第一嵌段共聚物图案
42 第二嵌段共聚物图案
43 第二抗蚀图案
W1 宽度
W2 宽度
具体实施方式
在下文中，详细叙述本发明的具体实施方式，这些具体实施方式可参考相对应的图式，使这些图式构成实施方式的一部分。同时也借由说明，揭露本发明可据以施行的方式。所述实施例已被清楚地描述足够的细节，使本技术领域的技术人员可据以实施本发明。其他实施例亦可被加以施行，且对于其结构上所做的改变仍属本发明所涵盖的范畴。
因此，下文的细节描述将不被视为一种限定，且本发明所涵盖的范畴仅被所权利要求书以及其同意义的涵盖范围。
本发明的一或多个实施例将参照附图描述，其中，相同组件符号始终用以表示相同组件，且其中阐述的结构未必按比例所绘制。
文中所使用的术语“衬底”包括任何具有暴露表面的结构，于所述表面上根据本发明沉积一层，例如，形成集成电路(integrated circuit,IC)结构。术语“衬底”被理解为包括半导体晶圆。术语“基板”亦可用以指加工过程中的半导体结构，且可包括已被制造在其上的其他层。术语“基板”包括掺杂及未掺杂半导体、由衬底半导体或绝缘体支撑的外延半导体层，以及其他本发明领域的技术人员所熟知的半导体结构。
文中所使用的术语“水平”是指平行于衬底的常规主平面或表面，而不管其方向。术语“垂直”是指垂直所述水平的方向。术语“上”、“上方”及“下”是指相对于水平面。
术语“蚀刻”普遍用来叙述图案化某一材料的工艺，至少部分材料会在蚀刻后留存下来。例如，应该可了解蚀刻硅质的过程，包含图案化一位于硅质上方的掩膜层(例如光刻胶或硬掩膜)，接着移除未被掩膜层保护的硅质区域。如此一来，被掩膜层保护的硅质区域会在蚀刻工艺结束后留下来。然而，另外的例子里，蚀刻也表示未使用掩膜层，但蚀刻过程结束后仍留下至少部份材料的工艺。由以上叙述，可区分术语“蚀刻”与“移除”的不同。当蚀刻某一材料，至少部分材料会在工艺结束后留下来。相反地，当移除某一材料时，所有材料会在接下来的工艺中被移除。然而在某些实施例中，广义地认为“移除”包含“蚀刻”。
请参考图1A至图13。图1A至图13是根据本发明的实施例所绘示的形成图案的示例性方法。
图1A是掩膜的顶视图，当从上往下看时，掩膜10具有线状图案11。图1B是根据本发明的实施例所绘示的半导体结构剖面图。首先，如图1B所示，提供一衬底1。然后，于衬底1的水平主表面上依序形成一目标层2及一光刻胶层3。例如，衬底1可包含一硅衬底，但不限于此。目标层2可包含氧化硅、氮化硅、硅或多晶硅，但不限于此。光刻胶层3具有一超薄厚度，例如，约0.01至0.05微米(10至50奈米)，以放宽在光刻工艺中图案化光刻胶层3的限制。
图2是根据本发明一实施例所绘示的剖面图，是在图1B的半导体结构上形成多个第一抗蚀图案。如图2所示，进行一光刻工艺，包括曝光及显影，但不限于此，以移除部分光刻胶层3从而于目标层2上形成多个第一抗蚀图案31。如图1A所示的掩膜10在曝光的过程中被使用。因此，第一抗蚀图案31是符合图1A所示的掩膜10的图案。
根据本发明一实施例，当从上往下看时，第一抗蚀图案31是彼此平行且具有直条纹(或线状)的图案。各个第一抗蚀图案31具有一宽度L1，相邻两个第一抗蚀图案31间的空隙32具有一宽度S1。根据本发明一实施例，各个第一抗蚀图案31的宽度L1与空隙32的宽度S1相同(L1＝S1)。然而，应理解的是，在某些实施例中各个第一抗蚀图案31的宽度L1与空隙32的宽度S1可不相同(L1≠S1)，例如L1<S1。
随后，如图3所示，可经由旋涂、旋铸、刷涂或气相沉积等方法，于目标层2上涂布一定向自组装(directed self-assembly,DSA)材料层4。根据本发明一实施例，DSA材料层4可包含两种或两种以上不混溶的化合物，或包含至少两种具有不同特征(例如官能性、极性、水亲和力、抗蚀性等)成分的自组装化合物，使得两种化合物或成分以合理的方式分离及对准，以及其中一种化合物或成分可以被选择性地移除。
根据本发明一实施例，DSA材料层4可包含至少两种不同聚合物的嵌段共聚物。嵌段共聚物尤其适用于DSA技术，因为其可合成为含有至少两种独特的嵌段，使得每一成分可在适当的条件下对准，且在对准之后其中一种成分可以被选择性地移除。根据本发明一实施例，例如，嵌段共聚物可包含苯乙烯(polystyrene,PS)及甲基丙烯酸钾酯(poly(methylmethacrylate),PMMA)，但不限于此。
如图4所示，随后，对DSA材料层4进行一自组装过程，以于目标层2上形成第一嵌段共聚物图案41及第二嵌段共聚物图案42，其中，所述第一嵌段共聚物图案41及第二嵌段共聚物图案42是对应于第一抗蚀图案31及空隙32重复且交替的排列。第一抗蚀图案31提供了DSA材料层4进行自组装过程的界面。自组装过程可包含退火过程，但不限于此。DSA材料层4的第一嵌段共聚物图案41是直接形成于第一抗蚀图案31上。DSA材料层4的第二嵌段共聚物图案42是直接形成于相邻两个第一抗蚀图案31间的空隙32上。第一嵌段共聚物图案61及第二嵌段共聚物图案62是重复的排列。第一嵌段共聚物图案41及第二嵌段共聚物图案42沿着线状第一抗蚀图案31的宽度方向重复且交替的排列。所述宽度方向是垂直于第一抗蚀图案31长度的延伸方向。根据本发明一实施例，第一嵌段共聚物图案41的宽度W1是与第二嵌段共聚物图案42的宽度W2相同(W1＝W2)，但不限于此。
加热至足够的温度可促进或加速自组装过程的进行，其中，所述温度可选择足够低以防止对嵌段共聚物或设置在衬底1上的半导体组件产生不利的影响。根据本发明一实施例，所述自组装过程是在低于嵌段共聚物的玻璃转化温度(Tg)下进行。重复且交替排列的第一嵌段共聚物图案41及第二嵌段共聚物图案42可做为图案化下层的掩膜。
图5是根据本发明一实施例所绘示的剖面图，是从DSA材料层4中移除不需要的部分，形成第二抗蚀图案的半导体结构。如图5所示，从DSA材料层4中移除不需要的部分，例如，直接位于相邻两个第一抗蚀图案31间的空隙32上的第二嵌段共聚物图案42，同时留下完整的第一嵌段共聚物图案41。
由于第一嵌段共聚物图案41及第二嵌段共聚物图案42具有不同的特性，随后可选择性地移除第二嵌段共聚物图案42，留下第一嵌段共聚物图案41，以产生第二抗蚀图案43。例如，第一嵌段共聚物图案41在湿式或干式蚀刻剂中具有第一蚀刻速率，而第二嵌段共聚物图案42在湿式或干式蚀刻剂中具有第二蚀刻速率，其中，所述第一蚀刻速率与第二蚀刻速率是不相同的。特定来说，视所使用的蚀刻剂而定，第一蚀刻速率可高于第二蚀刻速率。因此，可选择适合蚀刻剂以选择性地移除第二嵌段共聚物图案42，从而使第一嵌段共聚物图案41完整地留在目标层2上，以形成第二抗蚀图案43。根据本发明的一实施例，第二抗蚀图案43的宽度W1大于第一抗蚀图案31的宽度L1。
图6是根据本发明一实施例所绘示的剖面图，是将图5中的第二抗蚀图案43转移至目标层2的半导体结构。如图6所示，以第二抗蚀图案43作为一蚀刻掩膜，进行一蚀刻工艺(例如干式蚀刻)，使第二抗蚀图案43转移至目标层2。
图7是根据本发明一实施例所绘示的剖面图，是将图6中的第一抗蚀图案31及第二抗蚀图案43移除后的半导体结构。如图7所示，进行另一蚀刻工艺(例如干式蚀刻)，以移除第一抗蚀图案31及第二抗蚀图案43。值得注意的是，目标层2中的图案具有宽度W1，是等同于第一嵌段共聚物图案41的宽度W1。
图8是根据本发明另一实施例所绘示的剖面图，是在图1B的半导体结构上形成多个第一抗蚀图案。如图8所示，进行一光刻工艺，包括曝光及显影，但不限于此，以移除部分光刻胶层3从而于目标层2上形成多个第一抗蚀图案31。同样地，各个第一抗蚀图案31具有一宽度L1，相邻两个第一抗蚀图案31间的空隙32具有一宽度S1。根据本发明一实施例，各个第一抗蚀图案31的宽度L1与空隙32的宽度S1相同(L1＝S1)。然而，应理解的是，在某些实施例中各第一抗蚀图案31的宽度L1与空隙32的宽度S1可不相同(L1≠S1)，例如L1<S1。
图9是根据本发明另一实施例所绘示的剖面图，是涂布DSA材料层4的半导体结构。涂布方法如图2所述，在此不再赘述。根据本发明一实施例，DSA材料层4可包含至少两种不同聚合物的嵌段共聚物，其中，嵌段共聚物可包含苯乙烯(polystyrene,PS)及甲基丙烯酸钾酯(poly(methyl methacrylate),PMMA)，但不限于此。
应理解的是，可选择各个嵌段的大小及其组成的嵌段共聚物的比例，以促进自组装过程及形成具有期望尺寸的有组织的嵌段域。具有较长共聚物的嵌段共聚物可用于形成较大的区域，具有较短共聚物的嵌段共聚物可用于形成较小的区域。
图10是根据本发明另一实施例所绘示的剖面图，是对DSA材料层4进行自组装过程的半导体结构。处理方式如图4所述，在此不再赘述。对DSA材料层4进行一自组装过程，以于目标层2上形成第一嵌段共聚物图案41及第二嵌段共聚物图案42，其中，所述第一嵌段共聚物图案41及第二嵌段共聚物图案42是对应于第一抗蚀图案31及空隙32重复且交替的排列。
应理解的是，第一嵌段共聚物图案41及第二嵌段共聚物图案42的宽度是由嵌段共聚物中两种不同的聚合物的大小(或长度)决定。根据本发明一实施例，第一嵌段共聚物图案41的宽度W1与第二嵌段共聚物图案42的宽度W2是不相同的(W1≠W2)，例如，W1<W2。
随后，如图11所示，从DSA材料层4中移除不需要的部分，例如，直接位于相邻两个第一抗蚀图案31间的空隙32上的第二嵌段共聚物图案42，同时留下完整的第一嵌段共聚物图案41，以形成第二抗蚀图案43。处理方式如图5所述，在此不再赘述。根据本发明的一实施例，第二抗蚀图案43的宽度W1大于第一抗蚀图案31的宽度L1。
如图12所示，以第二抗蚀图案43作为一蚀刻掩膜，进行一蚀刻工艺(例如干式蚀刻)，使第二抗蚀图案43转移至目标层2。
最后，如图13所示，进行另一蚀刻工艺(例如干式蚀刻)，以移除第一抗蚀图案31及第二抗蚀图案43。值得注意的是，目标层2中的图案具有宽度W1，是等同于第一嵌段共聚物图案41的宽度W1。
为了因应组件缩小化，所以制造超薄光刻胶层3以克服光刻工艺的限制，虽然超薄光刻胶层3的厚度不足以抵抗蚀刻工艺，但是本发明是以第二抗蚀图案43作为蚀刻掩膜。因此，此方法能够同时放宽光刻工艺的限制并达到组件缩小化。
综上所述，本发明提供一种形成图案的改良方法，能最小化现有光刻及蚀刻工艺的限制及增加半导体工艺中图案的分辨率。
本发明的形成图案的方法。首先，提供一衬底1，于衬底1上形成一目标层2；再于目标层2上形成多个第一抗蚀图案31；然后于第一抗蚀图案31上全面沉积一定向自组装材料层4，其中定向自组装材料层4填满第一抗蚀图案31之间的空隙32；之后，对定向自组装材料层4进行一自组装过程，于定向自组装材料层4中形成一重复排列的嵌段共聚物图案41及42；最后从定向自组装材料层4中移除不需要的部分，于目标层2上形成第二抗蚀图案43。
根据本发明的一实施例，各个第一抗蚀图案31与空隙32具有相同的宽度(L1＝S1).。根据本发明的另一实施例，各个第一抗蚀图案31与空隙32具有不相同的宽度(L1≠S1)。
定向自组装材料层4包含嵌段共聚物。自组装过程在低于所述嵌段共聚物的玻璃转化温度(Tg)下进行。
本发明形成图案的方法另外包含进行一蚀刻工艺，将第二抗蚀图案43转移至目标层2。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种形成图案的方法，其包括：
提供衬底，在所述衬底上形成目标层；
在所述目标层上涂布光刻胶层；
执行光刻工艺以将所述光刻胶层图案化为多个第一抗蚀图案，所述多个第一抗蚀图案中的每一者具有宽度L1；
在所述第一抗蚀图案上全面沉积定向自组装DSA材料层，其中所述DSA材料层填满所述第一抗蚀图案之间的空隙；
对所述DSA材料层进行自组装过程，以在所述第一抗蚀图案上形成第一嵌段共聚物图案、并在相邻的第一抗蚀图案之间的间隙上形成第二嵌段共聚物图案，每个第一嵌段共聚物图案具有大于所述宽度L1的宽度W1；
移除所述第二嵌段共聚物图案，以在所述目标层上形成第二抗蚀图案，其中所述第二抗蚀图案覆盖所述多个第一抗蚀图案中的每一者且具有大于所述宽度L1的宽度W1；以及
将所述第二抗蚀图案和所述多个第一抗蚀图案一起用作蚀刻硬掩膜，执行蚀刻工艺以将所述第二抗蚀图案转移至所述目标层。
2.根据权利要求1所述的形成图案的方法，其中提供在其上具有目标层的衬底包括提供在其上具有包含氧化硅，氮化硅，硅或多晶硅的所述目标层的所述衬底。
3.根据权利要求1所述的形成图案的方法，其中执行光刻工艺以将所述光刻胶层图案化为形成所述第一抗蚀图案的每一者的多个第一抗蚀图案，所述第一抗蚀图案的所述每一者的所述宽度L1与所述空隙的宽度相同。
4.根据权利要求1所述的形成图案的方法，其中执行光刻工艺以将所述光刻胶层图案化为形成所述第一抗蚀图案的每一者的多个第一抗蚀图案，所述第一抗蚀图案的所述每一者的所述宽度L1与所述空隙的宽度不相同。
5.根据权利要求1所述的形成图案的方法，其中沉积定向自组装DSA材料层包括沉积包含嵌段共聚物的所述DSA材料层。
6.根据权利要求5所述的形成图案的方法，其中沉积包含嵌段共聚物的所述DSA材料层包括沉积包含苯乙烯及聚甲基丙烯酸甲酯的所述嵌段共聚物。
7.根据权利要求6所述的形成图案的方法，其中对所述DSA材料层进行自组装过程包括在低于所述嵌段共聚物的玻璃转化温度Tg的温度下执行所述自组装过程。
8.根据权利要求1所述的形成图案的方法，其中将光刻胶层涂布到所述目标层上包括以10-50纳米范围内的超薄厚度涂布所述光刻胶层。
9.根据权利要求1所述的形成图案的方法，进一步包括移除所述第二抗蚀图案和所述多个第一抗蚀图案。
10.根据权利要求1所述的形成图案的方法，其中移除所述第二嵌段共聚物图案以形成第二抗蚀图案包括以所述宽度W1形成所述第二抗蚀图案。
11.根据权利要求1所述的形成图案的方法，其中移除所述第二嵌段共聚物图案以形成第二抗蚀图案包括移除所述第二嵌段共聚物图案而不移除所述第一嵌段共聚物图案。
12.根据权利要求1所述的形成图案的方法，其中移除所述第二嵌段共聚物图案以形成第二抗蚀图案包括形成包含所述第一嵌段共聚物图案的所述第二抗蚀图案。
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