CN107172799A - 一种提高通用存储器芯片走线的静电释放能力的方法 - Google Patents

一种提高通用存储器芯片走线的静电释放能力的方法 Download PDF

Info

Publication number
CN107172799A
CN107172799A CN201710229776.4A CN201710229776A CN107172799A CN 107172799 A CN107172799 A CN 107172799A CN 201710229776 A CN201710229776 A CN 201710229776A CN 107172799 A CN107172799 A CN 107172799A
Authority
CN
China
Prior art keywords
electro
storage chip
cabling
purpose storage
double
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710229776.4A
Other languages
English (en)
Inventor
张坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JINGCHEN SEMICONDUCTOR (SHANGHAI) CO Ltd
Amlogic Shanghai Co Ltd
Original Assignee
JINGCHEN SEMICONDUCTOR (SHANGHAI) CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JINGCHEN SEMICONDUCTOR (SHANGHAI) CO Ltd filed Critical JINGCHEN SEMICONDUCTOR (SHANGHAI) CO Ltd
Priority to CN201710229776.4A priority Critical patent/CN107172799A/zh
Publication of CN107172799A publication Critical patent/CN107172799A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
    • H05K1/0257—Overvoltage protection
    • H05K1/0259—Electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Elimination Of Static Electricity (AREA)

Abstract

本发明涉及芯片走线的静电释放能力，尤其涉及通用存储器芯片的走线的静电释放能力方法。本发明的提高通用存储器芯片走线的静电释放能力的方法，应用于双层PCB板，于双层PCB板上设置通用存储器芯片的第一电路走线布局，第一电路走线布局由第一地址线，第一指令线，第一数据线和第一接地回路组成，第一地址线，第一指令线，第一数据线和第一接地回路之间的间距设置在4mil～8mil之间；第一接地回路设置于第一电路走线布局的外围，以隔离静电能量。本发明将通用存储器芯片的各走线的间距由传统的10mil缩小至4mil～8mil，减小了双层PCB板的面积，从而留出了足够的空间给接地回路做隔离，防止静电释放能量进入。

Description

一种提高通用存储器芯片走线的静电释放能力的方法
技术领域
本发明涉及芯片走线的静电释放能力，尤其涉及一种通用存储器芯片的走线的静电释放能力方法。
背景技术
静电对PCB板上的芯片可以产生三个危害：①吸引或排斥(吸附灰尘)；②与大地有电位差(可高达几万伏特，造成半导体器件的介质击穿)；③会产生放电电流：静电的能量虽然较小，但是放电过程十分短暂，往往是一瞬间就完成，只能提供爆炸性的击穿能量，会产生极大的破坏力。为了避免静电释放对PCB板上的芯片所带来的危害，传统的提高通用存储器芯片的走线的静电释放能力的方法有：(1)如图1所示，将通用存储器芯片走线的地址线，指令线以及数据线串接电阻；PCB板上芯片的各走线之间的间距设置为10mil～12mil；使用大面积的双层PCB板来增加串接的电阻或者加强电源以及接地回路的面积；(2)在片上系统和通用存储器芯片的外围增加屏蔽罩。但是上述第一种方法需要占用较大面积的PCB板，这种PCB板的尺寸都在90mm*90mm以上，从而带来成本的上升。而第二种通过增加屏蔽罩的方法，其抗静电释放的能力比较差，并没有明显的抗静电释放的能力的优势。
发明内容
针对目前通用存储器芯片的走线存在的静电释放问题，本发明提供一种提高通用存储器芯片走线的静电释放能力的方法。
本发明解决技术问题所采用的技术方案为：
一种提高通用存储器芯片走线的静电释放能力的方法，应用于双层PCB板，
于所述双层PCB板上设置所述通用存储器芯片的第一电路走线布局，所述第一电路走线布局由第一地址线，第一指令线，第一数据线和第一接地回路组成，所述第一地址线，第一指令线，第一数据线和第一接地回路之间的间距设置在4mil～8mil之间；
所述第一接地回路设置于所述第一电路走线布局的外围，以隔离静电能量。
优选的，所述第一地址线，所述第一指令线，所述第一数据线和所述第一接地回路之间的间距设置为4mil。
优选的，所述双层PCB板的长度不大于90mm。
优选的，所述双层PCB板的长度为90mm。
优选的，所述双层PCB板的宽度不大于90mm。
优选的，所述双层PCB板的宽度为90mm。
优选的，所述双层PCB的长度大于90mm，所述双层PCB板的宽度大于90mm。
优选的，于所述双层PCB板上设置一片上系统的第二电路走线布局，所述第二电路走线布局包括第二地址线，第二指令线，第二数据线和第二接地回路。
优选的，所述第一地址线连接所述第二地址线，所述第一指令线连接所述第二指令线，所述第一数据线连接所述第二数据线。
优选的，所述第一接地回路和所述第二接地回路为同一接地回路。
本发明的有益效果：本发明通过将通用存储器芯片的电路走线布局的间距由传统的10mil缩小至4mil～8mil，不仅减小了双层PCB板的面积，从而为电路走线布局的外围布线留出了足够的空间给接地回路做隔离，防止了静电释放能量进入，提高了PCB板上的信号承受高电压的能力。
附图说明
图1为现有技术中的通用存储器芯片的电路走线布局的示意图。
图2为本发明的实施例的通用存储器芯片的电路走线布局的示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
如图2所示，本发明的一种提高通用存储器芯片2走线的静电释放能力的方法，应用于双层PCB板，于双层PCB板上设置通用存储器芯片2的第一电路走线布局，第一电路走线布局由第一地址线，第一指令线，第一数据线和第一接地回路4组成，第一地址线，第一指令线，第一数据线和第一接地回路4之间的间距3设置在4mil～8mil之间；第一接地回路4设置于第一电路走线布局的外围，以隔离静电能量。
本发明的实施例如图2所示，通过将通用存储器芯片2的第一电路走线布局中的第一地址线，第一指令线，第一数据线和第一接地回路4的布线间距3设置为4mi～8mil之间，从而缩小了双层PCB的面积，为第一电路走线布局的外围留出了足够的空间给第一接地回路4做隔离，防止了能量从外围进入。
本发明优选的实施例，第一地址线，第一指令线和第一数据线和第一接地回路4之间的间距3设置为4mil。
当第一地址线，第一指令线，第一数据线和第一接地回路4之间的间距3设置为4mil时，不仅能够进一步缩小双层PCB板的面积，还能够提高各个布线的信号所承受的静电电压的能力。因为本实施例经过试验证明，当对双层PCB板上的通用存储器芯片2的各走线通过静电枪进行静电释放能力的打击时，该实施例的方法能够将裸PCB板的信号所能承受的电压提高至5KV，而传统的各走线间距3设置为10mil的双层PCB所能承受的电压仅有2KV。
本发明优选的实施例，双层PCB板的长度不大于90mm。
本发明优选的实施例，双层PCB板的长度为90mm。
本发明优选的实施例，双层PCB板的宽度不大于90mm。
本发明优选的实施例，双层PCB板的宽度为90mm。
本发明优选的实施例，双层PCB的长度大于90mm，双层PCB板的宽度大于90mm。
传统的双层PCB板由于在通用存储器芯片2的各走线上串接了电阻，并且各走线的间距3也相对而言设置的比较宽，很难达到本发明优选的实施例的双层PCB板的长度和宽度。
本发明优选的实施例，于双层PCB板上设置一片上系统1的第二电路走线布局，第二电路走线布局包括第二地址线，第二指令线，第二数据线和第二接地回路4。
本发明优选的实施例，第一地址线连接第二地址线，第一指令线连接第二指令线，第一数据线连接第二数据线。
本发明优选的实施例，第一接地回路4和第二接地回路4为同一接地回路4。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所做出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种提高通用存储器芯片走线的静电释放能力的方法，应用于双层PCB板，其特征在于，
于所述双层PCB板上设置所述通用存储器芯片的第一电路走线布局，所述第一电路走线布局由第一地址线，第一指令线，第一数据线和第一接地回路组成，所述第一地址线，第一指令线，第一数据线和第一接地回路之间的间距设置在4mil～8mil之间；
所述第一接地回路设置于所述第一电路走线布局的外围，以隔离静电能量。
2.根据权利要求1所述的提高通用存储器芯片的走线的静电释放能力的方法，其特征在于，所述第一地址线，所述第一指令线，所述第一数据线和所述第一接地回路之间的间距设置为4mil。
3.根据权利要求1所述的提高通用存储器芯片的走线的静电释放能力的方法，其特征在于，所述双层PCB板的长度不大于90mm。
4.根据权利要求1所述的提高通用存储器芯片的走线的静电释放能力的方法，其特征在于，所述双层PCB板的长度为90mm。
5.根据权利要求1所述的提高通用存储器芯片的走线的静电释放能力的方法，其特征在于，所述双层PCB板的宽度不大于90mm。
6.根据权利要求1所述的提高通用存储器芯片的走线的静电释放能力的方法，其特征在于，所述双层PCB板的宽度为90mm。
7.根据权利要求1所述的提高通用存储器芯片的走线的静电释放能力的方法，其特征在于，所述双层PCB的长度大于90mm，所述双层PCB板的宽度大于90mm。
8.根据权利要求1所述的提高通用存储器芯片的走线的静电释放能力的方法，其特征在于，于所述双层PCB板上设置一片上系统的第二电路走线布局，所述第二电路走线布局包括第二地址线，第二指令线，第二数据线和第二接地回路。
9.根据权利要求8所述的提高通用存储器芯片的走线的静电释放能力的方法，其特征在于，所述第一地址线连接所述第二地址线，所述第一指令线连接所述第二指令线，所述第一数据线连接所述第二数据线。
10.根据权利要求8或9所述的提高通用存储器芯片的走线的静电释放能力的方法，其特征在于，所述第一接地回路和所述第二接地回路为同一接地回路。
CN201710229776.4A 2017-04-10 2017-04-10 一种提高通用存储器芯片走线的静电释放能力的方法 Pending CN107172799A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710229776.4A CN107172799A (zh) 2017-04-10 2017-04-10 一种提高通用存储器芯片走线的静电释放能力的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710229776.4A CN107172799A (zh) 2017-04-10 2017-04-10 一种提高通用存储器芯片走线的静电释放能力的方法

Publications (1)

Publication Number Publication Date
CN107172799A true CN107172799A (zh) 2017-09-15

Family

ID=59849061

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710229776.4A Pending CN107172799A (zh) 2017-04-10 2017-04-10 一种提高通用存储器芯片走线的静电释放能力的方法

Country Status (1)

Country Link
CN (1) CN107172799A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107960010A (zh) * 2017-11-08 2018-04-24 晶晨半导体(上海)股份有限公司 一种印制电路板及其焊接设计

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070228509A1 (en) * 2006-03-31 2007-10-04 Kabushiki Kaisha Toshiba Semiconductor device and memory card using the same
CN102006714A (zh) * 2009-05-26 2011-04-06 北京中庆微数字设备开发有限公司 一种含静电防护结构的电路板
CN106158007A (zh) * 2015-04-28 2016-11-23 晨星半导体股份有限公司 抑制双倍数据率同步动态随机存取存储器信号的电磁辐射干扰的电路结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070228509A1 (en) * 2006-03-31 2007-10-04 Kabushiki Kaisha Toshiba Semiconductor device and memory card using the same
CN102006714A (zh) * 2009-05-26 2011-04-06 北京中庆微数字设备开发有限公司 一种含静电防护结构的电路板
CN106158007A (zh) * 2015-04-28 2016-11-23 晨星半导体股份有限公司 抑制双倍数据率同步动态随机存取存储器信号的电磁辐射干扰的电路结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107960010A (zh) * 2017-11-08 2018-04-24 晶晨半导体(上海)股份有限公司 一种印制电路板及其焊接设计
CN107960010B (zh) * 2017-11-08 2020-08-04 晶晨半导体(上海)股份有限公司 一种印制电路板及其焊接设计

Similar Documents

Publication Publication Date Title
TWI708327B (zh) 超低電容暫態電壓抑制器
CN103107802A (zh) 具有电感器的输入/输出电路
CN100470800C (zh) 用于电设备的esd保护装置
CN105701440A (zh) 具静电防护的指纹感测器
CN101689543B (zh) 集成电路、电子器件及其esd保护
CN108878403A (zh) 静电放电（esd）保护装置以及用于操作esd保护装置的方法
CN107172799A (zh) 一种提高通用存储器芯片走线的静电释放能力的方法
CN203504879U (zh) 防静电、浪涌的pcb结构
CN101267112B (zh) 突波保护电路及利用该突波保护电路的连接器与电子装置
CN103117263A (zh) 一种集成电路封装
KR102192553B1 (ko) 집적 회로, 휴대폰 및 디스플레이 장치
CN204810686U (zh) 防静电焊盘结构和电路板
TW201737459A (zh) 暫態電壓抑制積體電路
Salman et al. Mutual ballasting: A novel technique for improved inductive system level IEC ESD stress performance for automotive applications
CN209375131U (zh) 一种静电防护结构
CN107238769A (zh) 一种分析芯片走线的静电释放能力的方法
CN114747109B (zh) 一种esd保护电路
CN206516631U (zh) 防止静电放电的保护装置以及电子系统
CN107786195B (zh) 一种利用低压器件实现耐高压的高速io电路
CN103985706B (zh) 静电放电防护装置及其电子装置
CN109473963A (zh) 一种静电防护结构
CN103268775A (zh) 存储芯片、存储设备及存储芯片使用方法
CN212677039U (zh) 静电防护装置
CN109216344A (zh) 具低压基极触发静电电流放电电路的高压静电保护电路
CN203072256U (zh) 可兼容多种芯片的硬件电路结构及具有该电路结构的电器设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
CB02 Change of applicant information

Address after: 201203 Shanghai Guo Shou Jing Road, Zhangjiang High Tech Park of Pudong New Area No. 351 Building No. 2 room 647-09

Applicant after: Crystal semiconductor (Shanghai) Limited by Share Ltd

Address before: 201203 Shanghai Guo Shou Jing Road, Zhangjiang High Tech Park of Pudong New Area No. 351 Building No. 2 room 647-09

Applicant before: Jingchen Semiconductor (Shanghai) Co., Ltd.

CB02 Change of applicant information
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170915

RJ01 Rejection of invention patent application after publication