TWI708327B

TWI708327B - 超低電容暫態電壓抑制器

Info

Publication number: TWI708327B
Application number: TW108130722A
Authority: TW
Inventors: 曾奕銘
Original assignee: 晶焱科技股份有限公司
Priority date: 2018-09-12
Filing date: 2019-08-28
Publication date: 2020-10-21
Also published as: CN110021922B; TW202015180A; US10944255B2; CN110021922A; US20200083703A1

Abstract

一種具有超低電容之多通道暫態電壓抑制器，包括：複數個電性耦接於一靜電放電匯流線與接地端之間的二極體串列，其中，每一個二極體串列係連接一輸入輸出接腳；一電性耦接於該靜電放電匯流線之箝位電路；以及一第一二極體，該第一二極體之陽極係連接該箝位電路，陰極連接於接地端。一第二二極體係可選擇性地設置於第一二極體與該些二極體串列之間，該第二二極體之陽極係連接接地端，陰極連接於該些二極體串列之一共同陽極。藉由本發明之設計，此種多通道暫態電壓抑制器係可兼具超低之電容值，並同時維持較小的電路佈局面積。

Description

超低電容暫態電壓抑制器

本發明係有關於一種暫態電壓抑制器，特別是一種具有超低電容值之多通道暫態電壓抑制器。

隨著現今科技的快速發展，積體電路（integrated circuit，IC）係已被廣泛地應用於各類電子元件中。請參考第1圖所示，其係為先前技術對核心電路進行靜電防護之示意圖，如第1圖所示，靜電防護元件（ESD protector）1係為本領域具通常知識者廣泛的使用，在設計積體電路之佈局時是相當重要之存在，其係可用以防止一被保護元件2免於遭受靜電放電事件。此類被保護元件2通常為易被靜電放電事件所破壞之核心電路。

在現有技術中，先前資料已有許多相關之文獻，皆有揭露暫態電壓抑制器（transient voltage suppressors ，TVS）係為一種相當常見可用以進行靜電防護之元件，舉例來說，請參考第2圖所示，其係為先前技術使用一單向設計之暫態電壓抑制器之示意圖，如第2圖所示，暫態電壓抑制器200包括一齊納二極體Z1與複數個二極體D1，然而利用此種單向設計的缺失在於，要降低電路中的電容值是極為困難的。為了要解決此類設計電容過高的問題，第3圖揭露了一種使用串接二極體設計之暫態電壓抑制器之示意圖，利用此種設計，藉由串接多個二極體D1，明顯地可達到低電容之目的，然而，值得注意的是，隨著暫態電壓抑制器之通道數量增加時，因各個通道皆必須串接有二極體D1，此舉將使得二極體D1的使用數量與電路的佈局面積激增，大幅增加了電路成本。換言之，利用第3圖所揭示之技術來實施多通道的暫態電壓抑制器時，必須消耗更大的佈局面積與更高的製作成本。

第4圖係為先前技術使用一雙向設計之暫態電壓抑制器之示意圖，其係可實現較低電容值的暫態電壓抑制器，解決暫態電壓抑制器電容過高的問題。然而，不可避免的是，此種雙向設計的暫態電壓抑制器其逆向箝位電壓（negative clamp voltage）亦會隨之劇烈地增加，因此降低其保護後端電路之能力。

緣是，考量到現有技術存在之諸多缺失，故，本發明人係有感於上述缺失之可改善，且依據多年來從事此方面之相關經驗，悉心觀察且研究之，並配合學理之運用，而提出一種設計新穎且有效改善上述缺失之本發明，其係揭露一種創新且具有超低電容之多通道暫態電壓抑制器結構，其具體之架構及實施方式將詳述於下。

為解決習知技術存在的問題，本發明之一目的係在於提出一種創新之暫態電壓抑制器。藉由本發明之設計，將其應用於多通道的暫態電壓抑制器設計，可以得到超低電容特性的暫態電壓抑制器，並且不增加其電路佈局面積。

為達到本發明之發明目的，本發明係揭露一暫態電壓抑制器，包括：至少一二極體串列、一箝位電路、以及一第一二極體。其中，該至少一二極體串列係電性耦接於一靜電放電匯流線與一接地端，並且包含至少兩個相互串接之通道二極體，一輸入輸出接腳係連接於相鄰該兩個通道二極體之連接處。箝位電路係電性耦接於該靜電放電匯流線，以作為靜電防護。第一二極體之陽極係連接該箝位電路，第一二極體之陰極係連接該接地端，第一二極體係串聯該箝位電路，並與該至少一二極體串列形成並聯。

緣此，當一正向脈衝發生時，其放電電流路徑係由輸入輸出接腳開始、依序經過該二極體串列中之通道二極體、箝位電路、以及第一二極體最終導向接地端。而當一負向脈衝發生時，其放電電流路徑係由接地端經過該二極體串列中之通道二極體最終導向輸入輸出接腳。

根據本發明之實施例，一第二二極體更可選擇性地設置於第一二極體與二極體串列之間。其中，第二二極體之陽極係連接接地端，第二二極體之陰極係連接該二極體串列之陽極。

更進一步而言，當應用本發明之設計於多通道設計而為一種具有超低電容之多通道暫態電壓抑制器時，其係包括：複數個二極體串列、複數個輸入輸出接腳、一箝位電路、以及一第一二極體。其中，二極體串列係電性耦接於靜電放電匯流線與接地端，每一個二極體串列係彼此並聯，且各個二極體串列係包含至少兩個相互串接之通道二極體。每一個輸入輸出接腳係連接於每一個二極體串列中相鄰兩個通道二極體之連接處。箝位電路係電性耦接於該靜電放電匯流線，以作為靜電防護。第一二極體之陽極係連接該箝位電路，第一二極體之陰極係連接該接地端，第一二極體係串聯該箝位電路，並與該些二極體串列形成並聯。

根據本發明之一實施例，更可選擇性地設置有複數個第二二極體，其中每一個二極體串列中包括有一第二二極體，使得第二二極體之陽極係連接該接地端，第二二極體之陰極係連接通道二極體之陽極。

另一方面而言，為了要降低多通道暫態電壓抑制器中第二二極體龐大數量的使用，根據本發明之另一實施例，亦可選擇性地僅設置單一個第二二極體，使得該第二二極體之陽極係連接該接地端，該第二二極體之陰極係連接該些二極體串列之一共同陽極，達到降低多通道暫態電壓抑制器佈局面積的目標。

綜上所陳，本發明成功地揭示了一種超低電容暫態電壓抑制器的設計並將其應用於多通道的應用。根據不同之電路需求及規格，其係可選擇性地配置有單一或複數個第二二極體，則皆可用以實施本發明之發明目的。職故，藉由此創新的設計，先前技術存在已久之電容過高的問題，係可經由本發明之改良而成功消弭，同時藉由此創新之設計，係可在不增加逆向箝位電壓以及電路佈局面積之條件下，有效地降低暫態電壓抑制器之電容。

底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

以上有關於本發明的內容說明，與以下的實施方式係用以示範與解釋本發明的精神與原理，並且提供本發明的專利申請範圍更進一步的解釋。本發明之實施例將藉由下文配合相關圖式進一步加以解說，並盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。

以下本發明所揭露之技術特徵與方法手段，係用以使本領域具備通常知識者能根據本發明所揭露之技術思想了解、製造、與使用本發明。然而，該些實施並不能用以限制本發明之發明範疇。本領域具通常知識者在參閱以下本發明之詳細說明後，當可在不超過本發明之發明範圍內自行變化與修飾，而皆應隸屬於本發明之發明範疇。有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

為了有效克服習知技術的諸多缺失，本發明係針對此發明目的提出一種較佳的改良設計，請參閱第5圖，其係為根據本發明第一實施例之暫態電壓抑制器之示意圖，如第5圖所示，本發明所揭露之暫態電壓抑制器10包括至少一二極體串列S1、一箝位電路20、一第一二極體DF1、以及一第二二極體DS2。其中，二極體串列S1係電性耦接於一靜電放電匯流線（ESD bus line）30，二極體串列S1包含至少兩個相互串接之通道二極體DC1, DC2。

一輸入輸出接腳IO1係連接於相鄰兩個通道二極體DC1, DC2之連接處，用以作為訊號之輸入與輸出節點。箝位電路20係電性耦接於該靜電放電匯流線30，以進行靜電放電防護。根據本發明之實施例，其中該靜電放電匯流線30例如可耦接於一高電壓位準（Vcc）或是作為簡單的浮接節點，皆可用以實施本發明之發明目的。

根據本發明之實施例，第一二極體DF1之陽極係連接於箝位電路20，第一二極體DF1之陰極係連接於接地端GND。再者，第二二極體DS2之陽極係連接於接地端GND，且第二二極體DS2之陰極係連接於二極體串列S1之通道二極體DC2。如此一來，第一二極體DF1係串聯箝位電路20，並且在靜電放電匯流線30與接地端GND之間，與串聯後之二極體串列S1與第二二極體DS2形成電性連結。當一正向脈衝發生時，其對應之放電電流路徑係由輸入輸出接腳IO1開始、依序經過通道二極體DC1、箝位電路20、以及第一二極體DF1最終導向接地端GND。另一方面而言，當一負向脈衝發生時，其對應之放電電流路徑係由接地端GND開始、依序經過第二二極體DS2以及二極體串列S1中之通道二極體DC2最終導向輸入輸出接腳IO1。

第6圖係為根據本發明第二實施例之多通道暫態電壓抑制器之示意圖。相較於第5圖所示之第一實施例，此第二實施例揭露的是一種多通道的設計，其中多通道暫態電壓抑制器10a包括複數個二極體串列S1, S2, S3, S4…、複數個輸入輸出接腳IO1, IO2, IO3, IO4…、箝位電路20、一第一二極體DF1、以及複數個第二二極體DS2。

其中，每一個二極體串列S1, S2, S3, S4係彼此並聯，並且電性耦接於靜電放電匯流線30與接地端GND之間。每一個二極體串列S1, S2, S3, S4係包含至少兩個相互串接之通道二極體DC1, DC2。

每一個輸入輸出接腳係連接於每一個二極體串列S1, S2, S3, S4中相鄰兩個通道二極體DC1, DC2之連接處。舉例來說，輸入輸出接腳IO1係電性連接於二極體串列S1；輸入輸出接腳IO2係電性連接於二極體串列S2；輸入輸出接腳IO3係電性連接於二極體串列S3；輸入輸出接腳IO4係電性連接於二極體串列S4，以各自作為每一個二極體串列中訊號之輸入與輸出節點。

箝位電路20係電性耦接於該靜電放電匯流線30，以達成靜電放電防護。第一二極體DF1之陽極係連接於箝位電路20，第一二極體DF1之陰極係連接於接地端GND。與第5圖所示之第一實施例相異的是，在第6圖所示之實施例中，每一個二極體串列S1, S2, S3, S4中更包括有一第二二極體DS2，其陽極係連接於接地端GND，且第二二極體DS2之陰極係連接於每一個二極體串列S1, S2, S3, S4中之通道二極體DC2。藉由此獨特設計，本發明係可實現一種具有超低電容之多通道暫態電壓抑制器。然而，值得注意的是，在此種多通道的設計當中，由於必須使用到多個第二二極體DS2，雖然可以達成降低電容值的目的，但伴隨而來的是消耗過多的晶片佈局面積。

為了要改善此種缺失，同時兼顧”低電容”與”低晶片佈局面積”，本發明遂揭露有第7圖之設計。請參閱第7圖所示，其係為根據本發明第三實施例之具有超低電容之多通道暫態電壓抑制器之示意圖，相較於第6圖所示之第二實施例，此第三實施例揭露的多通道暫態電壓抑制器10b僅需使用到單一個第二二極體DS2，其陽極係連接於接地端GND，且第二二極體DS2之陰極係連接於該些二極體串列S1, S2, S3, S4之一共同陽極，藉此大幅減少如第6圖所示結構中必須使用到過多的第二二極體DS2數量。由此觀之，本發明所揭露第7圖之架構，其係可同時兼具”低電容”與”低晶片佈局面積”之功效與優勢。

第8圖與第9圖係進一步揭示本發明之第四與第五實施例，由此等實施例可以看出，在先前第一、第二、以及第三實施例中所使用到的第二二極體DS2其係可選擇性地移除而不需要配置。第8圖揭示的暫態電壓抑制器10c係僅包含有至少一二極體串列S1、一箝位電路20、以及一第一二極體DF1，該些元件之配置與作動係如本發明第5圖所述，其中之差異惟在於移除第二二極體DS2而已，故在此不再贅述。至於，第9圖乃是根據第8圖所示之結構，將其改良為多通道的應用，多通道暫態電壓抑制器10d包括有複數個二極體串列S1, S2, S3, S4、以及複數個輸入輸出接腳IO1, IO2, IO3, IO4。

另一方面而言，根據本發明之第六實施例，其中二極體串列的設計型態係不以前述第5、6、7、8、9圖所列為限。換言之，請參閱本發明所揭露之第六實施例，其中二極體串列S1’更可包括兩個以上的通道二極體，如第10圖所示，其係以二極體串列S1’包含四個通道二極體DC1, DC2, DC3, DC4作為一示範例之說明。在此情況下，輸入輸出接腳IO1係電性連接於該些通道二極體DC1, DC2, DC3, DC4之連結中點處，以平均分配該些通道二極體DC1, DC2, DC3, DC4。唯值得說明的是，本發明並不以此實施例為限。根據本發明所揭露之技術特徵與方法手段，前述之第5、6、7、8、9圖所列之電路結構皆可以二極體串列包括兩個以上或複數個通道二極體來實施之，以使本領域具備通常知識者能根據本發明所揭露之技術思想了解、製造、與使用本發明，而仍隸屬於本發明之發明範圍。

更進一步而言，根據本發明所揭露之超低電容暫態電壓抑制器，其更可應用於更廣之技術領域，因應不同之應用設計，在一實施例中，箝位電路例如可為一側向雙載子接面電晶體（bipolar junction transistor，BJT）、一矽控整流器（Silicon controlled rectifier，SCR）、或是一齊納二極體。請參見第11圖所示為本發明之第七實施例，其中所示之箝位電路20係以一齊納二極體實施之。

是以，綜上所陳，顯見本發明已揭露有諸多實施例（如第5圖至第11圖所示），以充分說明與解釋本發明之技術方案、特徵與所能達成之功效。相較於習知技術，本發明實前所未見地揭露了一種兼具新穎性與進步性之超低電容暫態電壓抑制器，並可進一步應用於多通道之設計領域。當應用本發明所揭露之暫態電壓抑制器，相較於習知技術，其電容值係可成功地被大幅降低。同時，由於維持了單向通道的性質，逆向箝位電壓亦不至於隨之大幅度的增加。再者，當應用於多通道設計時，更可控制電路架構仍維持較少的佈局面積，由此有效減少晶片成本與製程之複雜度。

緣是，申請人認為本發明在未來科技、產業、及研究領域的發展上係為獨樹一格、有效率、且極具高度競爭力者，其應具備專利要件，祈貴審查委員詳鑒之。

以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。

1:靜電防護元件 2::被保護元件 10, 10c:暫態電壓抑制器 10a, 10b, 10d:多通道暫態電壓抑制器 20:箝位電路 30:靜電放電匯流線 200:暫態電壓抑制器 Z1:齊納二極體 D1:二極體 S1’, S1, S2, S3, S4:二極體串列 DF1:第一二極體 DS2:第二二極體 DC1, DC2, DC3, DC4:通道二極體 IO1, IO2, IO3, IO4:輸入輸出接腳 GND:接地端

第1圖係為先前技術對核心電路進行靜電防護之示意圖。第2圖係為先前技術使用一單向設計之暫態電壓抑制器之示意圖。第3圖係為一種使用串接二極體設計之暫態電壓抑制器之示意圖。第4圖係為先前技術使用一雙向設計之暫態電壓抑制器之示意圖。第5圖係為根據本發明第一實施例之暫態電壓抑制器之示意圖。第6圖係為根據本發明第二實施例之具有超低電容之多通道暫態電壓抑制器之示意圖。第7圖係為根據本發明第三實施例之具有超低電容之多通道暫態電壓抑制器之示意圖。第8圖係為根據本發明第四實施例之暫態電壓抑制器之示意圖。第9圖係為根據本發明第五實施例之多通道暫態電壓抑制器之示意圖。第10圖係為根據本發明第六實施例之暫態電壓抑制器之示意圖。第11圖係為根據本發明第七實施例之暫態電壓抑制器之示意圖。

10b:多通道暫態電壓抑制器

20:箝位電路

30:靜電放電匯流線

DF1:第一二極體

DS2:第二二極體

DC1,DC2:通道二極體

IO1,IO2,IO3,IO4:輸入輸出接腳

GND:接地端

Claims

一種超低電容暫態電壓抑制器，包括：至少一二極體串列，係電性耦接於一靜電放電匯流線與一接地端，其中該至少一二極體串列包含至少兩個相互串接之通道二極體，一輸入輸出接腳係連接於相鄰該兩個通道二極體之連接處；一箝位電路，係電性耦接於該靜電放電匯流線；以及一第一二極體，該第一二極體之陽極係連接該箝位電路，該第一二極體之陰極係連接該接地端，該第一二極體係串聯該箝位電路，並與該至少一二極體串列形成並聯。
如請求項 1所述之超低電容暫態電壓抑制器，更包括一第二二極體，該第二二極體之陽極係連接該接地端，該第二二極體之陰極係連接該至少一二極體串列之陽極，使得該第二二極體係串聯該至少一二極體串列，並與串接後之該第一二極體與該箝位電路形成電性連結。
如請求項1所述之超低電容暫態電壓抑制器，更包括複數個該二極體串列與複數個該輸入輸出接腳，其中各該二極體串列係彼此並聯，並且電性耦接於該靜電放電匯流線與該接地端之間，各該輸入輸出接腳係電性連接各該二極體串列。
如請求項3所述之超低電容暫態電壓抑制器，更包括一第二二極體，該第二二極體之陽極係連接該接地端，該第二二極體之陰極係連接該些二極體串列之一共同陽極，使得該第二二極體係串聯該些二極體串列，並與串接後之該第一二極體與該箝位電路形成電性連結。
如請求項3所述之超低電容暫態電壓抑制器，其中每一該二極體串列中更包括有一第二二極體，該第二二極體之陽極係連接該接地端，該第二二極體之陰極係連接該通道二極體之陽極。
如請求項1所述之超低電容暫態電壓抑制器，其中該箝位電路係為一側向雙載子接面電晶體、一矽控整流器、或是一齊納二極體。
如請求項1所述之超低電容暫態電壓抑制器，其中該靜電放電匯流線係可耦接於一高電壓位準或是作為一浮接節點。
如請求項1所述之超低電容暫態電壓抑制器，其中該至少一二極體串列更包含複數個該通道二極體，該輸入輸出接腳係連接於該些通道二極體之連結中點處，以平均分配該些通道二極體。
如請求項1所述之超低電容暫態電壓抑制器，其中當一正向脈衝發生時，其放電電流路徑係由該輸入輸出接腳開始、依序經過該二極體串列中之該通道二極體、該箝位電路、以及該第一二極體最終導向該接地端。
如請求項1所述之超低電容暫態電壓抑制器，其中當一負向脈衝發生時，其放電電流路徑係由該接地端經過該二極體串列中之該通道二極體最終導向該輸入輸出接腳。
一種具有超低電容之多通道暫態電壓抑制器，包括：複數個二極體串列，係電性耦接於一靜電放電匯流線與一接地端，其中各該二極體串列係彼此並聯，且各該二極體串列係包含至少兩個相互串接之通道二極體；複數個輸入輸出接腳，其中各該輸入輸出接腳係連接於各該二極體串列中相鄰該兩個通道二極體之連接處，一箝位電路，係電性耦接於該靜電放電匯流線；以及一第一二極體，該第一二極體之陽極係連接該箝位電路，該第一二極體之陰極係連接該接地端，該第一二極體係串聯該箝位電路，並與該些二極體串列形成並聯。
如請求項11所述之具有超低電容之多通道暫態電壓抑制器，更包括一第二二極體，該第二二極體之陽極係連接該接地端，該第二二極體之陰極係連接該些二極體串列之一共同陽極，使得該第二二極體係串聯該些二極體串列，並與串接後之該第一二極體與該箝位電路形成電性連結。
如請求項11所述之具有超低電容之多通道暫態電壓抑制器，其中每一該二極體串列中更包括有一第二二極體，該第二二極體之陽極係連接該接地端，該第二二極體之陰極係連接該通道二極體之陽極。
如請求項11所述之具有超低電容之多通道暫態電壓抑制器，其中該箝位電路係為一側向雙載子接面電晶體、一矽控整流器、或是一齊納二極體。
如請求項11所述之具有超低電容之多通道暫態電壓抑制器，其中該靜電放電匯流線係可耦接於一高電壓位準或是作為一浮接節點。
如請求項11所述之具有超低電容之多通道暫態電壓抑制器，其中各該二極體串列更包含複數個該通道二極體，各該輸入輸出接腳係連接於該些通道二極體之連結中點處，以平均分配該些通道二極體。
如請求項11所述之具有超低電容之多通道暫態電壓抑制器，其中當一正向脈衝發生時，其放電電流路徑係由至少一該輸入輸出接腳開始、依序經過該二極體串列中之該通道二極體、該箝位電路、以及該第一二極體最終導向該接地端。
如請求項11所述之具有超低電容之多通道暫態電壓抑制器，其中當一負向脈衝發生時，其放電電流路徑係由該接地端經過該二極體串列中之該通道二極體最終導向至少一該輸入輸出接腳。