CN107112304A - 具有借助于有较高密度和较低密度的交替区域的烧结层结合在一起的两个部分的电子夹层结构以及对应的制造方法 - Google Patents

具有借助于有较高密度和较低密度的交替区域的烧结层结合在一起的两个部分的电子夹层结构以及对应的制造方法 Download PDF

Info

Publication number
CN107112304A
CN107112304A CN201580072487.7A CN201580072487A CN107112304A CN 107112304 A CN107112304 A CN 107112304A CN 201580072487 A CN201580072487 A CN 201580072487A CN 107112304 A CN107112304 A CN 107112304A
Authority
CN
China
Prior art keywords
combined
region
density
articulamentum
sinter layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580072487.7A
Other languages
English (en)
Other versions
CN107112304B (zh
Inventor
马汀·贝克尔
罗纳德·艾西尔
加赛克·鲁茨基
弗兰克·奥斯特瓦尔德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Danfoss Silicon Power GmbH
Original Assignee
Danfoss Silicon Power GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Danfoss Silicon Power GmbH filed Critical Danfoss Silicon Power GmbH
Publication of CN107112304A publication Critical patent/CN107112304A/zh
Application granted granted Critical
Publication of CN107112304B publication Critical patent/CN107112304B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
    • H01L2224/27312—Continuous flow, e.g. using a microsyringe, a pump, a nozzle or extrusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
    • H01L2224/27318—Manufacturing methods by local deposition of the material of the layer connector in liquid form by dispensing droplets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
    • H01L2224/2732—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/2741—Manufacturing methods by blanket deposition of the material of the layer connector in liquid form
    • H01L2224/27418—Spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/278—Post-treatment of the layer connector
    • H01L2224/27848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29012—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29016—Shape in side view
    • H01L2224/29017—Shape in side view being non uniform along the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29016—Shape in side view
    • H01L2224/29018—Shape in side view comprising protrusions or indentations
    • H01L2224/29019—Shape in side view comprising protrusions or indentations at the bonding interface of the layer connector, i.e. on the surface of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)
  • Laminated Bodies (AREA)
  • Aiming, Guidance, Guns With A Light Source, Armor, Camouflage, And Targets (AREA)

Abstract

描述了至少具有第一待结合部分(1)和第二待结合部分(2)的电子夹层结构，该第一待结合部分和该第二待结合部分借助于烧结层(3)烧结在一起。烧结层(3)形成为基本上不间断的连接层，该连接层的密度变化的方式使得至少一个较高密度的区域(4a)和至少一个较低密度的区域(4b)彼此交替。还描述了用于形成电子夹层结构的烧结层(3)的方法，其中首先，将烧结材料层(3)基本上连续地施加到第二待结合部分(2)上作为连接层(3)，随后使这个烧结材料层(3)干燥，并且最终，通过将具有该烧结层(3)的该第二待结合部分(2)烧结在第一待结合部分(1)上来产生该连接层(3)的较高密度(4a)和较低密度(4b)的交替区域。烧结材料可以呈点或条纹来施加。该第一待结合部分(1)和该第二待结合部分(2)的有待结合表面可以被安排成平面平行，在这种情况下，烧结层(3)形成为其表面有规律地不均匀，即，它尤其具有呈限定图案的较大厚度的区域(3a)和较小厚度的区域(3b)，这具有的效果是，在烧结工艺之后，在较厚的烧结糊浆施加区域(3a)中存在较高密度的区域(4a)并且在较薄的烧结糊浆施加区域(3b)中存在较低密度的区域(4b)。替代地，该第一待结合部分(1)和该第二待结合部分(2)的有待结合表面可以至少在某些区域中没有被安排成平面平行，其中，通过最初完全均匀的烧结糊浆施加，在待结合部分(1，2)烧结之后具有较小距离的区域(4a)中获得较薄的烧结层，而在距离较大的区域(4b)中形成较厚的烧结层，这最终具有的效果是，与在待结合部分(1，2)之间的距离较大的区域(4b)中相比，在这两个待结合部分(1，2)距彼此有较小距离的区域(4a)中形成较大的密度。尤其在用于功率电子器件的部件中，即便对于具有不同热膨胀系数的待结合部分(1，2)，也实现了高寿命的通过烧结连接的电子夹层结构。

Description

具有借助于有较高密度和较低密度的交替区域的烧结层结合 在一起的两个部分的电子夹层结构以及对应的制造方法
技术领域
本发明涉及一种具有第一待结合部分和第二待结合部分的电子夹层结构，该第一待结合部分和该第二待结合部分借助于烧结层烧结在一起。
背景技术
这种电子夹层结构被用于多种电子部件、尤其用于功率电子器件的部件。无论是哪种情况要必须确保高电流或高电流密度、非常好的热传递(即，高的热流动)以及可靠的机械承载能力，都使用银烧结连接。为了这个目的，有待被烧结在一起的待结合部分通过银烧结层以材料键合彼此连接，银烧结层是尽可能均匀地薄的(典型地具有10μm至50μm的厚度)并且或多或少地被压紧实。除了均匀的层厚度之外，旨在实现在烧结连接层中银颗粒和其他填充物有尽可能均匀的分布。具体地，所谓的低温连接技术对此已经变为已知。这尤其用于大面积双极型半导体的生产。此外，这种技术还用于IGBT模块生产。对于低温连接技术，在约20MPa至30MPa的高机械负载下约230℃的适当温度下的银粉和化学添加剂被用作连接材料，并且使用烧结条件来用于将两个待结合部分烧结在一起。在这种情况下，在衬底与半导体之间创建多孔连接层。这种烧结连接通常相对坚固并且代表在半导体与衬底之间的均匀连接。尤其关于批量生产，这种连接方法的缺点是高的材料成本、与现今的软焊技术不兼容、相当极端的工艺参数、相对较长的烧结工艺、使用贵金属的必要性以及复杂的工具和机器。
除此之外，存在的事实是有待被烧结在一起的待结合部分还通常由不相似材料构成。这也具有的优点是，金属以及金属化的非导体和半导体金属可以可靠地连接。然而，这种有待结合的不相似材料总体上也具有不同的热膨胀系数(CTE)。这具有的效果是，在结合之后，在材料复合物中存在热机械应力，这在一些情况下可能导致电子夹层结构在使用过程中受到损害。
WO 2013/053420 A1披露了一种功率半导体芯片，该功率半导体芯片在上侧具有多个电势表面，金属模制本体以良好导电并良好导热的方式固定在这些电势表面上。将这样的金属模制本体借助于连接层、通过低温烧结技术或通过扩散软焊或粘合剂结合的方式紧固到半导体的金属化层上。
在WO 2013/053419 A1中描述了一种用于在金属模制本体与功率半导体芯片之间提供连接的方法。
这些待结合部分的热机械不匹配必须通过连接层充分抵消。这意味着在固定时间段内保留特定的性质。因此，已经尝试形成尽可能均匀且薄的烧结连接层，以便在各个方面呈现几乎同样良好的性质。存在用于银烧结的多个施加面积，其中这些待结合部分具有非常不同的热膨胀系数、或者至少一个待结合部分具有非常易碎的形式。在这些情况下，银烧结层的弹性是不够的，并且不匹配导致剪切应力，这可能以破坏银烧结层或一个待结合部分的接触层的完整性而告终。
发明内容
本发明的目的因此是提供一种电子夹层结构以及一种用于生产其的方法，烧结层由此关于其性质方面尤其受到影响，其程度使得即便对于具有不同热膨胀系数的待结合部分也能够实现高寿命的由烧结连接的电子夹层结构。该目的因此在于更好抵消待结合部分的CTE不匹配。
根据本发明，电子夹层结构至少具有第一待结合部分和第二待结合部分，该第一待结合部分和该第二待结合部分借助于烧结层烧结在一起。根据本发明，烧结层、优选银烧结层关于其柔性和弹性方面借助于局部特定适配的密度来被影响，以便结果是给予烧结层改进的性质来抵消在待结合部分的热膨胀系数中的不匹配。在这种情况下，烧结层被形成为基本上不间断的连接层，该连接层的密度变化的方式使得至少一个较高密度的区域和至少一个较低密度的区域彼此交替。优选地，较高或较低密度的区域被有规律地安排成关于其在表面积中的分布而言在烧结层中呈限定图案。然而，还可能的是，提供在烧结层内较高和较低密度的区域的无规律分布。这种密度相关的不均匀性在烧结之后存在、并且是由具有非常良好强度(尤其关于粘附力和内聚力)的在待结合部分之间的接触面积以及具有较低强度的区域(例如，在较高密度的区域之间的区域中)的存在而引起的。具有不同性质的这种交替区域的效果是，根据本发明的烧结层、尤其是低温烧结产生的层更加柔性，但尽管如此也具有良好的机械强度性质。如果密度变化是在相同烧结层材料密度方面的变化而不是使用具有不同密度的两种不同材料，则是明显有利的。使用不同材料可能遭受与材料之间的化学反应相关联的问题。这些问题可能包括缺乏时间稳定性、引起长期可靠性问题或腐蚀相关的失效。此外，多种材料的选择更加复杂，因为定制材料对于彼此并对于待结合部分的性质可能并不简单。在使用多于一种材料时，控制最终材料分布也可能更加复杂。
优选地，在施加烧结层时并且在烧结自由流动或是糊状之前，施加了烧结层，其表面有规律地不均匀，即，该烧结层尤其具有呈限定图案的较大厚度的区域和较小厚度的区域。对于待结合部分的烧结糊浆施加的具体厚度变化的效果是，当待结合部分的平面平行表面已经被烧结在一起时，在较厚的烧结糊浆施加区域中存在较高密度的区域并且在较薄的烧结糊浆施加区域中存在较低密度的区域。
然而，还可能的是，为待结合部分提供面朝烧结层的这样一种表面，该表面在烧结之后的最终状态下距彼此有不同的距离。这例如可以通过待结合部分中的至少一者的表面渐变或者通过待结合部分中的至少一者的表面至少在某些区域中没有被形成为平面平行来实现。因此，烧结之后在待结合部分距离较小的区域中获得了较薄的烧结层，而在距离较大的区域中形成了较厚的烧结层。通过最初完全均匀的烧结糊浆施加，这最终具有的效果是，与在待结合部分之间的距离较大的区域中相比，更高的密度形成在这两个待结合部分(即，待结合部分的这两个表面)距彼此距离较小的区域中。取决于相应待结合部分的结合表面的形式，可以因此实现在烧结层内的较高密度区域的规则分布或在烧结层中的较高密度区域的不规则分布。
在第一示例性实施例的情况下(根据该实施例，糊状或高黏度的并仅略微自由流动的烧结材料层在两个待结合部分的表面上不同区域中被施加有不同的厚度)，由于波状或隆起的结构，在施加烧结糊浆之后并且在干燥之后但是在烧结之前获得了所施加的烧结糊浆的高度轮廓。这个高度轮廓代表第一高度轮廓并且涉及所施加的烧结糊浆。在第二示例性实施例的情况下(根据该实施例，尊敬地面朝烧结层的待结合部分的表面被提供使得它们至少在某些区域中没有被安排成平面平行)，同样存在高度轮廓。这个第二高度轮廓因此是形成在待结合部分中的至少一者的表面上的高度轮廓，所施加的烧结糊浆(其同样是仅略微自由流动的或糊状的、或者至少具有相对较高的黏度)优选地基本上以均匀厚度施加到相应的待结合部分的相应表面上，从而由于这两个待结合部分之一的至少一个表面的高度轮廓，在烧结之后形成了连接层，该连接层不仅具有不同厚度的区域、还具有不同密度的区域。
在烧结之后形成的连接层的层的方向上的密度变化提供的优点是，连接层在关于由于彼此烧结在一起的电子夹层结构的这些部分的不同热膨胀系数和不同材料而可能出现的应力方面更加柔性。因此，这也称作为“应力解除”，使根据本发明形成的这种连接层成为可能。
优选地，这些待结合部分具有相应地面朝连接层的表面，这些表面至少在某些区域中被安排成平面平行于彼此。如果两个待结合部分形成的方式使得相应相反的待结合部分在表面形状方面可谓是另一个待结合部分的镜像，则获得待结合部分的互相面朝的表面的平面平行安排的区域，这导致在进行烧结之后在这些区域中的烧结层有基本上恒定的厚度。
优选地，烧结糊浆按点状圆形面积或条纹形面积的限定图案来施加。如果出于烧结的目的将待结合部分烧结成一者在另一者顶上，则当这些待结合部分的这两个互相面朝的表面存在封闭烧结层的平面平行安排时，产生了具有基本上恒定厚度的烧结层，在烧结之后较高密度的区域存在于在烧结之前施加了更多烧结材料层的区域中。在此方面，点状圆形面积应被理解成意味着烧结糊浆以液滴形式施加在相应的结合表面上，这种液滴当然具有三维形式、但在此被称为点状。在这种情况下，烧结糊浆优选地一点一点施加，从而产生最初施加在待结合部分上的烧结糊浆的整体隆起或波状形成，在烧结过程中第二待结合部分被压靠在该整体隆起或波状形成上。
可以例如通过选择施加方法来获得施加到待结合部分上的层厚度的特定变化。在丝网印刷的情况下，与丝网的未掩盖区域相比，在掩盖区域中可以实现较薄的层厚度。在喷墨式方法的情况下，实现了呈点形式的累积物，这同样对于较厚层厚度的区域和较薄层厚度的区域有贡献。在喷涂的情况下，实现了紧邻彼此的线状的层厚度变化、或者可以实现具有十字交叉痕迹的图案状层厚度变化。
优选地，第一待结合部分是金属，并且第二待结合部分是金属非导体或金属化半导体。并且同样优选地，烧结层是基本上含银的连接层。
优选地，电子夹层结构被形成的方式使得第一待结合部分是电势表面元件，并且第二待结合部分是功率半导体结构的衬底。
同样优选地，连接层具有5μm至20μm、尤其10μm至15μm、尤其10μm的厚度。
根据本发明的第二方面，用于形成电子夹层结构的烧结层的方法具有以下步骤：
a)首先，将自由流动的或糊状的、基本上连续的烧结材料层施加到第一待结合部分上。
b)随后使这个烧结材料层干燥。
c)通过将具有该烧结层的第一待结合部分烧结在第二待结合部分上或者在其之后产生烧结层的较高密度和较低密度的交替区域。
优选地，烧结被实施成低温烧结。同样优选地，将厚度在某些区域中变化的烧结材料层施加到待结合部分上(即，呈具有第一高度轮廓的层的形式)，并且第一待结合部分和第二待结合部分被烧结成一者在另一者顶上，其中它们的表面被安排成平面平行、相应地面朝烧结层。优选地，烧结层是基本上包括银的连接层。通过将有变化厚度的烧结材料层施加到第一待结合部分上，在随后将第二待结合部分烧结到第一待结合部分上的过程中产生了具有被较低密度的区域跟随或围绕的较高密度的区域的连接层。以此方式，增加了电子夹层结构的连接层的弹性和柔性，从而使得在操作过程中的寿命和可靠性增加。同样以此方式，由单种烧结材料产生了较高密度和较低密度的交替区域的烧结层。这避免了单独施加两种或更多种不同密度的烧结材料，这种工艺可能涉及额外的步骤并且因此可能需要更长时间、成本更高或者在其他方面在商业上不那么具有吸引力。
优选地，烧结材料层通过丝网印刷、喷墨式施加、喷涂或分配来产生。相应施加的不同方法导致以限定图案施加烧结糊浆时的设计自由度，使得在干燥和烧结之后实现了在连接层中的密度增加区域的限定分布。
优选地，烧结材料层呈限定图案以点或条纹来施加。然而，也可能的是这些点或条纹以不规则的图案来施加；如同样可能的是，条纹以彼此交叉的安排来施加。
为了产生连接层的不同密度的区域，也可能的是，根据本发明的发展，通过相应面朝烧结层的表面将这些待结合部分烧结成一者在另一者顶上，这些表面至少在某些区域中被安排成平面平行。如果例如一个待结合部分在其中央区域与其外围区域相比有所增厚(即，较大的厚度)，并且其中这个厚度可谓被烧结到烧结层中(该烧结层以基本上相同的厚度被施加在相反的待结合部分上作为烧结材料层)，则在外围区域处获得了较低密度的区域，因为与这两个烧结在一起的待结合部分的中央区域相比，在该处面朝彼此的待结合部分的表面之间的距离更大，在该中央区域中已经产生了烧结层的增加密度的区域。优选地，面朝烧结层或连接层的表面至少在某些区域中形成为不是平面平行的。这意味着这些表面具有第二高度轮廓，这导致在烧结之后在连接层中有变化密度的区域。
通过根据本发明的连接层(具有在其表面方向延伸中的变化密度)，可以实现更大的可靠性和柔性，因为以此方式，与提供具有恒定厚度和恒定密度的连接层相比，尤其容易补偿有待烧结在一起并可以由不同的材料良好构成的两个待结合部分的热膨胀系数中的变化。
附图说明
现在在以下附图中的两个示例性实施例的基础上呈现了本发明的进一步的优点和形式，在附图中：
图1a)示出了两个待结合部分和安排在一个待结合部分上的变化厚度的烧结层的基本安排；
图1b)示出了具有烧结在一起的待结合部分和在烧结层中的增加密度的区域的电子夹层结构；
图2示出了沿平面A-A截取的截面视图，以代表较高密度的区域在烧结层中的分布原理；
图3a)示出了具有基本上恒定厚度的烧结层但待结合部分的结合表面之间距离变化的示例性实施例；并且
图3b)示出了在烧结之后根据图3a)的实例，其中在这两个待结合部分之间的烧结层在中央区域有较高密度并在分散外围区域有较低密度。
具体实施方式
在图1a)中，被安排在第一待结合部分1与第二待结合部分2之间的烧结材料层3呈现出基本安排。该烧结材料层呈在第二待结合部分2表面或面朝第一待结合部分1的结合表面上来施加到该第二待结合部分上的仅相对略微自由流动或糊状的烧结糊浆的形式。在这种情况下，烧结糊浆已经以点形式被施加，从而在烧结之前呈现较大厚度的区域3a和较小厚度的区域3b。当被施加时，烧结糊浆具有粘滞稠度，该粘滞稠度的黏度足够高以使得，呈点形式施加并形成第一高度轮廓的单“堆”没有发生完全聚合。在这种状态下，烧结糊浆的干燥也在烧结之前发生，使得在图1a)中表示的烧结材料层的形式基本上对应于烧结之前的形式。
在图1b)中，以基本图示示出了根据图1a)的电子夹层结构，但是是在烧结之后。通过图1b)上示出的箭头来象征进行的烧结操作。在第一待结合部分1与第二待结合部分2之间形成了作为连接层的烧结层3。该烧结层具有不同密度的区域并且因此非均匀地形成。较低密度的区域4b被描绘成有阴影，并且由更高密度的阴影来标识较高密度的区域4a。图1b)示出的是，连接层被构造的方式使得较高密度的区域4a被较低密度的区域4b围绕。在烧结操作过程中，在将第一待结合部分1与第二待结合部分2烧结在一起时，较大厚度的区域3a首先并更强地通过在烧结过程中进行的压力施加而被压缩。按一定方式，成“堆”的烧结糊浆的稠度因而类似于雪。这是因为，在压缩时，堆起初变平并且因而紧凑，因为这个原因，在烧结之后较高密度的区域4a存在于较大厚度的区域3a处。由于较小厚度的区域3b至少起初没有被压缩、或者被压缩得显著地小于较大厚度的区域3a，因此在待结合部分1、2被烧结在一起的过程中，较低密度的区域4b在烧结之后也形成在较小厚度的区域3b中。较高密度的区域4a有规律地分布在烧结层3的表面积上。
在图2中表示了烧结层3中被较低密度的区域4b围绕的较高密度的区域4a的这种规则安排，该图示出了沿图1b)中的平面A-A截取的截面视图。为了实现在连接层的表面方向延伸中较高密度的区域4a的或多或少均匀分布的这种图案，在施加烧结糊浆的过程中需要高度注意并且以点形式均匀施加烧结糊浆的单独堆以形成烧结材料层，如在本情况下的第二待结合部分的结合表面，如在图1a)中所示。在图1b和图2中表示的根据本发明的具有较高密度的区域4a和较低密度的区域4b的烧结层(或者示出的连接层)包含第一示例性实施例，其中，第一待结合部分1和第二待结合部分2的结合表面在整个烧结层上被形成为基本上平面平行。在待结合部分1、2的结合表面的这种平面平行形式的情况下，为了实现根据本发明的连接层，烧结糊浆在结合表面上的施加必须以这种方式发生，使得在烧结前，烧结糊浆在其面朝另一个待结合部分的结合表面的表面上被形成为波状或隆起或者呈高峰和低谷的形式(即，具有第一高度轮廓)。
在图3中，示出了具有根据本发明的变化厚度的连接层的电子夹层结构的另一个示例性实施例，具体地说，在图3a)中处于施加的烧结材料层或烧结糊浆在烧结之前的状态，并且图3b)中是根据图3a)的烧结在一起的电子夹层结构的结果(即，在烧结之后)。
在根据图3的示例性实施例与根据图1和图2的示例性实施例之间的区别因此在于，出于烧结的目的面朝彼此的第一待结合部分与第二待结合部分的结合表面不再被形成为彼此平面平行，并且烧结材料层基本上均匀地施加在第二待结合部分2上(即，具有基本上恒定的厚度)。同样在这个示例性实施例的情况下，烧结糊浆具有与根据图1和图2的示例性实施例的情况类似的稠度。这是因为，如果在将压力施加到待结合部分1、2中的一者或两者上时进行烧结操作，则第一待结合部分1的结合表面在其中央区域的升高的效果是，与没有被表面升高影响的其外围区域相比，实现了烧结材料层3的烧结糊浆的更强的压缩。然而，具有对应过渡的第一待结合部分1的结合表面的两部分区域基本上平面平行于第二待结合部分2的结合表面，在该第二结合部分的结合表面上存在烧结材料层3的基本上均匀厚度施加的烧结糊浆。作为烧结的结果，于是同样再次产生了电子夹层结构，其中这两个待结合部分被烧结在一起并且烧结层具有较高密度的区域4a和较低密度的区域4b。较高密度的区域4a在图3b)中通过交叉阴影来标识，并且较低密度的区域4b通过正常阴影来标识。同样在根据图3b的这个示例性实施例的情况下，考虑到其在不同区域中的密度，连接层不具有均匀的结构。因此，借助于具体带来的在强度上的不同变化，根据本发明的连接层例如能够至少在很大程度上抵消由这两个待结合部分1、2的不同CTE引起的不同热膨胀，这两个待结合部分将在这些待结合部分的不同温度下被烧结在一起。
标记清单
1第一待结合部分
2第二待结合部分
3烧结层/烧结材料层
3a较大厚度的区域
3b较小厚度的区域
4a较高密度的区域
4b较低密度的区域

Claims (17)

1.具有第一待结合部分和第二待结合部分的电子夹层结构，该第一待结合部分和该第二待结合部分借助于烧结层烧结在一起，
其特征在于，该烧结层被形成为基本上不间断的连接层，该连接层的密度变化的方式使得至少一个较高密度的区域和至少一个较低密度的区域彼此交替。
2.根据权利要求1所述的电子夹层结构，其特征在于，该烧结层具有呈限定图案的多个较大密度的区域和多个较低密度的区域。
3.根据权利要求2所述的电子夹层结构，其特征在于，这些限定图案由点状圆形面积或条纹面积构成。
4.根据权利要求1所述的电子夹层结构，其特征在于，该连接层具有尤其呈限定图案的多个较大厚度的区域和多个较小厚度的区域。
5.根据权利要求1至4中任一项所述的电子夹层结构，其特征在于，这些待结合部分具有相应地面朝该连接层的表面，这些表面至少在某些区域中被安排成平面平行于彼此。
6.根据权利要求5所述的电子夹层结构，其特征在于，该连接层在这些待结合部分的面朝该连接层的表面的平面平行安排的相应区域中具有基本上恒定的厚度。
7.根据权利要求1至4中任一项所述的电子夹层结构，其特征在于，这些待结合部分具有相应地面朝该连接层的表面，这些表面至少在某些区域中没有被安排成平面平行于彼此。
8.根据权利要求1至7中任一项所述的电子夹层结构，其特征在于，该第一待结合部分是金属，并且该第二待结合部分是金属化非导体或者金属化半导体。
9.根据权利要求1至8中任一项所述的电子夹层结构，其特征在于，该烧结层是基本上含银的连接层。
10.根据权利要求1至9中任一项所述的电子夹层结构，其特征在于，该第一待结合部分是电势表面元件，并且该第二待结合部分是功率半导体结构的衬底。
11.根据权利要求1至10中任一项所述的电子夹层结构，其特征在于，该连接层具有5μm至20μm、尤其10μm至15μm、尤其10μm的厚度。
12.用于形成根据权利要求1至11中任一项所述的电子夹层结构的烧结层的方法，该方法具有以下步骤：
a)在第一待结合部分上施加自由流动的或糊状的、基本上连续的烧结材料层，
b)使该烧结材料层干燥，
c)通过d)将具有该烧结层的该第一待结合部分烧结在第二待结合部分上来在形成为连接层的该烧结层中产生较高密度和较低密度的交替区域。
13.根据权利要求12所述的方法，其中，烧结被实施为低温烧结。
14.根据权利要求12或13所述的方法，其中，在已经将厚度在某些区域中变化的烧结层施加到该第一待结合部分上之后，该第一待结合部分和该第二待结合部分被烧结成一者在另一者顶上，其中该第一待结合部分和该第二待结合部分的表面被安排成平面平行、相应地面朝该烧结层，该烧结层是基本上含银的连接层。
15.根据权利要求12至14中任一项所述的方法，其中，该烧结材料层是通过丝网印刷、喷墨式施加、喷涂或分配来产生的。
16.根据权利要求12至15中任一项所述的方法，其中，该烧结材料层按限定图案呈点或条纹来施加。
17.根据权利要求12或13所述的方法，其中，在已经将厚度在相应区域中基本上恒定的烧结材料层施加到该待结合部分上之后，该第一待结合部分和该第二待结合部分被烧结成一者在另一者顶上，其中该第一待结合部分和该第二待结合部分的表面至少在某些区域中没有被安排成平面平行、相应地面朝该烧结材料层。
CN201580072487.7A 2014-11-07 2015-10-30 具有借助于有较高密度和较低密度的交替区域的烧结层结合在一起的两个部分的电子夹层结构以及对应的制造方法 Active CN107112304B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102014222818.2A DE102014222818B4 (de) 2014-11-07 2014-11-07 Elektronik-Sandwichstruktur mit zwei mittels einer Sinterschicht zusammengesinterten Fügepartnern
DE102014222818.2 2014-11-07
PCT/EP2015/075283 WO2016071233A2 (en) 2014-11-07 2015-10-30 Electronic sandwich structure with two parts to be joined that are sintered together by means of a sintering layer

Publications (2)

Publication Number Publication Date
CN107112304A true CN107112304A (zh) 2017-08-29
CN107112304B CN107112304B (zh) 2021-07-27

Family

ID=54478009

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580072487.7A Active CN107112304B (zh) 2014-11-07 2015-10-30 具有借助于有较高密度和较低密度的交替区域的烧结层结合在一起的两个部分的电子夹层结构以及对应的制造方法

Country Status (4)

Country Link
US (1) US10332858B2 (zh)
CN (1) CN107112304B (zh)
DE (1) DE102014222818B4 (zh)
WO (1) WO2016071233A2 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6399906B2 (ja) * 2014-11-20 2018-10-03 三菱電機株式会社 パワーモジュール
US20170294397A1 (en) * 2016-04-08 2017-10-12 Hamilton Sundstrand Corporation Die and substrate assembly with graded density bonding layer
EP3416186A1 (en) * 2017-06-14 2018-12-19 Infineon Technologies AG Semiconductor substrate arrangement with a connection layer with regions of different porosity and method for producing the same
JP7130445B2 (ja) * 2018-06-05 2022-09-05 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202586A (ja) * 2005-01-20 2006-08-03 Nissan Motor Co Ltd 接合方法及び接合構造
CN103635997A (zh) * 2011-07-04 2014-03-12 罗伯特·博世有限公司 用于制造结构化的烧结连接层的方法以及具有结构化的烧结连接层的半导体器件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4017347A (en) * 1974-03-27 1977-04-12 Gte Sylvania Incorporated Method for producing ceramic cellular structure having high cell density
JP3831208B2 (ja) 2001-05-22 2006-10-11 株式会社東芝 半導体装置および半導体装置の製造方法
JP2005507805A (ja) * 2001-10-30 2005-03-24 コンセプト レーザー ゲーエムベーハー 三次元の焼結成形品の製造方法
JP5012239B2 (ja) 2007-06-13 2012-08-29 株式会社デンソー 接合方法及び接合体
WO2009157160A1 (ja) 2008-06-25 2009-12-30 パナソニック株式会社 実装構造体、及び実装構造体の製造方法
DE102009022660B3 (de) * 2009-05-26 2010-09-16 Semikron Elektronik Gmbh & Co. Kg Befestigung eines Bauelements an einem Substrat und/oder eines Anschlusselementes an dem Bauelement und/oder an dem Substrat durch Drucksinterung
JP5525335B2 (ja) 2010-05-31 2014-06-18 株式会社日立製作所 焼結銀ペースト材料及び半導体チップ接合方法
KR101204187B1 (ko) 2010-11-02 2012-11-23 삼성전기주식회사 소성 접합을 이용한 파워 모듈 및 그 제조 방법
DE102011115887A1 (de) 2011-10-15 2013-04-18 Danfoss Silicon Power Gmbh Leistungshalbleiterchip mit oberseitigen Potentialflächen
DE202012004434U1 (de) 2011-10-15 2012-08-10 Danfoss Silicon Power Gmbh Metallformkörper zur Schaffung einer Verbindung eines Leistungshalbleiterchips mit oberseitigen Potentialflächen zu Dickdrähten
DE102011115886B4 (de) 2011-10-15 2020-06-18 Danfoss Silicon Power Gmbh Verfahren zur Schaffung einer Verbindung eines Leistungshalbleiterchips mit oberseitigen Potentialflächen zu Dickdrähten
DE102011088431B4 (de) 2011-12-13 2022-04-14 Robert Bosch Gmbh Bondverbindung, Verfahren zum Herstellen einer Bondverbindung und Bondwerkzeug
DE102012221396A1 (de) 2012-11-22 2014-06-05 Robert Bosch Gmbh Anordnung für elektronische Baugruppen mit einer Verbindungsschicht mit einer Gradientenstruktur und/oder mit Abrundungen im Eckbereich
US9147631B2 (en) * 2013-04-17 2015-09-29 Infineon Technologies Austria Ag Semiconductor power device having a heat sink
JP6214273B2 (ja) * 2013-08-08 2017-10-18 三菱電機株式会社 金属ナノ粒子を用いた接合構造および金属ナノ粒子を用いた接合方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202586A (ja) * 2005-01-20 2006-08-03 Nissan Motor Co Ltd 接合方法及び接合構造
CN103635997A (zh) * 2011-07-04 2014-03-12 罗伯特·博世有限公司 用于制造结构化的烧结连接层的方法以及具有结构化的烧结连接层的半导体器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
RUDZKI J: "《采用低温连接技术的电力电子技术的构造概念》", 31 December 2006 *

Also Published As

Publication number Publication date
DE102014222818B4 (de) 2019-01-03
US20180331065A1 (en) 2018-11-15
WO2016071233A3 (en) 2016-06-30
CN107112304B (zh) 2021-07-27
WO2016071233A2 (en) 2016-05-12
DE102014222818A1 (de) 2016-05-12
US10332858B2 (en) 2019-06-25

Similar Documents

Publication Publication Date Title
CN107112304A (zh) 具有借助于有较高密度和较低密度的交替区域的烧结层结合在一起的两个部分的电子夹层结构以及对应的制造方法
CN102214620B (zh) 具有铜/金刚石复合材料的半导体衬底及其制造方法
CN103635997B (zh) 用于制造结构化的烧结连接层的方法以及具有结构化的烧结连接层的半导体器件
CN109791921A (zh) 用于覆晶互连接上的固态扩散接合的具有精细间距的导线的制程与结构
CN107112303A (zh) 功率半导体接触结构及其生产方法
JP2012515266A (ja) 焼結材料、焼結接合部並びに焼結接合部の製造方法
CN107278322A (zh) 电器件和用于制造电器件的方法
CN102856219B (zh) 用于把金属表面附着到载体的方法以及包装模块
CN103403864A (zh) 具有凝聚端子的半导体封装体
CN107210581A (zh) 用于生产二极管激光器的方法以及二极管激光器
CN103959448B (zh) 金属配线形成用的转印基板及使用所述转印用基板的金属配线的形成方法
CN106233478A (zh) 发光装置用基板、发光装置及发光装置用基板的制造方法
US9704791B2 (en) Wiring board and electronic device
CN104347564A (zh) 使用金属纳米粒子的接合构造以及接合方法
CN104205328A (zh) 半导体装置及其制造方法
US9082760B2 (en) Dual layered lead frame
CN109075152A (zh) 组装平台
US7157800B2 (en) Bonded structure using conductive adhesives, and a manufacturing method thereof
CN107660308A (zh) 用于借助于开孔接触件的电镀式连接来使组件电接触的方法和相应的组件模块
CN109979827A (zh) 一种功率器件芯片封装方法
CN101419953B (zh) 用于一封装装置的接合结构
US7110241B2 (en) Substrate
CN100541774C (zh) 内引脚接合封装
CN204720481U (zh) 带有波形基片的压电陶瓷驱动片
CN106783772B (zh) 芯片封装结构与其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant