CN107086867A - 时钟信号输入的差分相位调整 - Google Patents

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Abstract

本发明涉及时钟信号输入的差分相位调整。差分时钟相位失衡可以在数模换器的输出产生不良杂散内容，或在模数转换器输出的频谱交织不良信号，或更一般地，在交错电路架构，取决于上升和下降沿差分输入时钟触发数模转换或模数转换。差分相位调整方法测量相位不平衡，并校正用于产生时钟信号的差分输入时钟信号，其驱动数模转换器或模数转换器。这种方法可以减少或消除这种相位不平衡，从而减少由于相位不平衡或差分时钟偏差的不利影响。

Description

时钟信号输入的差分相位调整
技术领域
本发明涉及集成电路的领域，特别是调整为输入时钟信号的差分相位。
背景技术
集成电路对于广泛的电子应用处理电信号。数据转换器是电子设备的重要组成部分，负责数字域和模拟域之间进行转换信号。然而，数据转换器内部电路或驱动数据转换器的电路是不完美的，结果，转化输出可不是完美的。该缺陷可导致不必要的噪音或杂散出现在输出，并降低数据转换器的性能。如果不删除或修正，噪音或杂散可影响信号链的其他部分。
发明内容
差分时钟相位失衡可以在数模换器的输出产生不良杂散内容，或在模数转换器输出的频谱交织不良信号，或更一般地，在交错电路架构，取决于上升和下降沿差分输入时钟触发数模转换或模数转换。差分相位调整方法测量相位不平衡，并校正用于产生时钟信号的差分输入时钟信号，其驱动数模转换器或模数转换器。这种方法可以减少或消除这种相位不平衡，从而减少由于相位不平衡或差分时钟偏差的不利影响。
附图说明
为了提供对本公开内容和优点和特征的更完整的理解，参考以下与附图连词脚跟的描述作出，其中，相同的标号代表相同的部件：
图1示出了根据本公开的一些实施例，在信号出现的相位失衡；
图2示出10G样本/s的双倍数据速率的数模转换器的示例性理想输出频谱；
图3示出具有100飞秒时序偏斜的10G样本/s的双倍数据速率的数模转换器的示例性输出频谱；
图4示出根据本公开的一些实施例的差分时钟相位调整电路，；
图5示出根据本公开的一些实施例，具有差分时钟相位调节电路的双数据率的数模转换器；
图6示出根据本公开的一些实施例，具有差分时钟相位调整电路的时间交织的模数转换器；
图7是示出根据本公开的一些实施例，差分时钟相位调整的方法的流程图，用于降低在数据转换器电路的输出的图像杂散；和
图8A-G示出根据本公开的一些实施例的可控阻抗块的可能电路实施方式。
具体实施方式
数据转换器的基础知识
数据转换器(其包括模数转换器(ADC)和数模转换器(DAC))都对于许多信号链是重要的。例如，ADC将模拟量转化为数字电路和处理器可进行数字处理的数字化语言。ADC经常用于信息处理、通信或数据传输、控制系统和仪器。ADC用于传输或存储数据或数字信号处理由数字电路和处理器的结果返回给模拟量使用。模数转换器可用于控制系统，显示系统，通信或数据传输，以及进一步模拟处理。ADC和DAC可伴有多种不同的性能指标。除了速度、分辨率、线性度等等，ADC和DAC可在输出出现的噪声、非线性和杂散音量有所不同。噪音、线性和杂散音调量可影响许多动态性能指标，诸如无杂散动态范围(SFDR)。
敏感于时钟信号的相位不平衡的数据转换器
性能的下降有时可由不理想的时钟信号引起，其驱动数据转换器。例如，差分相位失衡存在于差分输入时钟、差分输入时钟信号或伪差分时钟信号，或差分相位不平衡，由于内部时钟路由的非理想性可以导致出现在DAC输出光谱、ADC输出频谱、或接收DAC输出的ADC输入的光谱的不希望杂散。举例来说，杂散出现在输出，如果差分时钟输入的两边边沿贡献于转换过程，例如乒乓ADC(2X交错)的采样操作，或2X交错DAC 的更新操作。措辞不同，这些杂散可出现在包括两个(或更多)交织/交织转换器的数据转换器的输出，在各自(单端)伪差分时钟信号的任一上升沿或下降沿独立操作。该数据转换器的输出是两个(或更多)交织/交织器的组合输出。伪差分时钟信号(理想地180度的相位差)可以从差分输入的时钟信号产生，其理想地180度的异相位。
图1示出根据本公开的一些实施例，存在于该信号的相位失衡。差分时钟输入信号102和104(具有频率FCLK)由(片上)限幅放大器106处理，以产生伪差分时钟信号108和110(标记为CLKP和CLKN)，用于驱动或定时数据转换器。差分输入时钟102和104的波形信号可以是正弦波，其理想地彼此180度异相位。限幅放大器106可以生成伪微分(互补金属氧化物的CMOS场效应晶体管)时钟信号108和110作为输出。伪差分时钟信号108和110的波形是理想的方波，其理想地互相180度异相位。
伪差分时钟信号108和110定时部分双倍数据速率(DDR)DACS和时间交织或交错ADC系统(例如，乒乓ADC)。在定时DDR DAC的伪差分时钟信号的任一上升沿或下降沿，DDRDAC可更新数据。在交错ADC 系统中，交织ADC系统(诸如，乒乓ADC)可以在定时ADC的伪差分时钟信号的任意上升沿或下降沿采样输入。由于数据转换器在伪差分时钟信号的任一上升沿或下降沿采样或更新，fsample＝2xfclk(采样//更新频率fsample是差分输入时钟信号fclk的频率的两倍)。
然而，差分输入时钟信号102和104可以具有相位不平衡，其中所述差分输入时钟信号102和104具有相对于彼此的ΔTIN的定时偏斜。在一些情况下，差分输入时钟信号102和104被(非理想)差分时钟源生成并提供，例如平衡-不平衡变换器，变压器，或时钟发生器芯片，并且信号 102和104具有有限的相位失衡。生成的差分输入时钟信号102和104的差分时钟源可以是芯片外的，其输出耦合到端子CLK+和CLK-。在某些方案中，产生差分输入时钟信号102和104的差分时钟源可以是片上。例如，芯片上的差分时钟源可以从片上或片外接收单端正弦波，并生成所述差分输入时钟信号102和104。尽管限幅放大器106可以具有一些校正能力，该片上伪差分时钟信号108和110仍具有一些有限的相位失配，如由定时歪斜ΔTCLK所示。从图中可以看出：从差分输入时钟信号102和104生成的伪差分时钟信号108和从110理想地是180度异相，并具有ΔTCLK的定时偏斜。一般地，限幅放大器106不能消除或校正所有ΔTCLK的定时偏移。敏感于差分时钟信号108和110的该残余相位不平衡的数据转换器可以出现性能恶化。即使限幅放大器106可以消除定时歪斜ΔTCLK，在一个时钟分配网络或在数据转换器本身的相位不平衡的其它来源可以导致性能下降。
校正时序偏差不同于占空比和交叉点控制。在某些应用中，限幅放大器106的校正能力(如果有的话，提供在限幅放大器)可以包括占空比和交叉点控制，其组合能校正某些定时歪斜，但不能校正所有的定时偏移。当时钟频率增加时，伴有定时歪斜的该问题恶化。而且，当需要更好SFDR 的应用时，具有定时偏移有关的问题就显得更为重要。即使限幅放大器纠正一些时序偏斜，可有无法由所述限幅放大器被校正的电路的定时偏斜的其他来源，包括由片上时钟分配网络或数据转换器加入的定时歪斜。
在输出频谱的杂散
敏感于时钟信号的相位不平衡的数据转换器包括一些DDR DAC和时间交织或交错ADC(例如，乒乓ADC)，其输出信号取决于驱动这种转换的时钟信号的相位。不良杂散可表现为不完全抑制的折回图像。例如，较慢速率的输入时钟可以提供到芯片以定时DDR DAC，为有效功率的方案。该DDR DACS可以敏感于驱动DDR DAC的伪差分时钟信号的相位不平衡。在某些情况下，一些DDR DAC采用其他功耗昂贵的解决方案，诸如使用输入时钟fclk的两倍频率的时钟进入芯片，或使用锁相环在芯片产生 2xfclk时钟。这样的计时解决方案仍然可以有内部时序不匹配，从而导致与时序偏差相关类似的问题。
为了示出，图2示出10G样本/s的双倍数据速率的数模转换器的示例性理想输出频谱。这里，fclk表示差分时钟输入信号的频率，fsample表示实际更新或数据转换器的采样频率。输入信号(具有示范性的频率信号 fsignal)出现在DDR DAC的输出频谱，作为基调202和其图像204，分别在输出频谱的fsignal和fsample-fsignal。图3示出了具有定时偏斜的100飞秒(fs)的10G样本/s的双倍数据速率的数模转换器的示例性输出频谱。类似于图2，输入信号(具有示范性的频率信号fsignal)显示在转换器202 的输出频谱，分别作为基本音调和其在图像204的输出谱fsignal和 fsample-fsignal。由于在DDR DAC和定时歪斜(例如，ΔTCLK或Tskew＝100 飞秒)的交织方面中，输出频谱有两个额外的交织音调(即，不希望的图像的色调)302和304，其出现在输出频谱的fsample/2+/-fsignal。所用的时间交织ADC的输出中出现类似的交织音调。不幸的是，数据转换器系统不能依赖于图1的限幅放大器106的有限能力，以校正相位不平衡或依赖任何片外电路以提供图2的更好的差分时钟输入信号102和104。
这个问题潜在的解决方案是昂贵的、不方便的，还是不够的。在很高的频率具有更少的差分相位不平衡的片外组件是非常昂贵的。而定时歪斜能离片校正，通过附加选定的芯片外阻抗到时钟输入以提供手册“调整”，该解决方案也很昂贵，因为它必须对每个组件进行单独地和就地执行，即在印刷电路板制造和填充之后，这并不是友好地所有大规模生产的。如果所需的采样率是足够高的，使用具有仅一个临界边缘的时钟倍增输入时钟速率(fsample＝fclk)也是不很经济功率(相对于时钟的差分输入时钟的两个上升沿和下降沿)。
调整两个输入差分时钟信号以降低相位不平衡
为了减少相位不平衡，差分时钟相位调整电路可以利用在输入组件可调节负载(例如，可调阻抗)接收差分输入时钟信号(例如，图1的CLK +和CLK-)，以去偏移输入时钟的边缘和补偿出现在数据转换器(例如，开关或交错DAC采样ADC的切面)的歪斜，或系统中的任何相位失衡。一种电路可以被耦合到数据转换器的输出(或信号链中的后续/随后部分的其他输出)，来测量输出频谱中由于相位失调的不期望的图像的振幅，以提供偏斜调整的反馈控制。由于电路直接在转换器输出观察错误或采取措施，该观察或测量还捕获在整个时钟分布和数据转换器内的任何测量不匹配(这不能仅仅通过观察输入差分时钟信号而完成)。
图4示出了根据本公开的一些实施例的差分时钟相位调整电路。该电路可以包括处理电路，用于接收第一和第二差分输入的时钟信号102和 104。在这个例子中，该处理限幅放大器电路106，用于处理第一和第二差分输入的时钟信号102和104，以产生第一和第二伪差分时钟信号108和 110的处理电路产生的第一和第二伪差分时钟信号108和110(标记为CLKP 和CLKN)。第一和第二伪差分时钟信号108和110驱动一个数据转换器电路(在图4中未示出，在图5和6表示)。第一和第二伪差分时钟信号108 和104的相位相对于彼此，并优选或理想地相对于彼此180度异相位。有些相位不平衡可出现，这显示为定时偏移ΔTclk。该数据转换器可以包括在第一和第二伪差分时钟信号的任一上升沿或下降沿独立操作的两个交错转换器。该两个交错变换器的输出被组合为数据转换器的输出。
如以前所述，第一和第二差分输入时钟信号102和104的相位相对于彼此异相，并优选或理想地相对于彼此异相180度。有些相位不平衡出现，这是显示为定时偏移ΔTIN。相位不平衡也在限幅放大器后存在，例如，在片上时钟分配网络和即使转换器内核本身。一般来说，相位不平衡可以远远小于与差分输入时钟信号102和104的时序偏斜相关的相位失衡。然而，如果SFDR要求更好的性能，和/或如果输出频率为高(因为该问题使用所需输出频率调整线性)，相位失衡仍然是问题。本公开描述了可校正系统中的相位不平衡的实施方案。
在一些实施例中，用于在数据转换器电路的输出减少图像杂散的差分时钟相位调整电路包括多个部分。该电路可以包括可调负载，例如，分别耦合到接收(或者携带)的第一和第二差分输入时钟信号102和104的第一和第二差分时钟信号路径的第一和第二可控阻抗块402和404。第一和第二差分时钟信号路径被示为具有CLK+和CLK-输入节点和耦合到限幅放大器106的输入。差分时钟相位调整电路调谐可调负载，例如，分别耦合到CLK+和CLK-的独立可控阻抗ZPROGP和ZPROGN，以降低在差分时钟输入CLK+和CLK-的相位不平衡。可调负载可以降低定时歪斜ΔTIN，差分输入时钟信号102和104之间的定时偏移。反馈机制可以观察由时钟信号108和110驱动或定时的数据转换器的输出(标记为CLKP和CLKN)，并生成控制信号CTRLP和CTRLN以分别调整ZPROGP和ZPROGN。
可调节的负载(例如，第一和第二可控阻抗块402和404)分别被示为ZPROGP和ZPROGN。控制信号CTRLP和CTRLN可以控制第一和第二可控阻抗块402和404的有效(复合)阻抗，以去歪斜第一和第二差分输入时钟信号102和104。电路的相位阻抗可以通过可调节的负载调整以降低相位不平衡。所述控制信号可以以模拟形式，以数字形式或它们的组合。使用由第一和第二可控阻抗块ZPROGP和ZPROGN进行的伪差分阻抗调谐，相位不平衡可以减少或废止。通过调整有效载荷，差分输入时钟信号102和104 的定时或相位可以通过减少系统中的相位不平衡而调节以降低不希望的杂散，例如降低定时偏斜ΔTIN。差分时钟相位调整方案移动两个差分时钟输入，使它们更接近理想的相位差。
可调负载可以实现以为特定应用提供各种方案和倾斜调整范围。在一些实施例中，可调节负载的每个被实施使用切换电容器组，可编程电容器组，或二进制缩放电容器组。开关电容器电路优选在第一和第二可控阻抗块使用。由于一些时钟频率需要的电感器尺寸，电感是可能的，不是优选的。然而，对于其中时钟频率足够高的一些应用，用于实现可控制的阻抗块的片上电感作为L-C系列元件的一部分可是合理小的。对于可控阻抗块的各种实施方式相对于图8A-G详细描述。在实践中，输入时钟CLK+和 CLK-节点接收低噪声正弦波，作为差分输入时钟信号可以相当敏感。在第一和第二块可控阻抗具有相对小的阻抗或反应性元件，对差分时钟输入信号之间的时序偏斜ΔTIN进行大幅影响(特别是考虑到时钟是相当高速数据转换器的高频率)。
在一些实施例中，第一和第二可控阻抗包括块402和404具有开关电容阻抗电路可调谐的控制信号CTRLP和CTRLN。控制信号CTRLP和 CTRLN可控制在第一和第二可控阻抗块402和404的开关(例如，晶体管耦合到电容器)状态，以切换电容器出入(个别地)，用于调谐在第一和第二可控阻抗块402和404的阻抗。优选地，控制信号可以调整可控阻抗块的复合阻抗的相位成分。如果差分时钟输入CLK+和CLK-由具有特定量电阻的组件驱动，调节电容(例如，通过使在第一或第二差分时钟信号路径的电容更大)能移动第一阶RC极点和该RC电路的时间常数，以便相位不平衡可以减少或废止。
电路包括观察路径和反馈控制路径(未在图4示出，但由图5和6和伴随的描述示出)。
观察路径观察数据转换器的至少一个输出，或来自数据转换器电路的至少下行信号。观察输出可以让电路测量和定位由相位不平衡所造成的不良的杂散，使得时钟相位可相应调整。观察路径最好包括ADC和任何合适的模拟处理。通过将观察转换到数字域，控制器可以具有任意复杂或特别适合应用需求的任何复杂性。
基于数据转换器电路的观测输出，反馈控制路径生成控制信号(例如，分别至第一和第二可控阻抗块402和404的CTRLP和CTRLN)以降低所述第一和第二差分时钟输入信号102和104的相位不平衡。反馈控制路径可以定位和/或测量(至少)由第一和第二差分时钟信号的相位不平衡引起的图像杂散，并基于定位的图像杂散产生控制信号。通过减少系统中的相位不平衡(例如，第一和第二差分输入时钟信号102和104的相位不平衡以及存在于系统中的任何其他相位不平衡)，第一和第二伪差分时钟信号108和110的定时偏斜ΔTCLK也降低。其结果是，敏感于该时钟相位不平衡的该数据转换器或其他电路可遭受更少的性能下降。
不同的校准模式
虽然示在图4中示出但在图5和6示出，该电路可以可选地包括用于导频音调生成作为输入到数据转换器的信号发生器。音调是在数据转换器的输出的公知的理想输出频谱的已知导频信号。导频音都可以使用(虽然不一定)在前台中，而不使用数据转换器。使用导频音，当导频施加音作为到数据转换器的输入时，路径观察可以观察数据转换器的输出(即，观察输出频谱)。如果有相位不平衡，除了对应于输入的峰值的能量或功率谱密度，图像杂散出现在不应该有图像的频率处(例如，如由图2和3中所示)。例如，导频音可以是具有预定(基本)频率的正弦波，其中该输出频谱预期在对应于预定(基波)频率的频率具有峰值。如果具有相位不平衡，不希望的图像杂散可以出现在预定/已知频率或频段的输出频谱。通过在观察路径提供适当的接收器(例如，用适当的频率/带宽为接收机的预期不希望的图像的导频音调和频率位置骨刺)，在关注的频率或频带观察输出频谱以推断在第一和第二差分输入时钟信号102和104以及第一和第二伪差分时钟信号108和110中的定时歪斜或相位不平衡的量。对于电路提供(数字)信号发生器通常不引入其他区域和成本，因为许多数据转换器具有正弦发生器，用于乘法并向频谱的另一部分移动窄带输入信号。
在一些情况下，即使在正常操作期间(即，背景校正)，导频音可以被添加到所述数据转换器的输入，使得所述时钟相位调整电路可以在后台操作。该导频音可以是相对小的幅度，这样的方案可工作，如果观测路径中的接收器足够敏感以感知任何不良的图像杂散。在一些背景校正方案中，导频音的频率可以经选择或选中以确保导频音本身以及不良图像色调不干扰应用的正常处理。该设置受益于由可控阻抗块的非常细微或准连续地相位调谐，因为调谐块应该被设计为不干扰正常操作。在一个实例中，在启动时粗校准可以使用离散电容器组(即，前景校准)来执行，并且连续精细控制可在后台利用一对变抗器对可控制的阻抗的块来执行。变容二极管可以用具有足够精细的分辨率的差分电压输出DAC进行控制。
替换于包含和使用信号发生器以产生导频音，而数据转换器不使用 (例如，在校准模式下，在前台，或在后台中)，该观察路径和反馈控制路径可在数据转换器的正常操作中在后台操作，如果数据转换器的正常输入信号的特性(例如，预期的理想输出频谱)是已知的(或可被确定)，以及适当的接收器提供观察路径中以检测由相位不平衡造成的任何不良的图像杂散。
在一些情况下，信号发生器450(图4-6)优选地不包括，或设计者可以选择以不使用导频音，因为某些应用可需要生成高质量模拟正弦波。为了测量和/或定位图像，处理器可接收相关于正常输入信号的接收信息，其光谱定位在特定应用中是经常已知的。在一些全双工或半双工系统中，足够足够好的DAC可用于产生高品质的模拟正弦波音为先导。这种导频音可用于前台校准，以及与普通输入信号本身相关的信息可用于没有导频音的背景校正。
DDR DACS的差分时钟相位调整
图5示出根据本公开的一些实施例，具有差分时钟相位调整电路的双数据率数模转换器(DAC DDR)。该DAC 502DDR的性能可以受到通过驱动DDR DAC 502的伪差分时钟信号CLKP和CLKN的相位不平衡严重影响(由图2和图3所示)。当DAC 502在双数据率被操作时，数据可以以两倍的输入时钟信号的频率被更新(FSAMPLE＝2xfclk)，或措辞方式不同，在伪CLKP差分和差分时钟信号CLKN的任一上升沿或(单端)下降沿。例如，一些DDR DAC在CLKP的上升沿和CLKN的上升沿更新数据。或者，在CLKP的下降沿和CLKN的下降沿更新数据。数据更新是差分时钟速度的两倍，或(单端)伪差分时钟信号中的一个(因此，DAC是DDR DAC)。措辞不同，DAC 502操作为2X交错转换器。如果伪差分和差分时钟信号CLKP和CLKN没有对齐(即，不完全是180度的相位差)，不良图像杂散出现在DAC 502的输出频谱。时序偏差的其他来源可以存在于芯片，其可以贡献于不良的图像杂散。
为了观察在DAC 502的输出，所述差分时钟调整电路的观察路径可以包括模数转换器506，用于接收数据转换器(即，DDR DAC 502)的输出，并产生数字输出。在一般情况下，模拟数字转换器506可是接收器链内具有其它模拟处理元件的块。该ADC 506可用于观察或接收信号，用于其他用途(例如，数字预失真，正常接收链)。反馈控制路径可以包括处理器508，用于观察的感兴趣的数字输出的频带，并根据频谱功率密度从第一和第二伪差分时钟信号之间的理想相位差估计偏差(或等效的测量，例如，能量，或者在感兴趣的频带振幅信息)。例如，不希望的图像杂散可以测量和/或定位以从理想的相位差推断偏差(即，相位不平衡或定时偏移)。在一些实施例中，数字输出可以存储在缓冲器或存储器，并且该处理器508 可以提供片上或片外(例如，片上或片外微处理器或数字信号处理电路)，用于访问和分析该数字输出。在一些情况下，处理器可以利用控制信号 CTRLP和CTRLN写入到寄存器508，以调整第一和第二可控阻抗块402 和404。
在一些实施例中，双数据率的数模转换器系统可包括第一和第二信号路径(具有时钟输入节点CLK+和CLK-并耦合到限幅放大器106)，用于接收异相的第一和第二差分时钟输入信号(例如，理想的180度的相位差)，并通过片外差分时钟源，例如平衡-不平衡变换器，变压器等产生的。在某些情况下，基于由片外或片上组件提供的单端正弦波，片上产生第一和差分输入时钟信号。
该系统包括分别耦合到第一和第二信号路径的第一和第二调谐电路 (例如，第一和第二可控阻抗块402和404)。该系统包括限幅放大器106，其接收第一和第二差分输入时钟信号并产生异相的第一和第二伪差分时钟信号(CLKP和CLKN)(例如，理想地180度的异相位)。
系统包括数模转换器电路(例如，DDR DAC 502)以两倍的输入时钟信号的频率更新，其数据(例如，fclk，差分输入时钟信号中的任一个的频率)，或措辞不同地，在(单端)伪差分时钟信号CLKP和CLKN的任一上升沿或下降沿。
该系统还包括差分时钟输入相位调整电路，用于观察双倍数据速率的数模转换器502，以确定在第一和第二伪差分时钟信号(CLKP和CLKN) 的相位不平衡，并向第一和第二可调谐电路(例如，第一和第二可控阻抗块402和404)产生反馈的输出控制信号(CTRLP和CTRL)，以基于确定的相位不平衡而调整该第一和第二差分时钟输入信号的相位(例如，通过第一和第二信号路径携带到限幅放大器106)。
在一些实施例中，差分时钟输入相位调整电路测量由相位不平衡引起的图像杂散的幅度(或其他等效测量)。差分时钟输入相位调整电路可以包括模数转换器506，用于接收数模转换器电路(例如，DDR DAC 502) 的输出，并产生数字输出，和处理器508，用于观测关注的数字输出的频率以及基于关注的频带的功率谱密度(或其他等效测量)而确定相位不平衡。
提供用于DAC的差分时钟相位调整电路可以是特别有利的，因为它难以在DAC的输出过滤掉不想要的图像杂散(即，其通常广播模拟信号)，并且这种不需要的图像杂散可以显著破坏外部环境。性能下降是最糟糕，其中不需要的图像杂散落入与所需内容信号的同带中。
时间交错ADC的差分时钟相位调整
图6示出了根据本公开的一些实施例，具有差分时钟相位调整电路的时间交织模数转换器；在ADC中，数字输出频谱是歪斜不平衡的直接测量。操作时钟信号的时间交织ADC或交织ADC(其互相不是理想的相位差)可在其输出也具有不良的杂散。时序偏差的其他来源可以存在于芯片，它们可导致不良图像杂散。
在这个例子中，双向时间交织ADC被示出，其中有两个模数转换器 (例如，ADC1602和ADC2 604)。的双向时间交织ADC中的ADC1 602 和ADC2 604在第二伪差分时钟信号的任一上升沿或第一和下降沿采样(标记为CLK1和CLK2，由限幅放大器106生成，类似于其它附图的CLKP 和CLKN)。例如，ADC1 602和ADC2 604在CLKP的上升沿和CLKN的上升沿采样输入信号。或者，ADC1 602和ADC2 604在CLKP的下降沿和 CLKN的下降沿采样。采样(即，采样频率fsample)是差分时钟输入(即，输入时钟频率fclk)的频率的两倍，或(单端)伪差分时钟信号中的一个。在第一和第二伪差分时钟信号是180度相位用于驱动两个ADC，即，ADC1602和ADC2 604(或“子ADC”)。
其它时间交织ADC其中可具有两个或更多的子ADC。这样的ADC 仍然敏感于相位不平衡，如果驱动所述两个或更多个子ADC的时钟信号不具有理想的相位对准。例如，四通时间交织ADC可受到性能下降的影响，如果驱动子ADC的四个时钟信号不是90度的异相。本文所述的差分相位调整电路可以另外应用以校正两个或更多个时钟信号与理想相位差异之间的相位不平衡。传统上，一些系统尝试来对齐的一个或多个时钟信号和基准时钟信号(即，单端方式)。差分时钟调整相位的方法不同于单端方法，因为可调谐电路可差分移位差分输入时钟信号以降低所述定时歪斜(相对于移动单端时钟信号更接近基准时钟信号)。此外，由于单端方法通常比较每个单端时钟信号与基准信号，差分方法可以更容易，它需要附加的信号为基准。而且，通过观察数据转换器的输出而不是时钟信号本身，整个观察和反馈控制系统可以解决相位失衡的其它来源。
对于ADC，所述ADC的数字输出是数据转换器的输出的直接观察。在两个ADC的数字输出之后，ADC1 602和ADC2 604由组合器606(其中在正确的顺序放置的数字数据)相结合。观察路径观察数据转换器的数字输出端(即，在组合器606的输出)，并包括处理器反馈控制路径可以观察关注的数字输出的频带，并基于感兴趣的频带中的功率谱密度(或其它等效的测量)而估计第一和第二伪差分时钟信号(例如，CLK1和CLK2)之间和理想相位差的偏差。例如，处理器可以测量不希望的图像杂散(代表与理想的相位差的偏差)的(频谱功率密度，能量，或其他等效测量)的幅值和产生控制信号CTRL1和CTRL2(类似CTRLP和CTRL其他图像)，以调整第一和第二可控阻抗块402和404。
差分时钟相位调整的方法
图7是示出根据本公开的一些实施例，差分时钟相位调整以降低在数据转换器电路的输出图像杂散的方法的流程图。该方法包括观测数据转换器电路的输出，其中所述数据转换器电路由互相之间具有理想的相位差的伪差分时钟信号驱动(任务702)。伪差分时钟信号(例如，图的第一和第二伪差分时钟信号108和110)可以理想地180度异相位，在实践中，可具有飞秒或皮秒的定时偏移。该方法还包括：基于所述观测输出(任务704) 估算与理想相位差的偏差。所观察到的输出通常是输出频谱，在不同频率或关注频带的输出信号的能量，在不同频率或关注频带的输出信号的频谱功率密度，或不希望的图像杂散的其他等效测量。如果当不希望图像杂散时发现图像杂散，可以推断相位不平衡。该方法还包括：基于所估计的偏差产生控制信号，以耦合到相应的差分时钟信号(任务706)的信号输入路径的独立控制电路块(例如，图的第一和第二可控阻抗块402和404)。差分输入时钟信号(例如，图的第一和第二差分输入时钟信号102和104) 用于生成所述伪差分时钟信号，以调整差分输入时钟信号的相位。
在一些实施例中，该方法可以包括基于所述控制信号改变独立控制电路块的阻抗(或复阻抗的相)。通过改变阻抗，可以减小差分输入信号的时间时钟偏差。例如，通过使用控制信号控制每个独立可控电路块的切换电容器组，该方法可以包括改变独立可控电路块的电容。该反馈可以是确定性的，其中代表相位不平衡的观察输出进行的测量直接映射到控制信号，适合于减少或废止相位不平衡。该控制反馈也是自适应或动态的，其中控制信号可被调整以确定可以直到相位不平衡是在可接受的水平调节控制信号，以驱动在观察小的不平衡的相的输出的测量结果。措辞不同地，产生控制信号可以包括改变所述控制信号以递增地减少在反馈控制回路估计的偏差(例如，用最小均值算法或其它合适的算法，用于测量/驱动估计偏差越来越小)。
在一些实施方案中，当数据转换器电路的输出被观测时，该方法包括提供在观察输出的输出频谱具有预定的峰值/杂散的导频音。导频音可用于前景校准或背景校准的一种或两种，根据导频音的预定特征和输入到数据转换器电路中的普通输入。
在一些情况下，观察该数据转换器电路的输出，而数据转换器(例如，后台校准模式)在正常操作。在一些情况下，当数据转换器是在正常操作 (例如，前台校准模式)时，观察数据转换器电路的输出。
在一些实施例中，观察数据转换器的输出包括：确定能量，功率谱密度量(功率能量平均时间)，或者在关注的一个或多个频带的振幅信息(例如，观察输出频谱)。估计偏差包括：测量在观察输出中不需要的图像。产生控制信号的步骤包括：确定对应于不需要的图像杂散的测量的控制信号。控制相位可致动相位调整，以减少在观察的输出频谱中的不良图像杂散的测量。
变化和实现
虽然描述其中时钟信号是理想的180度的相位差彼此的许多实例，这种技术可用来，当数据转换器是由可具有其他理想相位差异(例如，90°度的相)的两个或更多的时钟信号驱动。本文所述的差分时钟调整方法可以在这样的情况下仍然校正相位不平衡，杂散所造成的相位不平衡可以在数据转换器的输出观察。而且，这个差分时钟相位调整不混淆电路，其目的是相对于参考信号(即，单端或微调调整)对准信号的相位或占空比校正。
在一些实施方案中，该观察路径观察数据转换器电路的输出，并且在某些情况下，观察路径可适宜地在系统中的下游从数据转换器观察其他信号(在信号链的后面部分)。例如，系统可包括用于监测数字预失真(DPD) 的RF功率放大器(PA)的输出的观察路径。有时，该数据转换器(DAC 在这种情况下)可直接驱动PA(经由用于抗混叠抑制的滤波器)，或者可以涉及频率变换(例如，混频器)，以及一些PA-驱动相位(例如，过滤)。根据所涉及的系统和信号频率以及图像是否足以PA输出可见，该DPD路径观察可以用作本文所述的观测路径，用于定位/测量不良图像色调。在某些情况下，在双工系统中的观测接收机链可以使用两种路径。
在一些实施方案中，该观察路径还可以包括：模拟信号处理相位，例如，混频器，增益级，模拟滤波器。这些模拟信号处理相位可包括在数据转换器(诸如，DDR DAC)和用于观察数据转换器的输出的ADC之间。在某些应用中，色调图象的位置是已知的，以及相应的路径观察可以具体地设计以特定查看关注的某些频率，以降低观察路径的复杂性。例如，更经济的观察路径可包括例如过滤器，混频器，滤波器和低带宽ADC的前增益级。在某些情况下，很宽带ADC可以使用(而不是模拟信号处理提供了相位)，宽带ADC会消耗大量的电力。另一方面，如果特定应用已配备ADC，如果ADC适用于定位/测量所述不希望的图像色调，ADC可用于观察路径。例如，ADC可以在接收器侧和/或传输侧的双工系统可用。
图8A-G示出根据本公开的一些实施例的可控阻抗块电路的可能实施方式。任何一个例证或两个或多个所述例子可实施为可控制阻抗块，取决于应用。
图8A示出了一组电容器(或开关电容器组)或块，具有用于接地的电容器各开关可控阻抗。该开关可以关闭或开启或缩小切换电容器调整块的阻抗。
图8B示出了具有L-C串联电路的可控阻抗块的另一种实现。电感器与切换电容器组串联。使用接地开关，与电感串联切换电容组可被编程为调整块的阻抗。可编程可以主要通过C完成(例如，接地开关与电容器银行)。在一些实施例中，可控阻抗块可具有对应于感兴趣的输入时钟频率不同的范围的多个L-C串联电路(电感器串联具有连接到接地开关的开关电容器组，其了解到每个时钟输入)。不同的L-C系列电路可针对特定频率范围进行优化。
图8C-D示出可控阻抗块的其他实施方式，包括电感器，串联电感器的开关电容器组，和变容二极管显示(伴随着DAC控制电压，未示出)。图8E-G示出可控阻抗块的其他实现，包含(片上或片外)可变电抗器。一般说来，变容二极管可以允许比一组离散固定电容器更精细的控制(即，本文所述具有接地开关的电容器组)。因此，变容二极管更合适于后台校准候选用于定时偏移，因为变容二极管用作微调致动器来慢慢改变定时倾斜。调整的较小变化可以优先于大跳跃/变化。变容二极管被控制或由模拟控制信号VCTRL驱动，这可以通过(低速)DAC的输出电压来产生。变容二极管可以成为片上或片外。在一些替代的实施方案中，所提供的可变电抗器(例如，高品质的离散的射频变容二极管)是片外(而不是片上，例如，具有控制输入的电路组件，用于基本上连续或经过许多细致步骤地改变电容)。对于图8C-D，切换电容器组也被连接到在节点N的电感，变容二极管被连接到节点N(在图8C对图8D，具有不同极性)。因此，该变容二极管是另外与电感器串联。变容二极管的极性可取决于在时钟输入端接收差分时钟信号的DC输入电压。图8E显示了包括变容二极管的实施方式。图8F-G示出了串联变容二极管的电感器，但对于两幅图具有不同极性。变容二极管的极性可取决于在时钟输入端的DC输入电压，所述时钟输入端接收差分时钟信号。
离散可控阻抗块可以然后通过由反馈控制路径中产生的数字位(即，位控制信号)致动，而一些块可控阻抗可以通过模拟信号被致动。在某些情况下中，如果可控阻抗块包括至少一个变容管，附加的DAC可以被包括在反馈控制通路，以将由处理器计算的数字量转换为模拟量，用于控制阻抗和有效地减少定时偏斜。如果处理器可采取这样的缺陷或当生成数字量时不单调考虑，额外的DAC并不需要是完美的。
需要注意的是，参照以上讨论的图中的活动适用于敏感于相位不平衡的集成电路，如本文所述的DDR DACS或时间交错ADC的(其中fsample ＝2xfclk，和差分时钟可以由片外组件提供)。
在某些情况下，本文所讨论的特征可以适用于医疗系统、科学仪器、无线和有线通信、雷达、工业过程控制、音频和视频设备、电流检测、仪表(可高度精确)、电缆基础设施、军事(例如，雷达)以及其他系统，其中在数据转换器的输出减少预先骨刺对于应用是重要的。
在实施例的以上的讨论中，电容器，时钟，DFFS，除法，电感器，电阻器，放大器，开关，数字核心，晶体管和/或其它组件可容易加入、代替、取代或否则修改，以适应特定的电路需要。此外，必须继续应该是相辅相成即使用电子设备，硬件，软件等。同样实施本公开的教导可行的选择。例如，可控制的阻抗的块可以由其他电路来代替差分可调节的差分输入的时钟信号的时序。一个例子包括在信号路径中使用反相器。
为差分时钟相位调整的各种设备的部分可以包括执行此处功能的电子电路。在一些情况下，该装置的一个或多个部分(例如，图中的处理器 508)可以由一个处理器或数字信号处理电路，专门配置用于执行本文提供所述功能。例如，处理器508可以包括一个或多个专用部件，或可以包括可编程逻辑门被配置为携带的本文描述。所述电路可以操作在模拟域中，数字域，或者在混合信号域。在某些情况下，处理器可誓构造为执行功能的本文所执行所述通过存储在非临时性计算机介质上的一个或多个指令。
在一个示例实施例中，图中的任何数量的电路可以在相关联的电子设备的板上实现。板可以是能够保持电子设备的内部电子系统的各种部件，并且还提供用于其他外围设备的连接器的通用电路板。更具体地，板可以提供电连接，系统的其他部件可以通过该电连接电通信。基于特定配置需求，处理需求，计算机设计等，任何合适的处理器(包括数字信号处理器，微处理器，支持芯片组等)，计算机可读非暂时性存储器元件等可以适当地耦合到板。诸如外部存储器，附加传感器，用于音频/视频显示的控制器以及外围设备的其它组件可以作为插入卡，经由电缆附接到板或者集成到板本身中。在各种实施例中，本文描述的功能可以仿真形式被实现为在布置在支持这些功能的结构中的一个或多个可配置(例如，可编程)元件内运行的软件或固件。提供仿真的软件或固件可以在包括允许处理器执行那些功能的指令的非暂时性计算机可读存储介质上提供。
在另一示例实施例中，附图的电路可以被实现为独立模块(例如，具有被配置为执行特定应用或功能的相关组件和电路的设备)或实现为应用中的插件模块电子设备的特定硬件。注意，本公开的特定实施例可以部分地或整体地容易地包括在片上系统(SOC)封装中。SOC表示将计算机或其他电子系统的组件集成到单个芯片中的IC。它可以包含数字，模拟，混合信号和通常的射频功能：所有这些可以提供在单个芯片衬底上。其他实施例可以包括多芯片模块(MCM)，其具有位于单个电子封装内的多个分离的IC，并且被配置为通过电子封装彼此紧密地相互作用。在各种其它实施例中，数字滤波器可以在专用集成电路(ASIC)，现场可编程门阵列 (FPGA)和其它半导体芯片中的一个或多个硅核中实现。
这是必须还要注意，所有的规格，尺寸以及本文所概述的关系(例如，微处理器，传感器，寄存器，逻辑块，逻辑运算，数量等)只被提供的示例的目的，只有教学。这样的信息可以改变，而不脱离本公开的精神或所附权利要求的范围。这些规范仅适用于非限制性的例子，因此，它们应该被解释为这样的。在前面的描述，已经参照处理器和/或部件的安排描述示例实施例。各种修改和改变可以在不脱离所附权利要求的范围的前提作出。说明书和附图相应地看作是说明性而不是在限制性的意义。
注意，利用本文提供的许多示例，可以根据两个，三个，四个或更多个电子部件来描述交互。然而，这仅仅是为了清楚和示例的目的。应当理解，系统可以以任何合适的方式合并。沿着类似的设计替代方案，附图的任何所示的部件，模块和元件可以以各种可能的配置组合，所有这些都明显在本说明书的广泛范围内。在某些情况下，可以通过仅参考有限数量的电气元件来更容易地描述给定的一组流的一个或多个功能。应当理解，图中的电路及其教导是容易扩展的，并且可以容纳大量部件，以及更复杂/ 复杂的布置和配置。因此，所提供的示例不应限制可能应用于无数其它架构的电路的范围或抑制电路的广泛教导。
注意，在本说明书中，引用在“一个实施例”，“示例实施例”，“实施例”“另一实施例”，“一些实施例”，“各种实施例”，“其他实施方案”，“替代实施例”等中包括的各种特征(例如，元件，结构，模块，组件，步骤，操作，特性等)意指任何此类特征包括在本公开的一个或多个实施方案中，可或不可必然在同一实施例中组合。
同样重要的是要注意，功能有关差分时钟调整相位，只示出一些可能由被执行，或在可能的相位的差分时钟调整的功能，在图中示出的系统。一些这些操作可以誓删除或移除在适当时或誓这些操作可以相当大的变化或修改，而不会脱离本公开的范围。此外，操作的定时可誓这些相当改变。前面的操作流程已经参团例如和讨论的目的。大量灵活性描述由实施例本文提供的任何合适的是，安排，年表，配置和计时机构可以在不脱离本公开内容的教导来提供。
许多其它改变，替换，变化，改变，和修改可以确定本领域技术人员和其意图是本公开内容包括所有这样的改变，替换，变化，改变，和修改落入在范围的所附权利要求。注意，上面描述的该装置的所有可选功能还可相对于本文描述的方法和处理实施，和实施例的细节可用于一个或多个实施例中的任何地方。

Claims (20)

1.一种用于差分时钟相位调整以降低在数据转换器电路的输出的图像杂散的方法，该方法包括：
观察数据转换器电路的输出，其中所述数据转换器电路由具有互相之间理想的相位差的伪差分时钟信号驱动；
基于所述观测输出，估算与理想相位差的偏差；和
基于所述估计的偏差，对于耦合到差分时钟输入信号的相应信号路径的独立控制电路块，产生控制信号，其中所述差分时钟输入信号用于产生伪差分时钟信号以调整所述差分时钟输入信号的相位。
2.如权利要求1所述的方法：
基于控制信号，改变独立控制电路块的阻抗。
3.如权利要求1所述的方法：
通过使用控制信号控制在每个独立可控电路块中的开关电容器组，改变独立可控电路块的电容，的。
4.如权利要求1所述的方法：
在观测输出的输出频谱中提供具有预定峰值的导频音，并同时观察数据转换器电路的输出。
5.如权利要求1所述的方法，其中，在数据转换器的正常操作中，观察所述数据转换器电路的输出。
6.如权利要求1所述的方法：
观察数据转换器的输出包括：确定在所关注的一个或多个频带中的能量的量；
估计偏差包括：测量在观察输出中不需要的图像杂散；和
生成控制信号包括：确定对应于所述不希望的图像杂散的测量的控制信号。
7.如权利要求1所述的方法，其中：
产生控制信号包括：改变控制信号以递增地减少在反馈控制回路中的估计偏差。
8.一种用于减少在数据转换器电路的输出的图像杂散的差分时钟相位调整电路，所述差分时钟相位调整电路包括：
第一和第二可控阻抗块，耦合到分别接收第一和第二差分时钟输入信号的第一和第二差分时钟信号路径，其中第一和第二差分输入时钟信号相对于彼此异相位；
处理电路，用于接收第一和第二差分时钟输入信号，并产生驱动所述数据转换器电路的第一和第二伪差分时钟信号，其中第一和第二伪差分时钟信号相对于彼此异相位；
观察路径，用于观测数据转换器电路的输出；和
反馈控制路径，用于基于所述数据转换器电路的观测输出而产生控制信号，以降低第一和第二差分输入的时钟信号的相位不平衡。
9.如权利要求8所述的差分时钟相位调节电路，其中，第一和第二可控阻抗块包括具有由所述控制信号调谐阻抗的开关电容器电路。
10.如权利要求8所述的差分时钟相位调整电路，其中，控制信号控制第一和第二可控阻抗块的有效阻抗，以歪斜校正该第一和第二差分输入的时钟信号。
11.如权利要求8所述的差分时钟相位调节电路，其中，所述处理电路是用于处理所述第一和第二差分输入时钟信号以产生所述第一和第二伪差分时钟信号的限幅放大器。
12.如权利要求8所述的差分时钟相位调整电路，其中：
该数据转换器包括在第一和第二伪差分时钟信号的任一上升沿或下降沿独立操作的两个交错变换器；和
两个转换器的交错输出被组合作为数据转换器的输出。
13.如权利要求8所述的差分时钟相位调整电路，其中：
该数据转换器是双数据率的数模转换器，其数据第一和第二伪差分时钟信号的任一上升沿或下降沿被更新。
14.如权利要求8所述的差分时钟相位调整电路，其中：
观察路径包括模数转换器，用于接收数据转换器的输出和产生数字输出；和
该反馈路径包括处理器，用于观察感兴趣数字输出的频带，和基于感兴趣的频带的功率谱密度，估计第一和第二伪差分时钟信号之间与理想相位偏差的差异。
15.如权利要求8所述的差分时钟相位调整电路，其中：
该数据转换器包括时间交错模数转换器，其每个在第一和第二伪差分时钟信号的任一上升沿或下降沿采样。
16.如权利要求8所述的差分时钟相位调整电路，其中：
观察路径观察所述数据转换器的数字输出；和
该反馈控制路径包括处理器，用于观察感兴趣数字输出的频带，和基于感兴趣的频带的功率谱密度，估计第一和第二伪差分时钟信号之间与理想相位偏差的差异。
17.如权利要求8所述的差分时钟相位调整电路，还包括：
信号发生器，用于产生导频音，作为到数据转换器的输入；
其中观察路径观察所述数据转换器的输出，并应用导频音作为数据转换器的输入。
18.一种双数据率的数模转换器系统，包括：
第一和第二信号路径，用于接收异相并且由片外差分时钟源生成的第一和第二差分输入时钟信号；
第一和第二调谐电路，分别耦合到第一和第二信号路径；
限幅放大器，接收第一和第二差分时钟输入信号，并产生异相的第一和第二伪差分时钟信号；
数模转换器电路，其数据在第一和第二伪差分时钟信号的任一上升沿或下降沿被更新；和
差分时钟输入相位调整电路，用于观察双倍数据速率数模转换器的输出，以确定在第一和第二伪差分时钟信号的相位不平衡，并产生反馈控制信号到第一和第二可调谐的电路，以基于所确定的相位不平衡而调整第一和第二差分输入时钟信号的相位。
19.如权利要求18所述的双数据速率的数模转换器系统，其中，所述差分输入时钟相位调整电路测量由相位失调所造成的的图像杂散的振幅。
20.如权利要求18所述的双数据速率的数模转换器系统，其中，所述差分输入时钟相位调整电路包括：
模数转换器，用于接收所述数模转换器电路的输出和产生数字输出；和
处理器，用于观察感兴趣频带的数字输出，和基于感兴趣的频带的功率谱密度确定相位失衡。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108011636A (zh) * 2017-12-20 2018-05-08 武汉邮电科学研究院 一种用于时间交织adc的直流耦合通道校准电路
WO2020125408A1 (zh) * 2018-12-19 2020-06-25 惠科股份有限公司 数据的传输方法及装置
CN113497625A (zh) * 2020-04-02 2021-10-12 意法半导体股份有限公司 转换器电路、对应设备以及偏移补偿方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170325101A1 (en) * 2016-05-06 2017-11-09 Qualcomm Incorporated Method and apparatus for real-time self-monitoring of multi-carrier transmission quality
US10305495B2 (en) * 2016-10-06 2019-05-28 Analog Devices, Inc. Phase control of clock signal based on feedback
CN108306648B (zh) * 2017-12-13 2021-06-08 北京时代民芯科技有限公司 一种可编程调节时钟交叉点的高速时钟接收电路
US10516412B1 (en) 2018-09-21 2019-12-24 Qualcomm Incorporated Image calibration for time-interleaved digital-to-analog converter
DE102019108175A1 (de) * 2019-03-29 2020-10-01 Intel Corporation Vorrichtung zum kalibrieren eines zeitverschachtelten analog-zu-digital-wandlers
US11476857B2 (en) * 2019-10-25 2022-10-18 Texas Instruments Incorporated Interleaving errors sources and their correction for RF DACs
US11169942B1 (en) * 2019-11-12 2021-11-09 Rockwell Collins, Inc. Double data rate (DDR) radio frequency (RF) digitization module for software-defined radio (SDR)
US11309876B2 (en) * 2019-11-18 2022-04-19 Macom Technology Solutions Holdings, Inc. Digitally programmable analog duty-cycle correction circuit
US11005464B1 (en) * 2020-03-26 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Delay line circuit
WO2022035342A1 (en) * 2020-08-13 2022-02-17 Huawei Technologies Co., Ltd. Signal processing apparatus for use in optical communication
US11469876B1 (en) * 2020-09-25 2022-10-11 Raytheon Company Trigger to data synchronization of gigahertz digital-to-analog converters
US11606082B2 (en) 2021-05-20 2023-03-14 International Business Machines Corporation Adjustable phase shifter
US11579649B1 (en) * 2021-12-30 2023-02-14 Analog Devices, Inc. Apparatus and methods for clock duty cycle correction and deskew
US11764834B2 (en) 2022-02-15 2023-09-19 Raytheon Company Device for and method of synchronizing multiple beamforming devices
CN114614823B (zh) * 2022-02-25 2023-06-06 苏州迅芯微电子有限公司 一种芯片时钟同步方法、数据采集卡及数据采集系统
US11990911B2 (en) 2022-03-15 2024-05-21 Qualcomm Incorporated Clock driver for time-interleaved digital-to-analog converter

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6900681B2 (en) * 2003-03-26 2005-05-31 Kabushiki Kaisha Toshiba Phase interpolator and receiver for adjusting clock phases into data phases
US20120187988A1 (en) * 2009-10-15 2012-07-26 Rambus Inc. Signal Distribution Networks and Related Methods

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU1726795A (en) 1994-02-15 1995-08-29 Rambus Inc. Amplifier with active duty cycle correction
US6016422A (en) 1997-10-31 2000-01-18 Motorola, Inc. Method of and apparatus for generating radio frequency quadrature LO signals for direct conversion transceivers
US5939916A (en) 1997-12-23 1999-08-17 Northern Telecom Limited Phase shifter suitable for clock recovery systems
US6118322A (en) 1998-11-03 2000-09-12 Motorola, Inc. Method and apparatus for reducing even order distortion in differential circuits
US6204784B1 (en) 2000-04-21 2001-03-20 Raytheon Company Multiple analog to digital converter clock phase alignment technique using varactor diodes
US6891440B2 (en) 2000-10-02 2005-05-10 A. Michael Straub Quadrature oscillator with phase error correction
US6525577B2 (en) 2000-12-08 2003-02-25 International Business Machines Corporation Apparatus and method for reducing skew of a high speed clock signal
US7453968B2 (en) 2004-05-18 2008-11-18 Altera Corporation Dynamic phase alignment methods and apparatus
US7493509B2 (en) 2004-12-10 2009-02-17 Ati Technologies Ulc Intra-pair differential skew compensation method and apparatus for high-speed cable data transmission systems
EP1980021B1 (en) * 2006-01-25 2009-12-02 Nxp B.V. Continuous-time sigma-delta analog-to-digital converter with capacitor and/or resistance digital self-calibration means for rc spread compensation
US7555667B1 (en) 2006-04-07 2009-06-30 Altera Corporation Programmable logic device integrated circuit with dynamic phase alignment capabilities and shared phase-locked-loop circuitry
KR100771887B1 (ko) * 2006-10-17 2007-11-01 삼성전자주식회사 듀티 검출기 및 이를 구비하는 듀티 검출/보정 회로
JP2009267607A (ja) * 2008-04-23 2009-11-12 Renesas Technology Corp 半導体集積回路装置
US8004331B2 (en) 2009-06-01 2011-08-23 Analog, Devices, Inc. CMOS clock receiver with feedback loop error corrections
JP2011024039A (ja) * 2009-07-16 2011-02-03 Toshiba Corp 局部発振器
US7999589B2 (en) 2009-09-03 2011-08-16 Micron Technology, Inc. Circuits and methods for clock signal duty-cycle correction
US8049568B2 (en) * 2009-09-10 2011-11-01 Broadcom Corporation Feedback-based linearization of voltage controlled oscillator
US8319551B2 (en) 2009-11-16 2012-11-27 Linear Technology Corporation Method and system for improving limiting amplifier phase noise for low slew-rate input signals
JP5286333B2 (ja) * 2010-08-06 2013-09-11 株式会社東芝 無線装置
US8324949B2 (en) 2010-10-08 2012-12-04 Texas Instruments Incorporated Adaptive quadrature correction for quadrature clock path deskew
KR20140001565A (ko) * 2012-06-27 2014-01-07 한국전자통신연구원 시정수 보정 장치 및 방법과 이를 포함한 저역 통과 델타 시그마 변조 장치
JP5971113B2 (ja) 2012-12-26 2016-08-17 富士通株式会社 差動信号スキュー調整方法および送信回路
US8890730B2 (en) 2013-03-15 2014-11-18 Xilinx, Inc. Calibration of a switching instant of a switch
US8860475B1 (en) 2013-03-29 2014-10-14 Altera Corporation Techniques for adjusting phases of clock signals

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6900681B2 (en) * 2003-03-26 2005-05-31 Kabushiki Kaisha Toshiba Phase interpolator and receiver for adjusting clock phases into data phases
US20120187988A1 (en) * 2009-10-15 2012-07-26 Rambus Inc. Signal Distribution Networks and Related Methods

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
EHSAN ZHIAN TABASY等: "A 6 bit 10 GS/s TI-SAR ADC With Low-Overhead", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108011636A (zh) * 2017-12-20 2018-05-08 武汉邮电科学研究院 一种用于时间交织adc的直流耦合通道校准电路
CN108011636B (zh) * 2017-12-20 2020-06-09 武汉邮电科学研究院 一种用于时间交织adc的直流耦合通道校准电路
WO2020125408A1 (zh) * 2018-12-19 2020-06-25 惠科股份有限公司 数据的传输方法及装置
CN113497625A (zh) * 2020-04-02 2021-10-12 意法半导体股份有限公司 转换器电路、对应设备以及偏移补偿方法

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Publication number Publication date
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