CN107039584B - 形成内存设备结构的方法及内存设备结构 - Google Patents

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Abstract

本发明提供一种形成内存设备结构的方法及内存设备结构，该内存设备结构包括：一晶圆基板；一磁性隧道结(MTJ)，其由一第一磁性层、一第二磁性层及一非磁性薄层形成，该第一磁性层、该第二磁性层及该非磁性薄层沿着垂直于该晶圆基板的一上表面的一第一方向堆栈，该MTJ形成于该上表面上面，该非磁性层插在该第一磁性层与该第二磁性层之间；电性耦合至该第一磁性层的一第一接触；以及电性耦合至该第二磁性层的一第二接触。

Description

形成内存设备结构的方法及内存设备结构
技术领域
本发明内容大体有关于形成内存设备结构的方法及内存设备结构，且更特别的是，有关于以例如超越40纳米的先进技术尺度形成包括磁性随机存取内存技术的内存设备结构。
背景技术
目前，半导体及磁性储存技术为最常用数据储存技术中的一些。半导体内存使用基于半导体的电路组件，例如晶体管或电容器，来储存信息，而常见半导体内存芯片可能包含数百万个此类电路组件。半导体内存存在挥发性及非挥发性两种形式。在现代计算机中，主要储存器(primary storage)几乎只由动态挥发性半导体内存或动态随机存取内存(DRAM)组成。在本世纪初以来，一种习称闪存的非挥发性半导体内存已稳定地得到作为用于家庭计算机的脱机储存器的份额。非挥发性半导体内存也使用于在各种先进电子设备及专用计算机中的辅助储存器。
在磁性内存中，信息的储存是利用磁性层、膜或表面的不同磁化模式。与DRAM相反，磁性储存器为非挥发性，并且磁性储存器的较早实作利用可能含有一或更多记录传感器(recording transducer)用于存取存入镀磁表面的信息的一或更多读写头，在此读写头只覆盖该表面的一部分，使得该头或媒体或两者相对移动，以便存取数据。
可视为联合DRAM与磁性内存技术的概念为所谓的磁电阻随机存取内存(MRAM)。MRAM类型的内存单元(memory cell)在设计上类似DRAM类型的内存单元，但是不同点在于MRAM使用磁性储存组件来储存信息，而不是如同DRAM单元以电容器上的电荷来储存信息。因此，不像DRAM会随着时间而失去电荷，MRAM为非挥发性内存设备，它不必如同DRAM技术以读取每个单一内存单元以及重写每个单一内存单元的内容的方式来刷新(refresh)内存芯片的内存单元。
这对于未来发展是重要的冲击。例如，在考虑下一代的内存设备时，亦即，超越40纳米的技术节点，例如，超越28纳米，DRAM单元的缩放要求更频繁地刷新个别内存单元，导致DRAM内存结构的耗电量更大。相比之下，MRAM单元永远不必刷新，而是在电源关掉时保存它的内存，因为不需要不断的功率汲取(power draw)用于储存MRAM内存设备的数据。
也值得比较MRAM与另一常见内存系统，快闪RAM。如同MRAM，快闪在除去电源时不会失去它的记忆，这使得它在小型设备的“硬盘更换”很常见，例如数字音频播放器或数字相机。关于读取，快闪及MRAM有极类似的电力需求，然而，关于写入/重写，快闪的重写使用随着时间蓄积于电荷帮浦(charge pump)的大脉冲电压(约10V)，这很耗能又耗时。此外，电流脉冲使快闪单元物理衰变，这意谓闪存在必须更换之前只能写入有限的次数。相比之下，MRAM的写入只需要比读取稍微多一点的电力，并且电压没有变化，可排除电荷帮浦的需要。这导致操作更快，耗电量更低，以及相比于闪存，MRAM有无限长的“寿命”。
一般而言，MRAM需要较少“稳定时间(settling time)”，因为MRAM操作是基于测量电压而不是如同DRAM操作是基于电荷或电流。即使与闪存比较，明显的差异是MRAM设备的写入时间甚至比闪存设备的写入时间快数千倍。在这点上，目前在效能上可与MRAM竞争的唯一内存技术为静态RAM(SRAM)。不过，SRAM内存单元由配置成正反器的一系列晶体管组成，通常是4个或6个晶体管，这使得整合密度低于DRAM、闪存及MRAM。因此，尽管MRAM不完全与SRAM一样快，然而它允许较高的整合密度，甚至因此在运用SRAM技术的应用是有吸引力的，亦即，有极低电力需求的应用。
整体上，MRAM有与SRAM类似的效能，与DRAM类似的密度，但是耗电量远低于DRAM，而且更快且相比于闪存，不会随着时间劣化。这种特征组合使得MRAM作为能取代SRAM、DRAM及快闪的“通用内存”具有吸引力。
看看现有MRAM内存单元的基本设计，所谓“磁性隧道结”(MTJ)用来形成内存单元结构，如同DRAM单元结构，它是用晶体管控制。一般而言，MTJ是由用当作隧道阻障(tunnelbarrier)的薄绝缘层隔开而各自可保持磁化的两个铁磁盘(ferromagnetic plate)形成。在MTJ中，这两片中的一者经组配成对于特定极性为永久磁铁组，它常被称为“磁性钉扎层”(magnetic pinned layer)，同时另一片被组配成它的磁化可变到与磁性钉扎层的磁化平行或反平行的磁化方向，此另一层常被称为“无磁层”。这种组态也被称为自旋阀(spinvalve)而且为MRAM位的最简单结构。从由此类“单元”组成的栅格可建立MRAM内存设备。
在如上述的MRAM单元中，实现读取操作可通过测量单元的电阻，其中通常通过供电给相关晶体管来选定特定单元，通过该单元使电流从电源线切换到接地。以下为利用效果之一：由于磁场隧道效应(magnetic tunnel effect)，单元的电阻基于场在磁性钉扎层及无磁层中的定向而改变。通过测量所得电流，可测定任何特定单元内的电阻，以及从而测定可写片的磁化极性。通常，如果这两个磁盘有相同的极性，可视为意思为“1”，同时如果这两个磁盘有相反的极性，则为表示“0”的较高电阻。
可用不同的方式进行写入数据于MRAM单元的写入过程。在一写入技术(‘古典技术’)中，各个单元位在彼此配置成直角、与该单元平行、一个在单元上方而另一个在单元下方的一对写入线之间。当电流穿经所述写入线时，在接面建立诱发磁场且被无磁层拾取。此技术受害于数个缺点，因为它需要相当大的电流以产生场且使得它在低电力用途上比较没有吸引力。此外，在按比例缩小单元的尺寸时，诱发场在社区域中与相邻单元重迭的风险增加，因此，错误写入的风险增加。因此，此类单元需要相当大的最小尺寸。
根据另一技术，自旋转移扭矩(STT)或自旋转移切换的应用是利用自旋对齐(“极化”)电子以直接施加扭矩于磁畴(domain)。具体而言，如果流入磁性层的电子必须改变它们的自旋，这将形成会被转移到邻层的扭矩。因此，写入单元所需的电流量可降低，使得它大约与读取过程的相同。
有人担心，‘古典’类型的MRAM单元在高密度会有由写入期间的电流需要量引起的麻烦，这是STT避免的问题。因此之故，STT拥护者期待可使用于65纳米及更小的设备的技术。缺点是需要维持自旋相干性。整体上，相比于古典的写入技术，STT需要相对低的写入电流。关于STT-MRAM，可缩放性不是问题，因为STT切换所需的电流可随着设备大小而减少。
一般而言，需要高整合密度STT-MRAM单元的设计以满足以下要求。关于第一个要求，重要的是要有信号使得两个状态(低电阻与高电阻)可完全分离。功能STT-MRAM的第二个要求是它有低电阻，或更具体而言，电阻与接面面积(RA)的乘积低(在此参数A为设备的面积)。通过增加隧道阻障厚度来实现低电阻与高电阻的高度差异是相对容易的，但是接面面积(RA)几乎会倍数增加。接面面积(RA)的数值实际取决于隧道阻障的崩溃电压的数值，该崩溃电压为在损坏之前可施加于MTJ的临界电压。因此，无磁层的切换应在到达崩溃电压之前发生。第三个准则有关于要求存入MRAM的信息有持续10年稳定性的热稳定性。STT-MRAM技术的第四个关键参数是要根据所用晶体管的大小来限制切换电流，因为较小的切换电流有助于实现用于有尺度化晶体管的STT-MRAM的大储存容量。最后，用不妥协CMOS整合的适当制程实现STT-MRAM技术的上述要求是高度合意的。
此外，关于磁性钉扎层及无磁层，存在两个基本概念。根据第一概念，磁性层可具有面内磁化(in-plane magnetization)，其中磁性层有与磁性层的厚度方向垂直的磁化。替换地，根据第二概念，磁性层有与磁性层的厚度方向平行的磁化。尽管使用第一概念的MRAM技术是成熟的且用于90纳米的生产，然而使用第二概念的MRAM单元，亦即，有平行磁化的磁性层，仍处于研究阶段。应注意，这两个概念的磁性材料工程很不一样。关于第一概念，亦即，有面内(垂直)磁化的磁性层，这个概念在40纳米以下不能缩放，因为磁化的热稳定性(磁化的温度诱发切换)随着MRAM组件大小而缩放而且在约40纳米处到达下限。此外，根据第二概念(有平行磁化)制成的MRAM的热稳定性随着MRAM单元几何的形状各向异性(为用于面内磁性层的椭圆形形状)而缩放，导致MRAM组件需要额外面积。目前，根据第二概念制作其磁化平行于磁性层的厚度方向的MRAM似乎为20纳米以下技术的较佳选项，因为用于切换磁化的内在能障(磁性各向异性)较大而且不取决于MRAM单元几何。不过，如使用于第二概念具有垂直磁性各向异性的材料更贵且制程期间的处理至为关键。
鉴于以上说明，最好提供一种有较小尺度的面内磁化的功能MRAM概念，特别是在小于40纳米的尺度。
发明内容
为供基本理解本发明内容的一些方面，提出以下简化的总结。此总结并非本发明的穷举式总览。它不是想要确认本发明的关键或重要组件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细的说明的前言。
在第一方面，本发明内容提供一种形成内存设备结构的方法。根据本文的一些示意具体实施例，该方法包括下列步骤：提供形成于一晶圆基板上面的一介电层，在该介电层中形成至少两个沟槽，该等至少两个沟槽沿着与该晶圆基板的一上表面实质垂直的一第一方向完全穿过该介电层，形成一非磁性薄层于该等至少两个沟槽的侧壁上，形成一第一磁性层于覆盖该等侧壁的该非磁性薄层上，相对于该非磁性薄层及该第一磁性层选择性地移除该介电层，其中在移除该介电层时形成至少4个第一垂直堆栈，各个堆栈由沿着垂直于该第一方向的一第二方向堆栈的该非磁性薄层与该第一磁性层形成，形成一第二磁性层于该等第一垂直堆栈的侧壁上，其中形成数个第二垂直堆栈，各个第二垂直堆栈有插在该第一磁性层与该第二磁性层之间的该非磁性薄层，以及嵌入该等第二垂直堆栈于金属材料中，其中形成与该第一磁性层接触的一第一电性接触以及与该第二磁性层接触的一第二电性接触。
在本发明内容的第二方面中，提供一种内存设备结构。根据本文的一些示意具体实施例，该内存设备结构包括一晶圆基板；一磁性隧道结(MTJ)，其包含一第一磁性层、一第二磁性层及一非磁性薄层，该第一磁性层、该第二磁性层及该非磁性薄层沿着垂直于该晶圆基板的一上表面的一第一方向堆栈，该MTJ形成于该上表面上面，该非磁性层插在该第一磁性层与该第二磁性层之间；电性耦合至该第一磁性层的一第一接触；以及电性耦合至该第二磁性层的一第二接触。
附图说明
参考以下结合附图的说明可明白本发明内容，其中类似的组件是以相同的组件符号表示。
图1a至1k根据本发明内容的一些示意具体实施例示意图标形成内存设备结构的制程流程；
图2根据本发明内容的一些示意具体实施例示意图标多个内存单元的上视图；以及
图3根据本发明内容的一些示意具体实施例示意图标一内存设备。
尽管揭示于本文的专利目标容易做成各种修改及替代形式，本文仍以附图为例图示几个本发明的特定具体实施例且详述其中的细节。不过，应了解本文所描述的特定具体实施例不是想要把本发明限定成本文所揭示的特定形式，反而是，本发明是要涵盖落在如随附权利要求所界定的本发明精神及范畴内的所有修改、等价及替代性陈述。
具体实施方式
以下描述本发明的各种示意具体实施例。为了清楚说明，本专利说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与系统相关及商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解，此类开发既复杂又花时间，但为本领域技术人员在阅读本发明内容后即可实作的例行工作。
此时以参照附图来描述本发明内容。示意图标于附图的各种结构、系统及设备是仅供解释以及避免本领域技术人员所现有的细节混淆本发明。尽管如此，仍纳入附图用来描述及解释本发明内容的示意实施例。应使用与相关技艺技术人员所熟悉的意思一致的方式理解及解释用于本文的字汇及词组。本文没有特别定义的术语或词组(亦即，与本领域技术人员所理解的普通或惯用意思不同的定义)是想要用术语或词组的一致用法来暗示。在这个意义上，希望术语或词组具有特定的意思时(亦即，不同于本领域技术人员所理解的意思)，则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该术语或词组的特定定义。
本发明内容可用来形成半导体设备于芯片上或中。根据本发明内容的一些示意具体实施例，该半导体设备实质上可为FET，例如，MOSFET或MOS设备。在参考MOS设备时，本领域技术人员应了解，尽管使用措词“MOS设备”，然而无意限制含金属栅极材料及/或含氧化物栅极介电材料。此外，如揭示于本文的半导体设备可制造成为P型信道MOS晶体管或PMOS晶体管和N型通道晶体管或NMOS晶体管；可制成有或没有迁移率增强应力源特征(stressorfeature)或应变诱发特征的这两种晶体管。应注意，使用有应力及无应力的PMOS及NMOS设备，电路设计者可混合及匹配设备类型，以利用各设备类型的最佳特性使得它们最适合设计中的半导体设备。
本发明内容的内存设备结构有关于可利用先进技术制成的设备，亦即，应用于小于100纳米的近似技术节点的技术，例如，小于50纳米或小于35纳米，例如，28纳米或以下。在读完本申请后，本领域技术人员应了解，根据本发明内容，可推行小于或等于45纳米的基本规则，例如，28纳米或以下。在一示意具体实施例中，本发明内容提出可具有最小长度尺寸及/或宽度尺寸小于100纳米的结构的半导体设备，例如，小于50纳米或小于35纳米或小于28纳米。例如，本发明内容可揭示利用45纳米技术或以下制成的设备结构，例如，28纳米或甚至更低。
在审阅本发明内容后，本领域技术人员应了解，如以下在说明本发明内容的一些示意具体实施例时所述，内存设备结构包含一内存设备，例如MTJ结构，以及半导体设备，例如PMOS设备或NMOS设备。
在本发明内容的第一方面的一些示意具体实施例中，该方法可包括：提供形成于一晶圆基板上面的一介电层，在该介电层中形成至少两个沟槽，该等至少两个沟槽沿着与该晶圆基板的一上表面实质垂直的一第一方向完全穿过该介电层，形成一非磁性薄层于该等至少两个沟槽的侧壁上，形成一第一磁性层于覆盖该等侧壁的该非磁性薄层上，相对于该非磁性薄层及该第一磁性层选择性地移除该介电层，其中在移除该介电层时形成至少4个第一垂直堆栈，各个堆栈由沿着垂直于该第一方向的一第二方向堆栈的该非磁性薄层与该第一磁性层形成，形成一第二磁性层于该等第一垂直堆栈的侧壁上，其中形成数个第二垂直堆栈，各个第二垂直堆栈有插在该第一磁性层与该第二磁性层之间的该非磁性薄层，嵌入该等第二垂直堆栈于金属材料中，其中形成与该第一磁性层接触的一第一电性接触以及与该第二磁性层接触的一第二电性接触，提供有耦合至一字符线的一栅极、一源极及一漏极的一MOSFET设备，形成该介电层于该MOSFET设备上面，以及提供包含该MOSFET设备和该等第二垂直堆栈中的一者的一内存单元，其中形成该内存单元是通过使该第一及该第二接触中的一者电性耦合至该源极与该漏极中的一者，以及使该第一及该第二接触中的另一者电性耦合至一位线。根据本文的一些特殊示意实施例，该MOSFET设备可为一NMOS设备以及该第二接触可电性耦合至该NMOS设备的该漏极，同时该第二接触可电性耦合至该位线。
根据第二方面的一些示意具体实施例，该内存设备结构可包括一晶圆基板；一MTJ，其包含一第一磁性层、一第二磁性层及一非磁性薄层，该第一磁性层、该第二磁性层及该非磁性薄层沿着垂直于该晶圆基板的一上表面的一第一方向堆栈，该MTJ形成于该上表面上面，该非磁性层插在该第一磁性层与该第二磁性层之间；电性耦合至该第一磁性层的一第一接触；电性耦合至该第二磁性层的一第二接触；有一栅极、一源极及一漏极的一MOSFET设备，该栅极耦合至一字符线，该MOSFET设备形成于该晶圆基板上面，使该第一及该第二接触中的一者耦合至该源极与该漏极中的一者的一第一导电线，以及使该第一及该第二接触中的另一者耦合至一位线的一第二导电线。根据本文的一些特殊实施例，该MOSFET设备可为NMOS设备，而该第一导电线可使该第二接触耦合至该NMOS设备的该漏极，同时该第二导电线可使该第二接触耦合至该位线。
根据第一及第二方面的一些示意实施例，该第一及该第二磁性层可由有不同磁矫顽性的铁磁材料形成。替换地，该第二磁性层可与在该第二磁性层中诱发一交换偏置(exchange bias)的一反铁磁材料耦合。本领域技术人员应了解，该交换偏置在双层(或多层)的磁性材料中发生，在此反铁磁薄膜的硬磁化特性造成铁磁膜的软磁化曲线移位元。
根据第一及第二方面的一些示意实施例，该第一磁性层的厚度可小于第二磁性层的厚度。
根据第一及第二方面的一些示意实施例，该第一磁性层可具有大于该第二磁性层的磁矫顽性(magnetic coercivity)。
根据第一及第二方面的一些示意实施例，该非磁性薄层的厚度可在约2至50埃之间(或约0.2至5纳米)。
根据第一及第二方面的一些示意具体实施例，该非磁性薄层可由氧化镁形成。这不会对本发明内容施加任何限制而且可使用其它材料，例如，氧化铝及其类似者。
在下文中，描述本发明内容与图1a至1k有关的一些示意具体实施例。图1a示意图标半导体设备结构在制造示意内存设备结构期间的早期阶段的一部分1。
根据本发明内容的一些示意具体实施例，图示部分1可包含在后段制程(BEOL)加工期间于至少一半导体设备(未图示)形成于晶圆基板(未图示)(例如，块状基板或SOI基板)上之后形成的层间介电(ILD)层3。根据一些示意实施例，ILD层3可包含低k介电材料(亦即，相对于二氧化硅有小介电常数或k值的材料，从而k小于3.5)且可形成于绝缘材料薄层5上，例如阻障低k(所谓BLoK)材料，或本技艺现有的任何其它适当绝缘材料，例如氮化硅或氧化硅。这不会对本发明内容施加任何限制，而且本领域技术人员应了解，可考虑SOI基板的主动半导体层而不是ILD层3，在此层5为埋藏氧化物(BOX)材料层。因此，无意限制本发明内容，然而以下说明会利用ILD层3与绝缘材料的薄层5。
图1b示意图标在进行图案化制程以图案化ILD层3及薄层5后的更进一步制造阶段的部分1，其中形成穿过ILD层3及薄层5的沟槽7。根据本发明内容的一些示意具体实施例，可用现有图案化制程形成沟槽7，例如沉积阻剂材料(未图示)，经由现有微影方法来图案化阻剂材料(未图示)，进行各向异性蚀刻制程，例如，反应性离子蚀刻(RIE)制程，以蚀刻穿过ILD层3及薄层5的沟槽，以及移除阻剂材料(未图示)。
图1c示意图示在通过进行共形沉积制程(例如，ALD)沉积一层绝缘材料9于图案化ILD层3及图案化薄层5上面后的更进一步制造阶段的部分1。根据本发明内容的一些示意具体实施例，经沉积的绝缘材料9可为氧化镁与氧化铝中的一者及其类似者。例如，该层绝缘材料9可具有在约2至50埃之间的厚度。
图1d示意图示在进行各向异性蚀刻制程用以从ILD层3的上表面除去绝缘材料层9的水平方向部分(horizontally oriented portion)(图1c)后的更进一步制造阶段的部分1，其中暴露ILD层3的上表面4u，以及沟槽7的底部，从而留下覆盖绝缘材料层9的沟槽7侧壁4s。因此，在此阶段，如图1d所示，绝缘层的剩余部分(以下用9a标示)仍位在沟槽7中而覆盖沟槽7的侧壁4s。
图1e示意图示在通过进行共形沉积制程沉积第一磁性材料13于ILD层3上面及沟槽7中后的更进一步制造阶段的部分1。根据本文的一些示意实施例，第一磁性材料13可为CoFe合金与CoFeB合金中的一者，它可能包括稀土物种及/或过渡金属物种，例如TbFeCo、GdFeCo等等。根据一些示意实施例，经沉积第一磁性材料13的厚度范围可约为10埃或更多，例如15埃或更多，例如约20埃及更多。
图1f示意图示在各向异性蚀刻制程完成后的更进一步制造阶段的部分1，该各向异性蚀刻制程从ILD层3上表面4u以及从沟槽7底部除去第一磁性材料13的水平方向部分。结果，ILD层3的上表面4u暴露以及第一磁性层的剩余部分(以下以13a表示)形成于在沟槽7内的绝缘材料层9a上。
图1g示意图示在选择性蚀刻制程完成后的更进一步制造阶段的部分1，以及该选择性蚀刻制程相对于绝缘材料层9a、第一磁性层13a及薄层5选择性地移除ILD层3。因此，在图示于图1g的阶段可留下实质垂直堆栈，例如第一垂直堆栈17，第一垂直堆栈17由沿着与第一磁性层13a及绝缘材料层9a的厚度平行的方向D1堆栈的第一磁性层13a及绝缘材料层9a形成。亦即，垂直堆栈17的方向为与方向D1垂直的方向D2。
图1h示意图示在通过进行共形沉积制程(例如，ALD)沉积第二磁性材料19于第一垂直堆栈17上面后的更进一步制造阶段的部分1。第二磁性材料19与第一磁性材料(图1e中的13)实质不同的地方在于：相比于第一磁性材料，第二磁性材料19的磁矫顽性、静止磁化(rest magnetization)及饱和磁化中的至少一者可实质较小。根据本发明内容的一些示意具体实施例，该第一磁性材料可为硬磁性材料以及该第二磁性材料可为软磁性材料，特别是在与第一磁性材料相比时。替换地或附加地，经沉积的第二磁性材料19的厚度可实质大于第一磁性层15的厚度。
图1i示意图示在进行各向异性蚀刻制程以及从第一垂直堆栈上表面以及从沟槽7底部除去经沉积的第二磁性材料19的水平方向部分后的更进一步制造阶段的部分1。这导致形成包含由第一磁性层13a、绝缘材料层9a及第二磁性层部分19-1形成的堆栈的第二实质垂直堆栈23，其中绝缘材料层9a是插在其间。
图1i所示，可形成另一第二磁性层部分19-2作为第二垂直堆栈23的一部分，使得第二磁性层部分19-2可直接位在第一磁性层13a上。在读完本申请后，本领域技术人员应了解，可提供包含第一磁性层13a、第二磁性层部分19-2、第一磁性层部分19-1及绝缘材料层11的第二垂直堆栈23，其中绝缘材料层9a插在第一磁性层13a、第二磁性层部分19-1之间。
图1j示意图示在进行电极材料填充制程(未图标)后的更进一步制造阶段的部分1，其中可沉积电极材料25，电极材料25填充设在第二垂直堆栈23之间的沟槽，其中用电极材料25过填(overfill)在第二垂直堆栈23之间的空间。电极材料25可由任何一种导电材料或数种导电材料的组合制成。在一示意具体实施例中，该电极材料可为铂、铝、铜或其类似者。
图1k示意图示在进行研磨制程27(参考图1j)(例如，化学机械研磨(CMP)制程)以及暴露第二垂直堆栈的上表面后的更进一步制造阶段的部分1。
根据本发明内容的一些示意具体实施例，可形成用于提供至第一磁性层13a的电性接触(经由第二磁性层部分19-2)的第一接触C1以及接触第二磁性层部分19-1的第二接触C2。
请参考图1k，包含由第一磁性层13a、第二磁性层部分19-2、第二磁性层部分19-1(其中绝缘材料层9a插在第一磁性层13a、第二磁性层部分19-1之间)形成的第二垂直堆栈23的内存单元结构有接触C1、C2提供分别至第一磁性层13a及第二磁性层部分19-1中的一者的电性连接。根据本文的一些示意实施例，第二磁性层部分19-1可为有固定磁化的磁性钉扎层，同时第一磁性层13a可对应至有软磁性质的无磁层，亦即由软磁性材料制成的一层。
图2示意图标MRAM设备结构的一示意具体实施例的上视图，其中提供单一内存单元MRAM1、MRAM2…MRAMn。各个MRAM单元可包含第一接触(图2中MRAM1的接触C1)，第二接触(图2中MRAM1的C2)，第一磁性层(图2中MRAM1的13a)，第二磁性层部分(图2中MRAM1的19-1)，以及绝缘阻障层(图2中MRAM1的9a)。在读完本申请后，本领域技术人员应了解，沿着垂直于图示剖面的方向(亦即，进出图纸的平面)，MOSFET设备(未图示于图2)可设置于每一个内存单元MRAM1至MRAMn的下面，MOSFET设备(未图示于图2)控制各个内存单元。
接下来，根据本发明内容的一些示意具体实施例，描述内存设备结构的操作。图3的横截面图示意图标内存设备结构30，其包含内存单元301(或MTJ设备)与控制内存单元301的示意MOSFET设备302。
在读完本申请后，本领域技术人员应了解，MOSFET设备302，例如，可根据本技艺所现有的前段制程(FEOL)加工形成且可设置于内存单元301下面，亦即，如本技艺所现有，当所欲金属化层在BEOL加工中形成于MOSFET 302上面或上方时，内存单元301可形成于其中。
根据本发明内容的一些示意具体实施例，内存单元301可包含电性耦合至接触MTJ结构的第一磁性层305(例如，第二磁性层部分19-1)的第一接触304(例如，C1)的位线303，该MTJ结构有用插在第一及第二磁性层305及307之间的介电层306(例如，绝缘材料层11)与第一磁性层305分离的第二磁性层307(例如，第一磁性层15)。可由也可电性耦合至MOSFET设备302的漏极接触309的第二接触308(例如，C2)提供至第二磁性层307的电性连接。该MOSFET设备有电性耦合至字符线310的栅极313，以及可电性耦合至源极线312的源极接触311。在图示实施例中，第二接触308(例如，C2)物理接触位在第一磁性层15上的第二磁性层部分19-2。如图2描述且以括号标示的具体实施例的对应物是仅供图解说明而且不会对本发明内容施加任何限制，如以下所述。
为了读出位状态，例如“1”或“0”，测量本发明内容的一些示意具体实施例的MTJ设备的磁阻(magnetoresistance)(控制耦合至MOSFET设备302的字符线310使得MOSFET设备302处于连接状态，亦即，在电流流过MOSFET设备302时)。在读完本申请后，本领域技术人员应了解，揭示于本文的MTJ设备可经操作及组配成第一及第二磁性层305、307中的任一可用作MTJ设备的“磁性钉扎”层(有硬磁特性)同时第一及第二磁性层305、307中的另一者可用作MTJ设备的“无磁性”层(有软磁性质)。当无磁层(图3的第一及第二磁性层305、307中的一者有软磁性质)的磁化与磁性钉扎层(图3的第一及第二磁性层305、307中的另一者有硬磁特性)的磁化有相同的方向时，内存单元(图3中的301)的电阻会低，因为只有少数电子的自旋依存散射(spindependent scattering)。不过，当无磁层及磁性钉扎层的磁化互相反平行(亦即，关于图3，第一及第二磁性层305及307的磁化互相反平行)时，少数及多数电子两者会被散射，导致电阻较大的状态。
写入操作可包含通过位线(图3的303)施加电流至内存单元(同时图3的MOSFET设备302处于连接状态)。当电流流过MTJ结构(图3中，其包含第一、第二磁性层305、307和介电层306)时，在电流充分高于无磁层的切换阀值时，无磁层的磁化可因STT而逆转。作为一实施例，假设MTJ设备经组配成第一磁性层305为磁性钉扎层以及第二磁性层307为无磁层。在该示意实施例中，电流可供给至MTJ是因为电流首先供给至磁性钉扎层305，其具有固定在第一方向的磁化而使电流中的电子的自旋沿着第一方向对齐。有在第一方向自旋的电子的此极化电流随后可供给至无磁层307而使无磁层307的磁化与磁性钉扎层305的磁化方向沿着第一方向对齐。
在读完本申请后，本领域技术人员应了解，与有面内磁化的现有MRAM单元相反，根据本发明内容的各种方面的内存单元可提供小覆盖面积(footprint area)。
本领域技术人员应了解，尽管以下描述STT结构，这不会对本发明内容施加任何限制，反而可选择古典设计。
在读完本申请后，本领域技术人员应了解，尽管描述有软、硬磁性质的磁性材料作为第一及第二磁性材料的MTJ，然而这不会对本发明内容施加任何限制。例如，可提供与第一及第二磁性层中的一者接触的反铁磁层，第一及第二磁性层则提供作为软磁性层及反铁磁层钉扎升高耦合软磁性层的磁矫顽性构成耦合层的硬磁特性，另一层(未耦合至反铁磁层)实现无磁层。发生此效应是由于在双层(或多层)磁性材料中的交换偏置，在此反铁磁薄膜的硬磁化特性造成铁磁膜的软磁化曲线移位元。
在读完本申请后，本领域技术人员应了解，根据本发明内容的一些示意具体实施例用于制造MRAM单元的制程流程可结合从MRAM制程得知的制程组件与从FINFET加工得知的制程组件。例如，当在一些示意具体实施例中可提供BEOL ILD层之后，可蚀刻穿过ILD层(替换地，SOI基板的主动半导体层)的沟槽/通孔以及开放底下的BLoK层(替换地，SOI基板的BOX层)。在此背景下，BLoK是指埋藏的低k层。然后，可用各向异性沉积制程，例如原子层沉积(ALD)，沉积介电层(“隧道阻障层”)。替换地，可跳过此制程以及在沉积第一磁性材料时与后面制程结合。由于外加各向异性蚀刻制程，因此，在从ILD层的水平区移除介电层(“隧道阻障层”)后，可沉积制造中的MRAM单元的第一磁性层(可能用类似ALD的各向异性沉积制程)，接着是可移除在晶圆的所有水平区上的第一磁性层的各向异性蚀刻制程。接下来，可移除在MRAM区中的ILD层(例如，用包含HF的蚀刻制程)，留下第一磁性层及隧道阻障作为垂直堆栈。随后，可沉积第二磁性材料，以及在从水平区除去第二磁性材料后，可形成对应至图1i的第二垂直堆栈的垂直堆栈。在用电极材料(例如，铜)填充在垂直堆栈之间的空间后，平坦化制程可形成MRAM电极以及可得到如图1k所示的结构。
以上所揭示的特定具体实施例均仅供图解说明，因为本领域技术人员在受益于本文的教导后显然可以不同但等效的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的制程步骤。此外，除非在以下权利要求有提及，否则不希望本发明受限于本文所示的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。应注意，在本专利说明书及随附权利要求中使用例如“第一”、“第二”、“第三”或“第四”的用语描述各种制程或结构只是用来作为该等步骤/结构的简写参考而且不一定暗示该等步骤/结构的进行/形成按照该有序序列。当然，取决于确切的权利要求语言，可能需要或不需要该等制程的有序序列。因此，本文提出权利要求书寻求保护。

Claims (20)

1.一种形成内存设备结构的方法，该方法包含下列步骤：
提供形成于一晶圆基板上面的一介电层；
在该介电层中形成至少两个沟槽，所述至少两个沟槽沿着与该晶圆基板的一上表面实质垂直的一第一方向完全穿过该介电层；
形成一非磁性薄层于所述至少两个沟槽的侧壁上；
形成一第一磁性层于位在所述侧壁上的该非磁性薄层上；
相对于该非磁性薄层及该第一磁性层选择性地移除该介电层，其中在移除该介电层时形成至少4个第一垂直堆栈，各个第一垂直堆栈由沿着与该第一方向垂直的一第二方向堆栈的该非磁性薄层与该第一磁性层形成；
形成一第二磁性层于所述第一垂直堆栈的侧壁上，以于从所述第一垂直堆栈及所述第二磁性层形成相应的数个第二垂直堆栈，各个所述相应的数个第二垂直堆栈包含插在该第一磁性层与该第二磁性层之间的该非磁性薄层；以及
形成电性耦合至该第一磁性层的一第一电性接触以及电性耦合至该第二磁性层的一第二电性接触。
2.如权利要求1所述的方法，其中形成该非磁性薄层的步骤包含：共形沉积一非磁性材料于该介电层上面以及于所述沟槽内，以及随后进行一各向异性蚀刻制程，该各向异性蚀刻制程从与该晶圆基板的该上表面平行的任何表面除去该非磁性材料。
3.如权利要求1所述的方法，其中形成该第一磁性层的步骤包含：共形沉积一第一磁性材料于该介电层上面以及于在所述沟槽内的该非磁性薄层上，以及随后进行一各向异性蚀刻制程，该各向异性蚀刻制程从与该晶圆基板的该上表面平行的任何表面除去该第一磁性材料。
4.如权利要求1所述的方法，其中形成该第二磁性层的步骤包含：共形沉积一第二磁性材料于该第一垂直堆栈上，以及随后进行一各向异性蚀刻制程，该各向异性蚀刻制程从与该晶圆基板的该上表面平行的任何表面除去该第二磁性材料。
5.如权利要求1所述的方法，其中该第一及该第二磁性层由有不同磁矫顽性的铁磁材料形成。
6.如权利要求1所述的方法，其中该第二磁性层与在该第二磁性层中诱发一交换偏置的一反铁磁材料耦合。
7.如权利要求1所述的方法，其中该第一磁性层的厚度小于该第二磁性层的厚度。
8.如权利要求7所述的方法，其中该第一磁性层有大于该第二磁性层的磁矫顽性。
9.如权利要求1所述的方法，其中该非磁性薄层的厚度在约2至50埃之间。
10.如权利要求1所述的方法，其还包含：
提供一MOSFET设备，该MOSFET设备有一栅极、一源极及一漏极，该栅极耦合至一字符线；
形成该介电层于该MOSFET设备上面；以及
提供包含该MOSFET设备与所述第二垂直堆栈的一者的一内存单元，其中形成该内存单元通过：
使该第一及该第二接触中的一者电性耦合至该源极与该漏极中的一者，以及
使该第一及该第二接触中的另一者电性耦合至一位线。
11.如权利要求10所述的方法，其中该MOSFET设备为一NMOS设备，并且该第一接触电性耦合至该NMOS设备的该漏极，同时该第二接触电性耦合至该位线。
12.一种内存设备结构，其包含：
一晶圆基板；
一磁性隧道结(MTJ)，其包含第一磁性层、一第二磁性层及一非磁性薄层，该第一磁性层、第二磁性层及该非磁性薄层沿着垂直于该晶圆基板的一上表面的一第一方向堆栈，该MTJ形成于该上表面上面，各个第一垂直堆栈从所述非磁性薄层及所述第一磁性层形成，所述第二磁性层形成于所述第一垂直堆栈的侧壁上，以于从所述第一垂直堆栈及所述第二磁性层形成相应的数个第二垂直堆栈，各个所述相应的数个第二垂直堆栈包含该非磁性层插在该第一磁性层与该第二磁性层之间；
一第一接触，电性耦合至该第一磁性层；以及
一第二接触，电性耦合至该第二磁性层。
13.如权利要求12所述的内存设备结构，其中该第一及该第二磁性层由有不同磁矫顽性的铁磁材料形成。
14.如权利要求12所述的内存设备结构，其中该第二磁性层与在该第二磁性层中诱发一交换偏置的一反铁磁材料耦合。
15.如权利要求12所述的内存设备结构，其中该第一磁性层的厚度小于该第二磁性层的厚度。
16.如权利要求15所述的内存设备结构，其中该第一磁性层有大于该第二磁性层的磁矫顽性。
17.如权利要求12所述的内存设备结构，其中该非磁性薄层的厚度在约2至50埃之间。
18.如权利要求12所述的内存设备结构，其中该非磁性薄层由氧化镁形成。
19.如权利要求12所述的内存设备结构，其还包含：
一MOSFET设备，有一栅极、一源极及一漏极，该栅极耦合至一字符线，该MOSFET设备形成于该晶圆基板上面；
一第一导电线，使该第一及该第二接触中的一者耦合至该源极与该漏极中的一者，以及
一第二导电线，使该第一及该第二接触中的另一者耦合至一位线。
20.如权利要求19所述的内存设备结构，其中该MOSFET设备为一NMOS设备，并且该第一导电线使该第一接触耦合至该NMOS设备的该漏极，同时该第二导电线使该第二接触耦合至该位线。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102355296B1 (ko) * 2017-08-08 2022-01-25 삼성전자주식회사 반도체 메모리 장치 및 이의 제조를 위한 반도체 메모리 제조 장치
US10211395B1 (en) * 2017-12-30 2019-02-19 Spin Transfer Technologies, Inc. Method for combining NVM class and SRAM class MRAM elements on the same chip
US10522590B2 (en) * 2018-03-14 2019-12-31 Avalanche Technology, Inc. Magnetic memory incorporating dual selectors
JP2021150626A (ja) * 2020-03-24 2021-09-27 キオクシア株式会社 メモリデバイス及びメモリデバイスの製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1383208A (zh) * 2001-04-20 2002-12-04 株式会社东芝 半导体存储装置及其制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5956267A (en) * 1997-12-18 1999-09-21 Honeywell Inc Self-aligned wordline keeper and method of manufacture therefor
JP2001156187A (ja) * 1999-11-30 2001-06-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6653154B2 (en) * 2001-03-15 2003-11-25 Micron Technology, Inc. Method of forming self-aligned, trenchless mangetoresistive random-access memory (MRAM) structure with sidewall containment of MRAM structure
DE10123593C2 (de) * 2001-05-15 2003-03-27 Infineon Technologies Ag Magnetische Speicheranordnung
JP2005072139A (ja) * 2003-08-21 2005-03-17 Sony Corp 磁気記憶装置及びその製造方法
US7020004B1 (en) * 2003-08-29 2006-03-28 Micron Technology, Inc. Double density MRAM with planar processing
US6929957B2 (en) * 2003-09-12 2005-08-16 Headway Technologies, Inc. Magnetic random access memory designs with patterned and stabilized magnetic shields
DE102005046777B4 (de) * 2005-09-29 2013-10-17 Altis Semiconductor Halbleiterspeicher-Einrichtung
US20090218645A1 (en) * 2007-02-12 2009-09-03 Yadav Technology Inc. multi-state spin-torque transfer magnetic random access memory
JP2008252018A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 磁気抵抗効果素子およびそれを用いた磁気ランダムアクセスメモリ
US7781231B2 (en) * 2008-03-07 2010-08-24 Qualcomm Incorporated Method of forming a magnetic tunnel junction device
US7885105B2 (en) * 2008-03-25 2011-02-08 Qualcomm Incorporated Magnetic tunnel junction cell including multiple vertical magnetic domains
JP5504704B2 (ja) * 2009-06-16 2014-05-28 ソニー株式会社 記憶素子及びメモリ
CN102569642B (zh) * 2010-12-07 2016-08-03 三星电子株式会社 存储节点、包括该存储节点的磁存储器件及其制造方法
JP5421325B2 (ja) * 2011-05-17 2014-02-19 株式会社東芝 スピンｍｏｓｆｅｔおよびリコンフィギャラブルロジック回路
US9007818B2 (en) * 2012-03-22 2015-04-14 Micron Technology, Inc. Memory cells, semiconductor device structures, systems including such cells, and methods of fabrication
US8981330B2 (en) * 2012-07-16 2015-03-17 Macronix International Co., Ltd. Thermally-confined spacer PCM cells
US10608170B2 (en) * 2013-01-21 2020-03-31 Shanghai CiYu Information Technologies Co., LTD Electric field assisted perpendicular STT-MRAM
US8901529B2 (en) * 2013-03-15 2014-12-02 International Business Machines Corporation Memory array with self-aligned epitaxially grown memory elements and annular FET
US9601544B2 (en) * 2013-07-16 2017-03-21 Imec Three-dimensional magnetic memory element
US9343662B2 (en) * 2013-09-12 2016-05-17 Globalfoundries Singapore Pte. Ltd. Magnetic memory device and method of forming thereof
US9263665B1 (en) * 2014-12-10 2016-02-16 Globalfoundries Singapore Pte. Ltd. Two-bits per cell structure with spin torque transfer magnetic random access memory and methods for fabricating the same
WO2016204774A1 (en) * 2015-06-19 2016-12-22 Intel Corporation Capped magnetic memory
US9299924B1 (en) * 2015-06-29 2016-03-29 International Business Machines Corporation Injection pillar definition for line MRAM by a self-aligned sidewall transfer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1383208A (zh) * 2001-04-20 2002-12-04 株式会社东芝 半导体存储装置及其制造方法

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