CN107026204A - FinFET器件及其形成方法 - Google Patents

FinFET器件及其形成方法 Download PDF

Info

Publication number
CN107026204A
CN107026204A CN201611088939.3A CN201611088939A CN107026204A CN 107026204 A CN107026204 A CN 107026204A CN 201611088939 A CN201611088939 A CN 201611088939A CN 107026204 A CN107026204 A CN 107026204A
Authority
CN
China
Prior art keywords
layer
strained layer
certain embodiments
boron
finfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611088939.3A
Other languages
English (en)
Other versions
CN107026204B (zh
Inventor
蔡俊雄
詹前泰
方子韦
陈科维
杨怀德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107026204A publication Critical patent/CN107026204A/zh
Application granted granted Critical
Publication of CN107026204B publication Critical patent/CN107026204B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

本发明实施例公开了一种FinFET器件及其形成方法。根据一些实施例，FinFET器件包括具有至少一个鳍的衬底；横跨至少一个鳍的栅极堆叠件；位于栅极堆叠件旁边的应变层和位于应变层上方的硅化物层。应变层在从应变层的表面的0nm至5nm的深度范围内具有大于2E20原子/cm3的硼表面浓度。

Description

FinFET器件及其形成方法
技术领域
本发明实施例涉及FinFET器件及其形成方法。
背景技术
半导体集成电路(IC)产业经历了快速发展。IC材料和设计中的技术进步已经产生了数代的IC，其中每代IC都具有比上一代IC更小和更复杂的电路。在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小的元件(或线))却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。
这种按比例缩小也增加了加工和制造IC的复杂度，并且为了实现这些进步，需要IC加工和制造中的类似发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以代替平面晶体管。虽然现有的FinFET器件和形成FinFET器件的方法通常已经满足它们的预期目的，但是它们没有在所有方面都令人满意。
发明内容
根据本发明的一些实施例，提供了一种FinFET器件，包括：衬底，具有至少一个鳍；栅极堆叠件，横跨所述至少一个鳍；应变层，位于所述栅极堆叠件旁边并且在从所述应变层的表面的0nm至5nm的深度范围内具有大于2E20原子/cm3的硼表面浓度；以及硅化物层，位于所述应变层上方。
根据本发明的另一些实施例，还提供了一种形成FinFET器件的方法，包括：提供衬底，所述衬底具有形成在其上的栅极堆叠件、形成在其中的应变层和形成在所述栅极堆叠件旁边和所述应变层上方的第一介电层；形成穿过所述第一介电层的开口，所述开口暴露所述应变层；对所述应变层实施掺杂步骤以在所述应变层中形成浅掺杂区，其中，所述浅掺杂区和所述应变层具有相同的导电类型；在所述掺杂步骤之后，在所述应变层上形成硅化物层。
根据本发明的又一些实施例，还提供了一种形成FinFET器件的方法，包括：提供衬底，所述衬底具有形成在其上的栅极堆叠件、形成在其中的应变层和形成在所述栅极堆叠件旁边和所述应变层上方的第一介电层；形成穿过所述第一介电层的开口，所述开口暴露所述应变层；对所述应变层实施硼掺杂步骤，所述硼掺杂步骤引起表面非晶化；在所述硼掺杂步骤之后，在所述应变层上直接形成金属层；以及对所述衬底实施退火步骤。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各个部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增大或缩小。
图1A至图1F是根据一些实施例的形成FinFET器件的方法的示意性截面图。
图2是根据一些实施例的形成FinFET器件的方法的流程图。
图3是根据可选实施例的形成FinFET器件的方法的流程图。
图4是根据又一些可选实施例的形成FinFET器件的方法的流程图。
具体实施方式
以下发明内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上”、“在…上方”、“在…上面”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
图1A至图1F是根据一些实施例的形成FinFET器件的方法的示意性截面图。
参考图1A，提供具有一个或多个鳍102的衬底100。在一些实施例中，衬底100包括含硅衬底、绝缘体上硅(SOI)衬底、或由其他合适的半导体材料形成的衬底。在一些实施例中，衬底100中可以具有配置为用于P型FinFET器件的掺杂区。在一些实施例中，衬底100具有在其上形成的隔离层。具体地说，隔离层覆盖鳍102的下部，并暴露鳍102的上部。在一些实施例中，隔离层是浅沟槽隔离(STI)结构。
在一些实施例中，衬底100具有形成在其上的至少两个栅极堆叠件111，形成在栅极堆叠件111的侧壁上的间隔件104，形成在其中的应变层106，和形成在栅极堆叠件111旁边以及应变层106上方的第一介电层108。
在一些实施例中，形成图1A的中间结构的方法包括形成横跨鳍102的两个伪栅极堆叠件，在伪栅极堆叠件的侧壁上形成间隔件104，在每个鳍102的两侧处形成应变层106，在伪栅极堆叠件旁边并且在应变层106上方形成第一介电层108，并且用栅极堆叠件111替换伪栅极堆叠件。
在一些实施例中，伪栅极堆叠件包括诸如多晶硅的含硅材料，非晶硅或它们的组合。在一些实施例中，伪栅极堆叠件的延伸方向不同于(例如垂直于)鳍102的延伸方向。在一些实施例中，形成伪栅极堆叠件的方法包括在衬底100上形成堆叠层，和利用光刻和蚀刻工艺图案化堆叠层。
在一些实施例中，间隔件104包括含氮介电材料，含碳介电材料或两者，并且间隔件104的介电常数小于约10，或甚至小于约5。在一些实施例中，间隔件104包括SiN、SiCN、SiOCN、SiOR(其中R为烷基基团，诸如CH3，C2H5或C3H7)、SiC、SiOC、SiON、它们的组合等。在一些实施例中，形成间隔件104的方法包括在衬底100上形成间隔材料层，并通过各向异性蚀刻工艺部分地去除间隔材料层。
在一些实施例中，在形成间隔件104之前，在每个伪栅极堆叠件旁边的每个鳍102中形成两个轻掺杂区103。在一些实施例中，轻掺杂区103包括诸如硼的p型掺杂剂。在一些实施例中，轻掺杂区103可以被称为轻掺杂的源极/漏极(LDD)区。
在一些实施例中，在每个伪栅极堆叠件旁边形成两个应变层106，并且一个应变层106位于相邻的伪栅极堆叠件之间。在一些实施例中，该应变层106包括用于p型FinFET器件的硅锗(SiGe)。在一些实施例中，应变层106可以任选地注入有p型掺杂剂，诸如硼。形成应变层106的方法包括在鳍102中形成凹槽。在一些实施例中，凹槽具有中间宽的轮廓。通过对凹槽实施原位硼掺杂外延工艺形成应变层106。这样的硼掺杂外延工艺的好处是有限的，因为它只产生低浓度表面轮廓。换言之，束线注入不能传递高表面浓度掺杂剂轮廓。在一些实施例中，应变层106可以被称为源极/漏极区。在一些实施例中，应变层106可以形成为晶体状态。此外，应变层106的顶部可以与间隔件104的底部一样高或者高于间隔件104的底部。
在一些实施例中，第一介电层108包括诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)，硼掺杂的磷硅酸盐玻璃(BPSG)、它们的组合等，并且通过诸如旋涂、CVD、可流动CVD、PECVD、ALD、它们的组合等的合适的沉积技术形成。在一些实施例中，第一介电层108的顶面与伪栅极堆叠件的顶面基本上平齐。在一些实施例中，在形成应变层106的步骤之后并且在形成第一介电层108的步骤之前，形成接触蚀刻停止层(CESL)，并且CESL包括SiN、SiC等。
在一些实施例中，用栅极堆叠件111代替伪栅极堆叠件。在一些实施例中，去除伪栅极堆叠件以在第一介电层108中形成栅极沟槽，和然后在栅极沟槽中形成栅极堆叠件111。在一些实施例中，形成栅极堆叠件111的方法包括利用CVD、PVD、镀、或合适的工艺形成堆叠层，然后实施CMP工艺去除位于栅极沟槽外侧的堆叠层。
在一些实施例中，每一个栅极堆叠件111包括栅极介电层110和位于栅极介电层110上的栅极112(或被称为“替换栅极”)。在一些实施例中，栅极堆叠件111延伸的方向不同于(例如，垂直于)鳍102的延伸方向。一些实施例中，如图1A示，每个栅极介电层110环绕相应的栅极112的侧壁和顶部，并且位于每个鳍102的顶部和侧壁上。在一些实施例中，在栅极介电层110和每个鳍102之间形成诸如氧化硅层的界面层。
在一些实施例中，每个栅极介电层110包括具有介电常数大于约10的高k材料。在一些实施例中，高k材料包括金属氧化物，诸如ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、它们的组合或合适的材料。在可选实施例中，该栅极介电层110可以任选包含诸如HfSiO、LaSiO、AlSiO的硅酸盐、它们的组合，或合适的材料。
在一些实施例中，每个栅极112包括适合于形成金属栅极或其部分的金属材料。在一些实施例中，每个栅极112包括功函数金属层和位于功函数金属层上的填充金属层。一些实施例中，功函数金属层是p型功函数金属层以提供在p型FinFET器件中正确地实施的栅电极。p型功函数金属层包括TiN、WN、TaN、导电金属氧化物和/或合适的材料。填充金属层包括铜(Cu)、铝(Al)、钨(W)或合适的材料。在一些实施例中，每个栅极112可以进一步包括衬垫层、界面层、晶种层、粘合层、阻挡层、它们的组合等。
参考图1B，去除栅极堆叠件111的上部以形成暴露栅极112的凹槽113。具体来说，通过回蚀刻工艺去除栅极112的部分和栅极介电层110的部分，并且通过凹槽113暴露保留的栅极112和栅极介电层110。在一些实施例中，一个凹槽113介于两个邻近的间隔件104之间。此后，在凹槽113中形成覆盖栅极112的覆盖图案114。在一些实施例中，覆盖图案114配置为保护栅极112在随后的接触孔限定步骤期间免受损坏。在一些实施例中，覆盖层形成在衬底100上从而填充凹槽113。覆盖层包括SiN、SiC、SiCN、SiON、SiCON它们的组合等，并且通过诸如CVD、等离子体增强CVD(PECVD)、ALD、远程等离子体ALD(RPALD)、等离子体增强ALD(PEALD)、它们的组合等形成。然后实施CMP工艺以去除位于凹槽113外侧的覆盖层。
此后，在覆盖图案114和第一介电层108上方形成第二介电层116。在一些实施例中，第二介电层116包括与第一介电层108相同的材料。在可选实施例中，第二介电层116和第一介电层108是由不同的材料制成的。在一些实施例中，该第二介电层116包括诸如氮化硅的氮化物，诸如氧化硅的氧化物、PSG、BSG、BPSG、它们的组合等，并且通过诸如旋涂、CVD、可流动CVD、PECVD、ALD、它们的组合等的合适的沉积技术形成。
参考图1C，图案化并且部分地去除第二介电层116和第一介电层108以形成分别暴露应变层106的开口117(或者称为“接触孔”)。在一些实施例中，在第二介电层116上形成诸如光刻胶层的掩模层，从而覆盖非目标区域和暴露目标区域。在一些实施例中，掩模层覆盖N型FinFET器件区域并且暴露随后在p型FinFET器件中形成接触孔的预期位置。此后，通过使用掩模层作为掩模，实施蚀刻工艺。在一些实施例中，通过将间隔件104和覆盖图案114用作自对准掩模，该蚀刻工艺称为自对准接触(SAC)蚀刻工艺。在一些实施例中，如图1C所示，在蚀刻工艺期间去除间隔件104的部分和覆盖图案114的顶角，并且开口117形成为具有倾斜的侧壁。在可选实施例中，开口117可以形成为具有基本上垂直的侧壁。在一些实施例中，开口117的纵横比大于约5，甚至大于约10。此外，当需要时，开口117可以形成为插塞、柱、带、壁或任何合适的形状。
参照图1D，对应变层106实施掺杂步骤118以在其中形成浅掺杂区120，并且浅掺杂区120和应变层106具有相同的导电类型。在一些实施例中，掺杂步骤118是单个步骤。在可选实施例中，掺杂步骤118包括多个子步骤。在一些实施例中，浅掺杂区120和应变层106包括诸如硼的p型掺杂剂。也就是说，掺杂步骤118是掺杂硼的步骤。在一些实施例中，浅掺杂区120具有小于约20纳米，小于约15纳米，小于约10纳米或甚至小于8纳米的深度。
在一些实施例中，掺杂步骤118导致每个应变层106中的表面非晶化。在一些实施例中，浅掺杂区120形成未完全非晶化状态。在这种情况下，掺杂步骤118用作预非晶化注入(PAI)步骤，所以利用锗(Ge)限定硅化物形成于非晶区的传统的PAI步骤是没有必要的。换言之，本发明的掺杂步骤118取代了传统的锗PAI步骤。
在可选实施例中，浅掺杂区域120形成为部分非晶化状态；也就是说，浅掺杂区域120形成为混合晶化-非晶化状态，并具有一定程度的结构顺序。在这种情况下，可以在掺杂步骤118之前或之后实施PAI步骤以使浅掺杂区120完全非晶化。可以利用锗(Ge)、氙(Xe)等实施这样的PAI步骤。
在一些实施例中，掺杂步骤118是离子注入步骤。在一些实施例中，以约1keV到2keV的能量和约2E15原子/cm2至6E15原子/cm2的剂量实施离子注入步骤。在离子注入步骤之后，应变层106或浅掺杂区120在从应变层106的表面约0-5nm的深度范围内具有大于约2E20原子/cm3的硼表面浓度。在一些实施例中，应变层106或浅掺杂区120的硼表面浓度在从2E20到1E21原子/cm3的范围内。例如，应变层106或浅掺杂区120的硼表面浓度可以是但不限于约2E20、3E20、4E20、5E20、6E20、7E20、8E20、9E20、1E21原子/cm3，包括前述值的任何两个之间的任何范围。
除了表面非晶化，离子注入步骤增加了应变层106的表面浓度并且因此降低了接触电阻(Rcsd)。此外，离子注入步骤会导致曳尾掺杂轮廓。曳尾掺杂轮廓向着邻近的轻掺杂区域103横向延伸，并有助于减少寄生电阻(Rp)，因此抑制短沟道效应。曳尾掺杂轮廓朝向相应的应变层106的底部垂直延伸，并且有助于调节器件的阈值电压(Vt)。
在可选实施例中，掺杂步骤118是等离子体掺杂步骤。在一些实施例中，在约1keV到2keV的能量和约2E15原子/cm2至6E15原子/cm2的剂量实施离子体掺杂步骤。在一些实施例中，通过使用包括乙硼烷(B2H6)的含硼气体和包括氢气(H2)、氩气(Ar)、氦气(He)或它们的组合的稀释气体来实施等离子体掺杂工艺。在一些实施例中，通过使用约0.1％-10％的含硼气体和约90％-99.9％的稀释气体来实施等离子体掺杂工艺。例如，通过使用约0.1％-5％或0.1％-2％(例如，约0.5％)的B2H6和约95％-99.9％或98％-99.9％(例如，约95.5％)的氦来实施等离子体掺杂工艺。
在等离子体掺杂步骤之后，应变层106或浅掺杂区120在从应变层106的表面约0-5nm的深度范围内具有大于约2E20原子/cm3的硼表面浓度。在一些实施例中，应变层106或浅掺杂区120的硼表面浓度在从约1E21到5E21原子/cm3的范围内。例如，应变层106或浅掺杂区120的硼表面浓度可以是但不限于约1E21、2E21、3E21、4E21、5E21原子/cm3，包括前面的值的任何两个之间的任何范围。
除了表面非晶化，等离子体掺杂步骤增加了应变层106的表面浓度并且因此降低了接触电阻(Rcsd)。具体地，等离子体掺杂步骤导致靠近表面处的超浅区的高度陡变的掺杂轮廓，从而使得接触电阻(Rcsd)可以显著减小。
参考图1E，在硼掺杂步骤118之后，在应变层106上形成金属层122。在一些实施例中，金属层122包括镍(Ni)、钴(Co)、钨(W)、钽(Ta)、钛(Ti)、氮化钛(TiN)、它们的组合等，并通过诸如CVD、PVD等的合适的沉积工艺形成。在一些实施例中，金属层122是Ti/TiN的多层结构。
此后，对衬底100实施退火步骤124，并且硅化物层126因此分别形成在应变层106上。在一些实施例中，实施自对准多晶硅化物(自对准硅化物)工艺，从而使得形成为紧邻硅材料的金属材料反应以形成硅化物材料。硅化物材料包括硅化镍(NiSi)、硅化钴(CoSi)、硅化钨(WSi)、硅化钽(TaSi)、硅化钛(TiSi)、它们的组合等。在一些实施例中，硅化物层126形成为与应变层106或浅掺杂区120接触。
在一些实施例中，浅掺杂区120是非晶化的并且因此不会恶化缺陷，从而硅化物层126包含在非晶区内，并且因此提高器件性能。
在一些实施例中，在约850℃至1000℃的温度下实施退火步骤124。在退火步骤124之后，非晶态的浅掺杂区120转化为晶态的浅掺杂区120a。此外，退火步骤124修复由掺杂步骤118和在掺杂步骤118之前或者之后的任选的PAI步骤引起的缺陷。然后去除或者蚀刻掉金属层122的未反应的金属。
参考图1F，在开口117中形成连接件128。在一些实施例中，连接件128旨在代表电连接到应变层106的任何类型的导电材料和结构。在一些实施例中，连接件128包括金属，诸如W，Cu，其合金或者具有合适的电阻和间隙填充能力的任何金属材料。在一些实施例中，在形成硅化物层126后，在衬底100上形成填充在开口117中的金属层。通过溅射、CVD、电镀(ECP)、它们的组合等形成金属层。然后，实施诸如CMP的平坦化步骤以去除金属层的一部分，直到暴露出覆盖图案114的顶部。在一些实施例中，连接件128的顶部与覆盖图案114的顶部基本上共面。由此完成本发明的FinFET器件。
上述实施例，其中每个栅极介电层、栅极、间隔件、覆盖图案，第一介电层、第二介电层和连接件是单层，提供为用于说明的目的，并不能解释为限制本发明。在一些实施例中，在需要的情况下，上述元件的至少一个可以是多层结构。
可以参考图2至图4的流程图简要地示出在图1A至图1F中的上述工艺步骤。
在步骤S200中，如图1A所示，提供衬底100，衬底100上形成有栅极堆叠件111，衬底100中形成有应变层106，并且第一介电层108形成在栅极堆叠件111旁边且形成在应变层106上方。如图1B所示，在一些实施例中，覆盖图案114提供在栅极堆叠件111之上以及栅极堆叠件111的侧壁上的间隔件104之间，并且第二介电层116形成在覆盖图案114和第一介电层108上方。
在步骤S202中，如图1C所示，形成穿过第一介电层108，并且因此暴露出应变层106的开口117。在一些实施例中，利用自对准接触(SAC)蚀刻工艺形成开口117。
在步骤S204中，如图1D所示，对应变层106实施掺杂步骤118。在一些实施例中，掺杂步骤118引起应变层106中的表面非晶化。具体而言，掺杂步骤118在应变层106中形成浅非晶区(例如，浅掺杂区120)。在一些实施例中，浅掺杂区120在从其顶面的约0-5nm的深度范围内具有大于约2E20原子/cm3的高表面浓度。此外，浅掺杂区120和应变层106具有相同的导电类型。在一些实施例中，掺杂步骤118是离子注入工艺。在可选实施例中，掺杂步骤118是等离子体掺杂工艺。在一些实施例中，掺杂步骤118是在约1keV到2keV的能量和约2E15原子/cm2至6E15原子/cm2的剂量下实施的硼掺杂步骤。
在步骤S206中，如图1E所示，在掺杂步骤118后，在应变层106上形成硅化物层126。在一些实施例中，在硼掺杂步骤118后，立即在应变层106上形成金属层122，然后对衬底100实施退火步骤124。在一些实施例中，在约850℃到1000℃下实施退火步骤。在一些实施例中，在形成硅化物层126的步骤期间，浅非晶区(例如，浅掺杂区120)转化为浅结晶区(例如，浅掺杂区120a)。
在步骤208中，如图1F所示，在开口117中形成连接件128。在一些实施例中，连接件128电连接至应变层106或硅化物层126。在一些实施例中，位于应变层106的表面部分中的浅掺杂区120a提供为具有高掺杂剂浓度，从而使得接触电阻可以有效地降低。
图3的工艺流程是类似于图2的工艺流程，其不同之处在于图3的工艺流程在掺杂步骤118(步骤S204)前包括预非晶化注入步骤(步骤S203)。
图4的工艺流程是类似于图2的工艺流程，其不同之处在于图4的工艺流程在掺杂步骤118(步骤S204)前包括预非晶化注入步骤(步骤S205)。
参考图1F描述了本发明的FinFET器件的结构。
在一些实施例中，FinFET器件包括衬底100，栅极堆叠件111，应变层106，和硅化物层126。衬底100具有至少一个鳍102。栅极堆叠件111横跨至少一个鳍102。应变层106位于栅极堆叠件111旁边并且在从应变层106的表面的约0-5nm的深度范围内具有大于约2E20原子/cm3的硼表面浓度。硅化物层126位于应变层106上方并且与应变层106接触。
在一些实施例中，当应变层106的硼表面浓度是通过离子注入工艺提供的时，应变层106的硼表面浓度在约2E20原子/cm3到1E21原子/cm3的范围内。在可选实施例中，当应变层106的硼表面浓度是通过等离子体掺杂工艺提供的时，应变层106的硼表面浓度在约1E21原子/cm3到5E21原子/cm3的范围内。
所描述的实施例，其中，p型FinFET器件及其形成方法提供为用于示出的目的，并且不旨在解释为限制本发明。在一些实施例中，可以实施所描述的方法以形成N型FinFET器件。具体而言，磷掺杂步骤代替硼掺杂步骤，并且以例如约2keV至5keV的能量和约2E15原子/cm2至6E15原子/cm2的剂量实施磷掺杂步骤。本领域普通技术人员应当理解，取决于工艺需求，所描述的掺杂区/层的导电类型可以被改变并且配置为用于N型FinFET器件。
在上述实施例中，实施“后栅极”工艺以形成FinFET器件。然而，可以施加诸如“先栅极”工艺的另一工艺或者通过使用本文中描述的类似的工艺可以施加其他类型的器件(例如，平面器件)。本文中公开的方法可以与CMOS工艺流程容易地集成并且不需要额外复杂的步骤以实现期望的期望的结果。应当理解，本文中公开的实施例提供了不同的优势，并且没有特定的优势是所有实施例所必须的。
鉴于以上所述，在限定接触孔之后并且在沉积硅化物之前，对器件实施至少一个硼掺杂工艺。这样的硼掺杂工艺提供了有效减少接触电阻的高表面掺杂剂浓度，并且因此提高了器件的性能。
在一些实施例中，本发明的硼掺杂工艺代替传统的PAI步骤。传统的PAI步骤通常会降低源极/漏极的导电性，并且因此增加了接触电阻。然而，本发明的硼掺杂工艺并没有这样的问题。相反，本发明的硼掺杂工艺提供了高表面浓度，从而有效地减少了接触电阻。
根据本发明的一些实施例，FinFET器件包括衬底、栅极堆叠件、应变层和硅化物层。衬底具有至少一个鳍。栅极堆叠件横跨至少一个鳍。应变层位于栅极堆叠件旁边并且在从应变层的表面的0nm至5nm的深度范围内具有大于2E20原子/cm3的硼表面浓度。硅化物层位于应变层上方。
根据本发明的可选实施例，一种形成FinFET器件的方法包括以下步骤。提供衬底，衬底具有形成在其上的栅极堆叠件、形成在其中的应变层和形成在栅极堆叠件旁边和应变层上方的第一介电层。形成穿过第一介电层的开口，并且开口暴露应变层。对应变层实施掺杂步骤以在应变层中形成浅掺杂区，其中，浅掺杂区和应变层具有相同的导电类型。在掺杂步骤之后，在应变层上形成硅化物层。
根据本发明的又一些可选实施例，一种形成FinFET器件的方法包括以下步骤。提供衬底，所述衬底具有形成在其上的栅极堆叠件、形成在其中的应变层和形成在所述栅极堆叠件旁边和所述应变层上方的第一介电层。形成穿过所述第一介电层的开口，所述开口暴露所述应变层。对所述应变层实施硼掺杂步骤，所述硼掺杂步骤引起表面非晶化。在所述硼掺杂步骤之后，立即在所述应变层上形成金属层。对所述衬底实施退火步骤。
根据本发明的一些实施例，提供了一种FinFET器件，包括：衬底，具有至少一个鳍；栅极堆叠件，横跨所述至少一个鳍；应变层，位于所述栅极堆叠件旁边并且在从所述应变层的表面的0nm至5nm的深度范围内具有大于2E20原子/cm3的硼表面浓度；以及硅化物层，位于所述应变层上方。
在上述FinFET器件中，通过离子注入工艺提供所述应变层的硼表面浓度。
在上述FinFET器件中，所述应变层的硼表面浓度介于2E20原子/cm3至1E21原子/cm3的范围内。
在上述FinFET器件中，通过等离子体掺杂工艺提供所述应变层的硼表面浓度。
在上述FinFET器件中，所述应变层的硼表面浓度介于1E21原子/cm3至5E21原子/cm3的范围内。
根据本发明的另一些实施例，还提供了一种形成FinFET器件的方法，包括：提供衬底，所述衬底具有形成在其上的栅极堆叠件、形成在其中的应变层和形成在所述栅极堆叠件旁边和所述应变层上方的第一介电层；形成穿过所述第一介电层的开口，所述开口暴露所述应变层；对所述应变层实施掺杂步骤以在所述应变层中形成浅掺杂区，其中，所述浅掺杂区和所述应变层具有相同的导电类型；在所述掺杂步骤之后，在所述应变层上形成硅化物层。
在上述方法中，所述浅掺杂区是非晶区。
在上述方法中，所述浅掺杂区是硼掺杂步骤或者磷掺杂步骤。
在上述方法中，以1KeV至2KeV的能量和2E15原子/cm2至6E15原子/cm2的剂量实施所述硼掺杂步骤。
在上述方法中，以2KeV至5KeV的能量和2E15原子/cm2至6E15原子/cm2的剂量实施所述磷掺杂步骤。
在上述方法中，所述掺杂步骤是离子注入工艺。
在上述方法中，所述掺杂步骤是等离子体掺杂工艺。
在上述方法中，通过使用约0.1％至10％的含硼气体和90％至99.9％的稀释气体来实施所述等离子体掺杂工艺。
在上述方法中，还包括在所述掺杂步骤之前或者之后的预非晶化注入(PAI)步骤。
根据本发明的又一些实施例，还提供了一种形成FinFET器件的方法，包括：提供衬底，所述衬底具有形成在其上的栅极堆叠件、形成在其中的应变层和形成在所述栅极堆叠件旁边和所述应变层上方的第一介电层；形成穿过所述第一介电层的开口，所述开口暴露所述应变层；对所述应变层实施硼掺杂步骤，所述硼掺杂步骤引起表面非晶化；在所述硼掺杂步骤之后，在所述应变层上直接形成金属层；以及对所述衬底实施退火步骤。
在上述方法中，所述硼掺杂步骤是离子注入工艺。
在上述方法中，所述硼掺杂步骤是等离子体掺杂工艺。
在上述方法中，通过使用比率为0.1％-5％比95％至99.9％的含硼气体与稀释气体来实施所述等离子体掺杂工艺。
在上述方法中，以1KeV至2KeV的能量和2E15原子/cm2至6E15原子/cm2的剂量实施所述硼掺杂步骤。
在上述方法中，在850℃至1000℃的温度来实施所述退火步骤。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明用作基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (1)

1.一种FinFET器件，包括：
衬底，具有至少一个鳍；
栅极堆叠件，横跨所述至少一个鳍；
应变层，位于所述栅极堆叠件旁边并且在从所述应变层的表面的0nm至5nm的深度范围内具有大于2E20原子/cm3的硼表面浓度；以及
硅化物层，位于所述应变层上方。
CN201611088939.3A 2016-01-29 2016-12-01 FinFET器件及其形成方法 Active CN107026204B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/009,834 2016-01-29
US15/009,834 US9722081B1 (en) 2016-01-29 2016-01-29 FinFET device and method of forming the same

Publications (2)

Publication Number Publication Date
CN107026204A true CN107026204A (zh) 2017-08-08
CN107026204B CN107026204B (zh) 2021-11-09

Family

ID=59383192

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611088939.3A Active CN107026204B (zh) 2016-01-29 2016-12-01 FinFET器件及其形成方法

Country Status (3)

Country Link
US (4) US9722081B1 (zh)
CN (1) CN107026204B (zh)
TW (1) TWI718211B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151543A (zh) * 2019-06-27 2020-12-29 南亚科技股份有限公司 存储器结构

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6470703A (en) * 1987-09-11 1989-03-16 Hitachi Ltd Waveguide type optical multiplexer and demultiplexer
US10998443B2 (en) 2016-04-15 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Epi block structure in semiconductor product providing high breakdown voltage
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
DE102020112695A1 (de) 2019-05-31 2020-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Optimiertes näheprofil für verspanntes source/drain-merkmal und verfahren zu dessen herstellung
US11489062B2 (en) 2019-05-31 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd Optimized proximity profile for strained source/drain feature and method of fabricating thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194697A (zh) * 2010-03-09 2011-09-21 台湾积体电路制造股份有限公司 半导体结构的形成方法
CN102347351A (zh) * 2010-07-21 2012-02-08 台湾积体电路制造股份有限公司 半导体元件、在其中增加表面掺杂浓度的方法及形成方法
CN103377948A (zh) * 2012-04-29 2013-10-30 中国科学院微电子研究所 半导体器件制造方法
US20130316535A1 (en) * 2012-05-24 2013-11-28 Chung-Hwan Shin Methods of forming semiconductor devices with metal silicide using pre-amorphization implants and devices so formed
US20150115335A1 (en) * 2013-10-30 2015-04-30 Taiwan Semiconductor Manufacturing Co., Ltd Mechanism for forming metal gate structure

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744372A (en) * 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
US6242333B1 (en) * 1998-01-06 2001-06-05 Texas Instruments Incorporated Method to enhance the formation of nucleation sites on silicon structures and an improved silicon structure
US20060094194A1 (en) * 2004-11-04 2006-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced disposable spacer process by low-temperature high-stress nitride film for sub-90NM CMOS technology
KR101172853B1 (ko) * 2005-07-22 2012-08-10 삼성전자주식회사 반도체 소자의 형성 방법
US8716081B2 (en) * 2007-03-15 2014-05-06 Globalfoundries Singapore Pte. Ltd. Capacitor top plate over source/drain to form a 1T memory device
US8372735B2 (en) * 2008-08-14 2013-02-12 Varian Semiconductor Equipment Associates, Inc. USJ techniques with helium-treated substrates
US8362560B2 (en) * 2010-06-16 2013-01-29 International Business Machines Corporation Field effects transistor with asymmetric abrupt junction implant
US8569158B2 (en) * 2011-03-31 2013-10-29 Tokyo Electron Limited Method for forming ultra-shallow doping regions by solid phase diffusion
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9299838B2 (en) * 2011-10-24 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. MOSFETs with multiple dislocation planes
US8674453B2 (en) * 2011-12-13 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming stressor regions in a semiconductor device
US9093550B1 (en) * 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8962434B2 (en) * 2012-07-10 2015-02-24 International Business Machines Corporation Field effect transistors with varying threshold voltages
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8890258B2 (en) * 2012-12-04 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9202693B2 (en) * 2013-01-28 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fabrication of ultra-shallow junctions
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9362277B2 (en) * 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194697A (zh) * 2010-03-09 2011-09-21 台湾积体电路制造股份有限公司 半导体结构的形成方法
CN102347351A (zh) * 2010-07-21 2012-02-08 台湾积体电路制造股份有限公司 半导体元件、在其中增加表面掺杂浓度的方法及形成方法
CN103377948A (zh) * 2012-04-29 2013-10-30 中国科学院微电子研究所 半导体器件制造方法
US20130316535A1 (en) * 2012-05-24 2013-11-28 Chung-Hwan Shin Methods of forming semiconductor devices with metal silicide using pre-amorphization implants and devices so formed
US20150115335A1 (en) * 2013-10-30 2015-04-30 Taiwan Semiconductor Manufacturing Co., Ltd Mechanism for forming metal gate structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151543A (zh) * 2019-06-27 2020-12-29 南亚科技股份有限公司 存储器结构

Also Published As

Publication number Publication date
US11227951B2 (en) 2022-01-18
US10665717B2 (en) 2020-05-26
TWI718211B (zh) 2021-02-11
US20170222051A1 (en) 2017-08-03
US10062780B2 (en) 2018-08-28
US20170323971A1 (en) 2017-11-09
CN107026204B (zh) 2021-11-09
TW201727908A (zh) 2017-08-01
US20200279949A1 (en) 2020-09-03
US9722081B1 (en) 2017-08-01
US20180366585A1 (en) 2018-12-20

Similar Documents

Publication Publication Date Title
CN105529269B (zh) 减小接触电阻的技术
CN102969347B (zh) 提供具有多阻挡层的金属栅极器件的技术
CN102104041B (zh) 具有用以隔离装置的虚设结构的集成电路
CN107026204A (zh) FinFET器件及其形成方法
US8624327B2 (en) Integrated semiconductor structure for SRAM and fabrication methods thereof
US9214558B2 (en) Method of forming semiconductor device including silicide layers
TWI509670B (zh) 半導體裝置及其製造方法
US8187962B2 (en) Self aligned silicided contacts
CN109427905A (zh) 制造半导体器件的方法以及半导体器件
CN106328711A (zh) 鳍式场效应晶体管(FinFET)器件结构及其形成方法
CN103077887B (zh) 半导体器件及其制造方法
US20090050972A1 (en) Strained Semiconductor Device and Method of Making Same
CN110323221A (zh) 半导体结构
CN109216459A (zh) 用于制造半导体器件的方法
US20110108928A1 (en) Method for forming high-k metal gate device
US9496367B2 (en) Mechanism for forming metal gate structure
CN106158931A (zh) 半导体结构及其制造方法
US10431498B2 (en) Semiconductor devices and fabrication methods thereof
CN106409679A (zh) 具有掺杂的隔离绝缘层的鳍式场效应晶体管
CN109216458A (zh) 半导体器件及其制造方法
US7514317B2 (en) Strained semiconductor device and method of making same
CN108630548B (zh) 鳍式场效应管及其形成方法
US9859129B2 (en) Semiconductor device and manufacturing method of the same
CN108447824A (zh) 一种半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant