CN106997846A - 形成图案的方法 - Google Patents

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Abstract

本发明涉及一种形成图案的方法。首先，提供一衬底，并于衬底上形成目标层以及硬掩膜层，再于硬掩膜层上形成多数个第一抗蚀图案，然后，进行斜角离子注入工艺，于相邻两个第一抗蚀图案间的硬掩膜层中形成第一掺杂区及第二掺杂区，之后移除第一抗蚀图案，再于硬掩膜层上涂布定向自组装材料层，然后对定向自组装材料层进行自组装过程，于定向自组装材料层中形成重复排列的嵌段共聚物图案，再从定向自组装材料层中移除不需要的部分，于硬掩膜层上形成第二抗蚀图案，然后将第二抗蚀图案转移到硬掩膜层，形成第三抗蚀图案，最后通过第三抗蚀图案蚀刻目标层。

Description

形成图案的方法
技术领域
本发明涉及形成图案的方法，特别是涉及一种在半导体工艺中形成定向自组装材料(directed self-assembly,DSA)图案的方法。
背景技术
随着电子消费性产品蓬勃的发展，在增加可携性、计算功率、存储器容量及能量效率上的需求愈大，使此类产品也愈来愈往小尺寸的方向发展。
特征大小不断的缩减使得对形成特征技术的需求更大，例如，通常使用光刻工艺来图案化所述特征。由于光刻工艺通常通过投射光或辐射到一表面上完成，因光刻工艺的最终解析度取决于例如光学设备及光或辐射波长的因素。然而，由于一般使用的光刻工艺波长的限制，现有的光刻工艺已无法满足微小特征的图案化的需求。
目前本领域已采用一种非微影图案化技术，称为定向自组装(directed self-assembly,DSA)，是通过嵌段共聚物(block copolymers)的自组装能力形成掩膜图案。嵌段共聚物是由在化学方面截然不同的两个或两个以上之嵌段(block)形成。一般而言，自组装是基于其中一个嵌段对下层表面及/或空气介面具有亲和力或偏好，因此，涂布DSA材料之层的表面能的局部变化将指示嵌段共聚物如何对准。DSA尤其适用于线/间隙频率倍增技术(line/space frequency multiplication technique)。
尽管DSA材料可用于形成相对小之掩膜特征，由于集成电路(integratedcircuit,IC)的恒定微型化，仍需要进一步减缩掩膜特征的大小。因此，本技术领域仍需要具有高解析度的形成图案的方法。
发明内容
本发明是有关于提供一种形成图案的改良方法，能克服现有光刻工艺的限制及增加半导体工艺中图案的解析度。
本发明一方面，提出一种形成图案的方法。首先，提供一衬底，于衬底上形成一目标层及一硬掩膜层。之后，于硬掩膜层上形成多数个第一抗蚀图案。然后进行一斜角离子注入工艺，于相邻两个第一抗蚀图案间的硬掩膜层中形成一第一掺杂区及一第二掺杂区。之后，移除第一抗蚀图案。接着，于硬掩膜层上涂布一定向自组装材料层。然后，对定向自组装材料层进行一自组装过程，于定向自组装材料层中形成重复排列的嵌段共聚物图案。再从定向自组装材料层中移除不需要的部分，于硬掩膜层上形成第二抗蚀图案。然后将第二抗蚀图案转移到硬掩膜层，形成第三抗蚀图案。最后，通过第三抗蚀图案蚀刻目标层。
根据本发明的一实施例，所述第一掺杂区在空间上与所述第二掺杂区分开，其中，第一掺杂区与第二掺杂区具有相同的宽度。
根据本发明的一实施例，所述斜角离子注入工艺改变了所述硬掩膜层上的极性。所述第一掺杂区及第二掺杂区的极性与未掺杂区的极性不同。
根据本发明的一实施例，所述定向自组装材料层包含嵌段共聚物。所述自组装过程在低于所述嵌段共聚物的玻璃转化温度(Tg)下进行。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附图式，作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1到图9A、9B说明根据本发明的实施例的形成图案的方法，其中：
图1是根据本发明的实施例所绘示的半导体结构剖面示意图；
图2是根据本发明的实施例所绘示的剖面示意图，其中图1的半导体结构上形成有多数个第一抗蚀图案；
图3是根据本发明的实施例所绘示的剖面示意图，说明进行斜角离子注入工艺后的掺杂半导体结构；
图4是根据本发明的实施例所绘示的剖面示意图，说明移除第一抗蚀图案后的半导体结构；
图5是根据本发明的实施例所绘示的剖面示意图，说明涂布定向自组装材料层的半导体结构；
图6是根据本发明之实施例所绘示的剖面示意图，说明对定向自组装材料层进行自组装过程的半导体结构；
图7A及图7B是根据本发明的实施例所绘示的剖面示意图，说明从定向自组装材料层中移除不需要的部分，于硬掩膜层上形成第二抗蚀图案的半导体结构；
图8A及图8B为根据本发明的实施例所绘示的剖面示意图，说明将图7A及图7B中的第二抗蚀图案转移到硬掩膜层后，形成第三抗蚀图案的半导体结构；
图9A及图9B为根据本发明之实施例所绘示的剖面示意图，是通过图8A及图8B中的第三抗蚀图案蚀刻目标层的半导体结构。
其中，附图标记说明如下：
4 光刻胶层
41 第一抗蚀图案
P1 间距
L1 宽度
S1 间隔
51 斜角离子注入工艺
31 第一掺杂区
32 第二掺杂区
33 未掺杂区
S2 宽度
L2 宽度
L3 宽度
6 定向自组装材料层
61 第一嵌段共聚物图案
62 第二嵌段共聚物图案
63 第二抗蚀图案
P2 间距
73 第三抗蚀图案
具体实施方式
是接下来的详细叙述说明了本发明的具体实施方式，这些具体实施方式可参考相对应的图式，使这些图式构成实施方式的一部分。同时，也通过接下来的详细说明，揭露本发明可据以施行的方式。所述实施例已被清楚地描述足够的细节，使本技术领域的技术人员可据以实施本发明。其他实施例亦可被加以施行，且对于其结构上所做的改变仍属本发明所涵盖的范畴。
因此，下文的细节描述将不被视为一种限定，且本发明所涵盖的范畴仅被所附的权利要求以及其同意义的涵盖范围。
本发明的一或多个实施例将参照附图描述，其中，相同元件符号始终用以表示相同元件，且其中阐述的结构未必按比例所绘制。
文中所使用的术语“衬底”包括任何具有暴露表面的结构，于所述表面上根据本发明沉积一层，例如，形成集成电路(integrated circuit,IC)结构。术语“衬底”被理解为包括半导体晶圆。术语“基板”亦可用以指加工过程中的半导体结构，且可包括已被制造在其上的其他层。术语“基板”包括掺杂及未掺杂半导体、由衬底半导体或绝缘体支撑的外延半导体层(epitaxial semiconductor layers)，以及其他本发明领域的技术人员知识所熟知的半导体结构。
文中所使用的术语“水平”是指平行于衬底的常规主平面或表面，而不管其方向。术语“垂直”是指垂直所述水平的方向。术语“上”、“上方”及“下”是指相对于水平面。
请参考图1到圖9A、9B。图1到圖9A、9B说明根据本发明的实施例的形成图案的方法。
图1是根据本发明的实施例所绘示的半导体结构剖面图。首先，如图1所示，提供一衬底1。然后，于衬底1的水平主表面上依序形成一目标层2、一硬掩膜层3及一光刻胶层4。例如，衬底1可包含一硅衬底，但不限于此。所述目标层2可包含氧化硅、氮化硅、硅或多晶硅，但不限于此。所述硬掩膜层3可包含氮化钛、氧化硅、氮化硅、碳化硅、硅碳氮化物或多晶硅，但不限于此。
图2是根据本发明的实施例所绘示的剖面图，说明在图1的半导体结构上形成多数个第一抗蚀图案。如图2所示，进行一光刻工艺，包括暴光及显影，但不限于此，以移除部分光刻胶层4从而于硬掩膜层3上形成多数个第一抗蚀图案41。根据本发明一实施例，当从上往下看时，第一抗蚀图案41是平行且直条纹(或线状)的图案。第一抗蚀图案41具有一间距P1，所述间距P1包含各个第一抗蚀图案41的宽度L1及相邻两个第一抗蚀图案41间的间隔S1。
图3是根据本发明的实施例所绘示的剖面图，说明进行斜角离子注入工艺后的掺杂半导体结构。如图3所示，进行一斜角离子注入工艺51，于相邻两个第一抗蚀图案41间的硬掩膜层3中形成一第一掺杂区31及一第二掺杂区32，其中所述第一掺杂区31在空间上与所述第二掺杂区32分开。通过于硬掩膜层3中形成第一掺杂区31与第二掺杂区32，对应于第一掺杂区31与第二掺杂区32图案的硬掩膜层3的极性被改变。
斜角离子注入工艺51可包含多个离子注入步骤，并以不同的方向进行，例如，两个相反的方向，且不同的植入角度。此外，斜角离子注入工艺51非垂直于衬底1的水平主表面。由于斜角离子注入工艺51是以斜角度进行，部分离子会被第一抗蚀图案41所阻挡，且不会植入相邻两个第一抗蚀图案41间的硬掩膜层3的阴影区。应理解的是，可以调整第一抗蚀图案41的高度及前述斜角度以形成所欲第一掺杂区31与第二掺杂区32的宽度。
斜角离子注入工艺51所使用的离子可选自由磷离子、砷离子、钝气离子及其组合所组成的群组。根据本发明一实施例，是使用相同的离子掺杂到第一掺杂区31与第二掺杂区32。应理解的是，也可使用不同的离子掺杂到第一掺杂区31与第二掺杂区32。
根据本发明一实施例，第一掺杂区31及第二掺杂区32的极性与未掺杂区33的极性不同。于第一掺杂区31及第二掺杂区32间形成的未掺杂区33具有宽度S2。根据本发明一实施例，第一掺杂区31及第二掺杂区32具有相同宽度(L2＝L3)。应理解的是，在某些实例中，可因所需的设计使第一掺杂区31及第二掺杂区32具有不相同的宽度(L2≠L3)。
根据本发明一实施例，相邻的两个第一抗蚀图案41间的间隔S1可为第一抗蚀图案41的宽度L1的三倍宽(S1:L1＝3:1)。通过妥善的控制第一抗蚀图案41的高度及斜角离子注入工艺51的斜角度，可使第一掺杂区31的宽度L2、第二掺杂区32宽度L3、未掺杂区33的宽度S2及第一抗蚀图案41的宽度L1皆相同(L2＝L3＝S2＝L1)。
图4是根据本发明的实施例所绘示的剖面图，说明移除第一抗蚀图案41后的半导体结构。之后，完全移除第一抗蚀图案41以暴露出之前被其所覆盖的硬掩膜层3的区域。根据本发明一实施例，可利用已知的蚀刻方法移除第一抗蚀图案41，但不限于此。
随后，如图5所示，可通过旋涂、旋铸、刷涂或气相沉积的方法，于硬掩膜层3上涂布一定向自组装(directed self-assembly,DSA)材料层6。根据本发明一实施例，DSA材料层6可包含两种或两种以上不混溶的化合物，或包含至少两种具有不同特征(例如官能性、极性、水亲和力、抗蚀性等)成分的自组装化合物，使得两种化合物或成分以合理的方式分离及对准，以及选择性地移除一种化合物或成分。
根据本发明一实施例，DSA材料层6可包含至少两种不同聚合物的嵌段共聚物(block copolymers)。嵌段共聚物尤其适用于DSA技术，因为其可合成为含有至少两种独特的嵌段，使得每一成分可在适当的条件下对准，且在对准之后选择性地移除。根据本发明一实施例，例如，所述嵌段共聚物可包含苯乙烯(polystyrene,PS)及甲基丙烯酸甲酯(poly(methyl methacrylate),PMMA)，但不限于此。应理解的是，可选择各个嵌段的大小及其组成的嵌段共聚物之比例，以促进自组装过程及形成具有期望尺寸的有组织的嵌段域。具有较长共聚物的嵌段共聚物可用于形成较大的区域，具有较短共聚物的嵌段共聚物可用于形成较小的区域。
如图6所示，随后，对DSA材料层6进行自组装过程，以于硬掩膜层3上形成第一嵌段共聚物图案61及第二嵌段共聚物图案62，其中，所述第一嵌段共聚物图案61及第二嵌段共聚物图案62是对应于第一掺杂区31、第二掺杂区32及未掺杂区33重复且交替的排列。硬掩膜层3的第一掺杂区31及第二掺杂区32提供了DSA材料层6进行自组装过程的界面。自组装过程可包含退火过程，但不限于此。DSA材料层6的第一嵌段共聚物图案61是直接形成于硬掩膜层3的未掺杂区33上。DSA材料层6的第二嵌段共聚物图案62是直接形成于硬掩膜层3的第一掺杂区31及第二掺杂区32上。第一嵌段共聚物图案61及第二嵌段共聚物图案62是重复的排列。
应理解的是，第一嵌段共聚物图案61及第二嵌段共聚物图案62的宽度是由嵌段共聚物中两种不同的聚合物之大小(或长度)决定。加热到足够的温度可促进或加速自组装过程的进行，其中，所述温度可选择足够低以防止对嵌段共聚物或设置在衬底1上的半导体装置产生不利的影响。根据本发明一实施例，所述自组装过程是在低于嵌段共聚物的玻璃转化温度(Tg)下进行。重复且交替排列的第一嵌段共聚物图案61及第二嵌段共聚物图案62可做为图案化下层的掩膜。
图7A及图7B是根据本发明的实施例所绘示的剖面图，说明从DSA材料层6中移除不需要的部分，以于硬掩膜层3上形成第二抗蚀图案的半导体结构。根据本发明一实施例，如图7A所示，从DSA材料层6中移除不需要的部分，例如，直接位于未掺杂区33上的第一嵌段共聚物图案61，同时留下完整的第二嵌段共聚物图案62。或者，根据本发明另一实施例，如图7B所示，从DSA材料层6中移除不需要的部分，例如，直接位于第一掺杂区31及第二掺杂区32上的第二嵌段共聚物图案62，同时留下完整的第一嵌段共聚物图案61。
由于第一嵌段共聚物图案61及第二嵌段共聚物图案62具有不同的特性，可选择性地移除第一嵌段共聚物图案61或是第二嵌段共聚物图案62的任一个，以产生第二抗蚀图案63。例如，第一嵌段共聚物图案61在湿式或干式蚀刻剂中具有第一蚀刻速率，而第二嵌段共聚物图案62在湿式或干式蚀刻剂中具有第二蚀刻速率，其中，所述第一蚀刻速率与第二蚀刻速率是不相同的。特定言之，视所使用的蚀刻剂而定，第一蚀刻速率可高于第二蚀刻速率。因此，可选择适合蚀刻剂以选择性地移除第一嵌段共聚物图案61或第二嵌段共聚物图案62，从而使第一嵌段共聚物图案61或第二嵌段共聚物图案62中之另一个完整地留在硬掩膜层3上，以形成第二抗蚀图案63。第二抗蚀图案63具有一间距P2，包含硬掩膜层3中的第一掺杂区31的宽度L2、第二掺杂区32的宽度L3及未掺杂区33的宽度S2。值得注意的是，第二抗蚀图案63的间距P2小于第一抗蚀图案41的间距P1。
图8A及图8B是根据本发明的实施例所绘示的剖面图，说明将图7A及图7B中的第二抗蚀图案63转移到硬掩膜层3后，形成第三抗蚀图案的半导体结构。如图8A及图8B所示，以第二抗蚀图案63作为一蚀刻掩膜，进行一蚀刻工艺(例如干式蚀刻)，使第二抗蚀图案63转移到硬掩膜层3，从而形成第三抗蚀图案73。
图9A及图9B是根据本发明的实施例所绘示的剖面图，说明通过图8A及图8B中的第三抗蚀图案73蚀刻目标层2的半导体结构。最后，如图9A及图9B所示，以第三抗蚀图案73作为一蚀刻掩膜，进行另一蚀刻工艺(例如干式蚀刻)，使第三抗蚀图案73转移到目标层2。
通过本发明提供的方法，如图9A及图9B所示，于目标层2中所形成图案的间距比一开始形成于硬遮罩层3上的第一抗蚀图案41之间距更精细。
综上所述，本发明提供一种形成图案的改良方法，能克服现有光刻工艺的限制及增加半导体工艺中图案的解析度。
本发明之形成图案的方法。首先，提供一衬底1，于衬底1上形成一目标层2及一硬掩膜层3。之后，于硬掩膜层3上形成多数个第一抗蚀图案41。然后进行一斜角离子注入工艺51，于相邻两个第一抗蚀图案41间的硬掩膜层3中形成一第一掺杂区31及一第二掺杂区32。之后，移除第一抗蚀图案41。接着，于硬掩膜层3上涂布一定向自组装材料层6。然后，对定向自组装材料层6进行一自组装过程，于定向自组装材料层6中形成重复排列的嵌段共聚物图案61及62。再从定向自组装材料层6中移除不需要的部分，于硬掩膜层3上形成第二抗蚀图案63。然后将第二抗蚀图案63转移到硬掩膜层3，形成第三抗蚀图案73。最后，通过第三抗蚀图案73蚀刻目标层2。
第一掺杂区31在空间上与第二掺杂区32分开，其中，第一掺杂区31与第二掺杂区32具有相同的宽度(L2＝L3)。
斜角离子注入工艺51改变了硬掩膜层3上的极性。第一掺杂区31及第二掺杂区32的极性与未掺杂区33的极性不同。
定向自组装材料层6包含嵌段共聚物。自组装过程在低于所述嵌段共聚物的玻璃转化温度(Tg)下进行。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种形成图案的方法，其特征在于，包含：
提供一衬底，于所述衬底上形成一目标层及一硬掩膜层；
于所述硬掩膜层上形成多数个第一抗蚀图案；
进行一斜角离子注入工艺，于相邻两个所述第一抗蚀图案间的所述硬掩膜层中形成一第一掺杂区及一第二掺杂区；
移除所述第一抗蚀图案；
于所述硬掩膜层上涂布一定向自组装材料层；
对所述定向自组装材料层进行一自组装过程，于所述定向自组装材料层中形成一重复排列的嵌段共聚物图案；
从所述定向自组装材料层中移除不需要的部分，于所述硬掩膜层上形成第二抗蚀图案；
将所述第二抗蚀图案转移到所述硬掩膜层，形成第三抗蚀图案；及
通过第三抗蚀图案蚀刻所述目标层。
2.根据权利要求1所述的形成图案的方法，其特征在于，所述目标层包含氧化硅、氮化硅、硅或多晶硅。
3.根据权利要求1所述的形成图案的方法，其特征在于，所述硬掩膜层包含氮化钛、氧化硅、氮化硅、碳化硅、硅碳氮化物或多晶硅。
4.根据权利要求1所述的形成图案的方法，其特征在于，所述第一掺杂区在空间上与所述第二掺杂区分开。
5.根据权利要求1所述的形成图案的方法，其特征在于，所述第一掺杂区与所述第二掺杂区具有相同的宽度。
6.根据权利要求1所述的形成图案的方法，其特征在于，所述第一掺杂区与所述第二掺杂区具有不同的宽度。
7.根据权利要求1所述的形成图案的方法，其特征在于，所述斜角离子注入工艺改变了所述硬掩膜层上的极性。
8.根据权利要求7所述的形成图案的方法，其特征在于，所述第一掺杂区及所述第二掺杂区的极性与未掺杂区的极性不同。
9.根据权利要求1所述的形成图案的方法，其特征在于，所述定向自组装材料层包含嵌段共聚物。
10.根据权利要求9所述的形成图案的方法，其特征在于，所述嵌段共聚物包含苯乙烯及甲基丙烯酸甲酯。
11.根据权利要求10所述的形成图案的方法，其特征在于，所述自组装过程在低于所述嵌段共聚物的玻璃转化温度下进行。
12.根据权利要求1所述的形成图案的方法，其特征在于，所述不需要的部分是直接位于所述第一掺杂区及所述第二掺杂区的所述定向自组装材料层。
13.根据权利要求1所述的形成图案的方法，其特征在于，所述不需要的部分是不直接位于所述第一掺杂区及所述第二掺杂区的所述定向自组装材料层。
14.根据权利要求1所述的形成图案的方法，其特征在于，所述第二抗蚀图案的间距小于所述第一抗蚀图案的间距。
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