CN106952864A - 互连结构及其形成方法，集成电路 - Google Patents

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Abstract

本发明提供了一种互连结构及其形成方法，和一种集成电路，其中，所述互连结构的形成方法包括：提供基底，所述基底上具有介质层，所述介质层内形成有开口；在所述介质层上形成第一石墨烯层，所述第一石墨烯层覆盖所述开口的底部和侧壁；在所述第一石墨烯层上形成导电材料层，所述导电材料层填充满所述开口；刻蚀所述导电材料层，形成导电结构，所述导电结构包括位于所述开口内的第一部分和位于所述介质层上的第二部分。本发明所形成的互连结构的导电性好，且抑制了互连结构的电迁移现象。

Description

互连结构及其形成方法，集成电路
技术领域
本发明涉及半导体技术领域，尤其涉及一种互连结构、所述互连结构的形成方法和一种集成电路。
背景技术
随着半导体技术的发展，超大规模集成电路的芯片集成度已经高达几亿、几十亿个器件的规模，两层以上的多层金属互连技术得到广泛使用。最初的金属互连是由铝金属制成的，但随着集成电路芯片中器件特征尺寸的不断减小，金属互连线中的电路密度不断增加，要求的响应时间不断减小，铝互连线已经不能满足要求。在工艺尺寸小于130纳米以后，铜互连技术已经取代了铝互连技术。与铝相比，金属铜的电阻率更低，可以降低互连线的电阻电容(RC)延迟，提高器件稳定性。
但是，当半导体器件尺寸进一步缩小，例如，进入28纳米，14纳米时，铜互连结构的RC延迟也愈发严重，造成器件性能下降。
因此，现有技术的互连结构的性能不佳。
发明内容
本发明解决的问题是现有技术的互连结构的性能不佳。
为解决上述问题，本发明实施例提供了一种互连结构的形成方法，所述方法包括：提供基底，所述基底上具有介质层，所述介质层内形成有开口；在所述介质层上形成第一石墨烯层，所述第一石墨烯层覆盖所述开口的底部和侧壁；在所述第一石墨烯层上形成导电材料层，所述导电材料层填充满所述开口；刻蚀所述导电材料层，形成导电结构，所述导电结构包括位于所述开口内的第一部分和位于所述介质层上的第二部分。
可选地，所述互连结构的形成方法还包括，形成覆盖所述导电结构第二部分的侧壁的第二石墨烯层。
可选地，所述导电材料层为铝或者钨。
可选地，在所述介质层上形成第一石墨烯层包括：在所述介质层上形成硅层，所述硅层覆盖所述开口的底部和侧壁；在所述硅层上形成含碳材料层；对所述含碳材料层和所述硅层退火，形成第一石墨烯层。
可选地，在所述介质层上形成第一石墨烯层包括：在所述介质层上形成碳化硅层，所述碳化硅层覆盖所述开口的底部和侧壁；在所述碳化硅层上外延形成第一石墨烯层。
可选地，所述互连结构的形成方法还包括：在形成所述第一石墨烯层后，对所述第一石墨烯层进行氯化金掺杂。
可选地，形成覆盖所述导电结构第二部分的侧壁的第二石墨烯层包括：形成覆盖所述导电结构第二部分侧壁的侧墙，所述侧墙的材料为碳掺杂的多晶硅；对所述侧墙进行退火，形成第二石墨烯层。
可选地，所述互连结构的形成方法还包括：在形成所述第二石墨烯层后，对所述第二石墨烯层进行氯化金掺杂。
可选地，所述介质层内的开口的数目为多个，所形成的导电结构的数目也为多个，在形成所述第二石墨烯层后，所述互连结构的形成方法还包括：形成填充所述多个导电结构第二部分之间间隙的隔离结构。
对应地，本发明实施例还提供了采用上述方法形成的互连结构，所述互连结构包括：基底；位于所述基底上的介质层，所述介质层内具有开口；第一石墨烯层，所述第一石墨烯层覆盖所述开口的底部和侧壁，以及所述介质层的部分表面；导电结构，所述导电结构位于所述第一石墨烯层上，且包括位于所述开口内的第一部分和位于所述介质层上的第二部分。
可选地，所述互连结构还包括：覆盖所述导电结构第二部分的侧壁的第二石墨烯层。
可选地，所述导电结构的材料为铝或者钨。
可选地，所述介质层内的开口的数目为多个，所述导电结构的数目也为多个，所述互连结构还包括：位于所述多个导电结构第二部分之间的隔离结构。
可选地，所述第一石墨烯层和第二石墨烯层掺杂有氯化金。
进一步地，本发明实施例还提供了一种集成电路，所述集成电路包括了上述的互连结构，所述互连结构作为所述集成电路的信号线。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例中，在基底上的介质层中形成开口后，先在所述介质层上形成覆盖所述开口的底部和侧壁第一石墨烯层；再在所述第一石墨烯层上形成导电材料层，所述导电材料层填充满所述开口；接着在对所述导电材料层进行刻蚀，形成导电结构。由于所述导电结构形成于所述第一石墨烯层上，所述第一石墨烯层可以防止导电结构与所述介质层和基底之间的电迁移，提高了导电结构的导电性能。
进一步地，所述导电结构包括位于所述开口内的第一部分和位于所述介质层上的第二部分，本发明实施例还继续在所述导电结构第二部分的侧壁上形成了第二石墨烯层，进一步地提高了所述导电结构的导电性能，及抑制了所述导电结构与周围材料之间的电迁移。
对应地，本发明实施例的导电结构和集成电路也具有上述优点。
附图说明
图1至图7示出了本发明一实施例的导电结构的形成方法中所形成的中间结构的示意图。
具体实施方式
由背景技术可知，现有技术的铜互连结构的性能不佳。
本发明的发明人研究了现有技术的铜互连结构，发现在小尺寸下，铜互连结构性能下降的主要原因在于RC延迟增加和电迁移现象的加重。具体地，随着尺寸缩小，铜晶粒边界和表面散射导致了铜互连的电阻急剧上升，RC延迟增加；此外，在纳米尺寸下，铜的电迁移(electro-migration)现象比铝更为严重，在铜的周围通常会形成扩散阻挡层，用于防止铜的电迁移，但是该扩散阻挡层的导电性能通常较差，且增加了互连结构的体积，不利于芯片尺寸的缩小。进一步地，本发明的发明人还发现，石墨烯材料具有较高的电导性能；很薄的石墨烯材料层，例如1纳米，就可以有效防止金属材料的氧化和电迁移；因此，采用石墨烯材料层包裹金属材料，不仅可以提高金属材料的导电性能，还可以防止金属材料的电迁移。
基于以上研究，本发明实施例提供了一种互连结构的形成方法，在基底上的介质层中形成开口后，先在所述介质层上形成第一石墨烯层，所述第一石墨烯层覆盖所述开口的底部和侧壁；接着在所述第一石墨烯层上形成导电材料层，所述导电材料层填充满所述开口；接着，对所述导电材料层进行刻蚀，形成导电结构。由于所述导电结构形成于所述第一石墨烯层上，所述第一石墨烯层可以防止导电结构与所述介质层和基底之间的电迁移，提高所述导电结构的导电性能。所述导电结构包括位于所述开口内的第一部分和位于所述介质层上的第二部分，还可以继续在所述导电结构第二部分的侧壁上形成第二石墨烯层，进一步地提高所述导电结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。
本发明下面的实施例中，将以形成铝材料的互连结构对本发明的技术方案进行详细说明。但需要说明的是，本发明的技术方案还适用于形成其他导电材料的互连结构，例如，钨等。
首先，参考图1，提供基底100，所述基底上具有介质层110，所述介质层110内形成有开口111。
所述基底100可以为半导体材料或绝缘材料。例如，所述基底100可以为硅、锗硅、锗或III-V族半导体材料等；所述基底100还可以Si-SiGe、Si-SiC、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等多层结构材料。
所述介质层110可以通过在所述基底100上沉积介质材料形成，所述开口111可以通过对所述介质层110的刻蚀形成，所述开口111贯穿所述介质层110。在形成所述介质层110之前，在所述基底100内还形成有半导体器件(例如，MOSFET)和/或金属布线层，所述开口111暴露出所述半导体器件的连接部位或者部分所述金属布线层，后续形成的互连结构与所述半导体器件或金属布线层连接。在具体应用中，所述基底100中通常形成有多个电学器件，所述介质层110中的开口也通常为多个。图1中仅以3个开口111为例对本发明的实施例进行说明。
所述介质层110可以为氧化硅、氮化硅、氮氧化硅、硼硅玻璃、磷硅玻璃，硼硅玻璃中的一种或多种。本实施例中，所述介质层110为氧化硅。
接着，参考图2，在所述介质层110上形成第一石墨烯层120，所述第一石墨烯层120覆盖所述开口111的底部和侧壁。
在一具体实施例中，形成所述第一石墨烯层120的工艺包括以下步骤。首先，在所述介质层110上形成硅层，所述硅层覆盖所述开口111的底部和侧壁，为了获得较佳的覆盖效果，所述硅材料层可以采用原子层沉积(ALD)工艺形成；接着，在所述硅层上形成含碳材料层，所述含碳材料层可以为有机材料，例如聚甲基丙烯酸甲酯(PMMA)或者丙二醇甲醚醋酸酯(PMA)，或者其他含碳材料，例如SiC，本实施例中，所述含碳材料层为PMMA；接着，对所述含碳材料层和所述硅层进行退火，形成所述第一石墨烯层120，本实施例中，采用激光退火，将PMMA层和硅层暴露于532nm、3.1W的钇铝石榴石(YAG)激光器下5分钟形成石墨烯层。
在1200到1400摄氏度之间，碳在硅中的固溶度仅为10-4～10-3原子百分比(at.％)；但在1404摄氏度共晶点(eutectic point)时，碳在液态硅中的溶解度达到0.75原子百分比。通过激光退火，熔化的液态硅中溶解的碳可以在冷却过程中沉淀，继而联合(coalesce)并成核(nucleate)形成石墨烯层。因此，本发明实施例采用激光退火工艺的快速加热和冷却所述硅层和含碳材料层，形成所述石墨烯层120。在高温下，有机物质和硅可以挥发，另外，在形成所述第一石墨烯层120后，还可以对残余物质进行清理。
在其他实施例中，形成所述第一石墨烯层120采用外延工艺。具体地，可以先在所述介质层上外延形成碳化硅层，在一些实施例中，在形成所述碳化硅层还先形成了硅层；接着，在所述碳化硅层上外延形成所述第一石墨烯层120，在一具体实施例中，采用热壁化学气相沉积反应器(hot-wall chemicalvapor deposition reactor)外延形成所述第一石墨烯层120。
以上仅为两种形成第一石墨烯层120方法的举例，本发明对形成所述第一石墨烯层120的方法不做限定，只要能够形成良好覆盖所述开口111的底部和侧壁的石墨烯层即可。
在一些实施例中，在形成所述第一石墨烯层120后，还对所述第一石墨烯层120进行了氯化金(gold chloride,AuCl3)掺杂。所述氯化金掺杂可以修复石墨烯材料中的缺陷，有效降低第一石墨烯层120的薄膜电阻(sheetresistance)，提高了第一石墨烯层120的电学性能和长期稳定性。
接着，参考图3，在所述第一石墨烯层120上形成导电材料层130，所述导电材料层130填充满所述开口111(同时参考图2)。
本实施例中，所述导电材料层130为铝。本发明的发明人研究发现，虽然集成电路在130纳米节点以下，由于铝的电导率较低，铝材料被铜材料替代来作为金属互连，但是在更小的尺寸下，例如，14纳米，铜的RC延迟显著增加，电迁移现象比铝更为严重。进一步地，在集成电路中，电源线和信号传输的电流类型和大小都有区别，在电源线和地线中仅存在单向电流(unidirectional current)，电迁移现象比较严重；而在信号线中传导双向电流(bi-directional current)，对电迁移具有一定的免疫能力。另外，对于铝材料来说，研究表明，其在传导交流电流时的平均失效时间(mean-time-to-failure)比传导交流电流时要高出四个数量级。因此，本发明实施例的导电材料层130采用铝，后续形成的互连结构特别适用于传递交流电流，作为信号线。由于在纳米尺寸铝的电迁移现象比铜更小，所形成的互连结构的性能更可靠；另外，由于无需形成扩散阻挡层，也可以使得所形成互连结构的尺寸更小。
在其他一些实施例中，所述导电材料层130还可以为钨，或者其他金属材料，非金属导电材料。
在一些实施例中，所形成的导电材料层130的厚度较大，通常大于后续待形成的导电结构所需的厚度。原因在于，在导电材料层130的形成过程中，晶粒尺寸通常随着所形成的导电材料层的厚度的增大而增大，而较大的晶粒尺寸可以减少电子散射，提高导电材料层的导电性能。
接着，参考图4，刻蚀所述导电材料层130(同时参考图3)，形成导电结构131，所述导电结构131包括位于所述开口111(同时参考图2)内的第一部分131a和位于所述介质层110上的第二部分131b。
本实施例中，对所述导电材料层130的刻蚀为减法刻蚀(subtractive etch)。也就是说，在刻蚀前，首先对前面步骤中形成的较厚的导电材料层130通过化学机械抛光工艺进行减薄，直至所需的厚度，该化学机械抛光工艺可以保留导电材料层较大厚度时的大的晶粒尺寸，有利于提高导电性能；接着，在所述导电材料层130上形成图形化的掩膜层，对所述导电材料层130进行刻蚀，本实施中，刻蚀完所述导电材料层130后，继续对所述对石墨烯层120进行刻蚀，直至暴露出所述介质层110，形成所述导电结构131，其中，位于所述开口111内导电材料构成所述导电结构131的第一部分131a，位于所述介质层110上的导电材料构成所述导电结构131的第二部分131b；最后，去除所述图形化的掩膜层。需要说明的是，所述图形化的掩膜层根据具体应用中的电路设计确定，使得所形成的导电结构能够电学连接不同的半导体器件或者电学结构，实现电路功能。在其他实施例中，也可以使用其他常规的方法刻蚀所述导电材料层。
接着，参考图5和图6，形成覆盖所述导电结构131第二部分131b的侧壁的第二石墨烯层141。
在一些实施例中，首先，如图5所示，形成覆盖所述导电结构131第二部分131b的侧壁的侧墙140，所述侧墙140的材料为碳掺杂的多晶硅(C dopedpoly-Si)。具体地，采用化学气相沉积或者物理气相沉积工艺形成覆盖所述介质层110和所述导电结构131的多晶硅材料层，在沉积过程中，在所述多晶硅中原位(in-situ)掺杂碳材料；接着，进行侧墙刻蚀工艺，去除所述介质层110表面上以及所述导电结构131顶表面上的多晶硅材料，剩余在所述导电结构131侧壁表面的多晶硅材料构成所述侧墙140。
接着，如图6所示，对所述侧墙140(同时参考图5)进行退火，形成第二石墨烯层141。具体地，可以采用激光退火工艺对所述侧墙140进行退火。基于不同温度下，碳在多晶硅材料中的溶解度不同，从而形成所述第二石墨烯层141。具体原理与形成第一石墨烯层120类似，可以参考上述对第一石墨烯层120形成方法的描述，此处不再赘述。
在一些实施例中，在形成所述第二石墨烯层141后，还对所述第二石墨烯层141进行了氯化金掺杂。所述氯化金掺杂可以修复石墨烯材料中的缺陷，有效降低所述第二石墨烯层141的薄膜电阻，提高了所述第二石墨烯层141的电学性能和长期稳定性。
接着，参考图7，形成填充多个导电结构131第二部分131b之间间隙的隔离结构150。
如前所述，在具体应用中，所述基底100中通常形成有多个电学器件，所述介质层110中的开口的数目通常也为多个，相应地，所形成的导电结构131的数目也为多个。在形成所述第二石墨烯层141后，为了隔离不同的、或无需电学互连的多个导电结构131，可以在所述多个导电结构131第二部分131b之间的间隙中填充隔离结构150。
优选地，本发明实施例中，所述隔离结构150为旋涂玻璃(SOG)，通过将氧化物的液态溶液以旋转涂布的方式形成于所述基底100上，以填充多个导电结构131第二部分131b之间的间隙，之后，再经过热处理，去除溶剂，在晶圆表面留下固化的氧化物介电材料，构成所述隔离结构150。通过控制所述旋涂溶液的量，可以控制后续形成的隔离结构150的厚度。采用旋涂工艺形成所述隔离结构150，无需进行化学机械抛光等平坦化等工艺，有利于保护所述导电结构131以及石墨烯材料。
在其他实施例中，也可以采用氧化材料沉积后再进行化学机械抛光的工艺形成所述隔离结构150，具体可参考现有工艺，在此不再赘述。
本发明实施例所形成的互连结构中，所述导电结构131位于第一石墨烯层120上，所述导电结构131的第二部分131b的侧壁还被第二石墨烯层141覆盖，所述第一石墨烯层120和第二石墨烯层141不仅可以提高所述导电结构131的导电性能，还可以防止所述导电结构131与周围的所述基底100、所述介质层110和隔离结构150之间的电迁移，从而使得本发明的互连结构的性能更优。
对应地，本发明实施例还提供了采用上述方法形成的一种互连结构。参考图7，所述互连结构包括：基底100；位于所述基底100上的介质层110，所述介质层110内具有开口(未标示)；第一石墨烯层120，所述第一石墨烯层120覆盖所述开口的底部和侧壁、以及所述介质层110的部分表面；导电结构131，所述导电结构131位于所述第一石墨烯层120上，且包括位于所述开口内的第一部分131a和位于所述介质层110上的第二部分131b。所述导电结构130的材料可以为铝或者钨。
如图7所示，本实施例中，所述互连结构还包括覆盖所述导电结构131第二部分131b的侧壁的第二石墨烯层141。所述第一石墨烯层120和第二石墨烯层141掺杂有氯化金，用于修复石墨烯材料中的缺陷，提高所述第一石墨烯层120和第二石墨烯层141的导电性能及稳定性。继续参考图7，所述介质层110内的开口的数目为多个，所形成的导电结构131的数目也为多个，则所述互连结构还包括位于所述多个导电结构131第二部分131b之间的隔离结构150，用于隔离所述多个不同的导电结构131。
对应地，本发明实施例的互连结构也具有上述方法的优点，具体可参考对方法部分的描述，在此不再赘述。
进一步地，本发明实施例还提供了一种集成电路，所述集成电路包括了上述的互连结构，且所述互连结构用于形成所述集成电路的信号线。特别地，如前所述，当所述互连结构中导电结构的材料为铝时，在纳米尺寸下，铝的电迁移现象比铜更小，所形成的信号线的性能更可靠；另外，由于无需再形成扩散阻挡层，也可以使得所形成的信号线的尺寸更小。
在一具体实施例中，所述集成电路的信号线采用上述的互连结构形成，且所述互连结构中的导电结构的材料为铝；此时，所述集成电路的电源线和地线采用铜材料制成，铜材料的电导率较大，有利于长距离、大电流的电源电流的传输。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种互连结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有介质层，所述介质层内形成有开口；
在所述介质层上形成第一石墨烯层，所述第一石墨烯层覆盖所述开口的底部和侧壁；
在所述第一石墨烯层上形成导电材料层，所述导电材料层填充满所述开口；
刻蚀所述导电材料层，形成导电结构，所述导电结构包括位于所述开口内的第一部分和位于所述介质层上的第二部分。
2.如权利要求1所述的互连结构的形成方法，其特征在于，还包括：形成覆盖所述导电结构第二部分的侧壁的第二石墨烯层。
3.如权利要求1所述的互连结构的形成方法，其特征在于，所述导电材料层为铝或者钨。
4.如权利要求1所述的互连结构的形成方法，其特征在于，在所述介质层上形成第一石墨烯层包括：
在所述介质层上形成硅层，所述硅层覆盖所述开口的底部和侧壁；
在所述硅层上形成含碳材料层；
对所述含碳材料层和所述硅层退火，形成第一石墨烯层。
5.如权利要求1所述的互连结构的形成方法，其特征在于，在所述介质层上形成第一石墨烯层包括：
在所述介质层上形成碳化硅层，所述碳化硅层覆盖所述开口的底部和侧壁；
在所述碳化硅层上外延形成第一石墨烯层。
6.如权利要求1所述的互连结构的形成方法，其特征在于，还包括：在形成所述第一石墨烯层后，对所述第一石墨烯层进行氯化金掺杂。
7.如权利要求2所述的互连结构的形成方法，其特征在于，形成覆盖所述导电结构第二部分的侧壁的第二石墨烯层包括：
形成覆盖所述导电结构第二部分侧壁的侧墙，所述侧墙的材料为碳掺杂的多晶硅；
对所述侧墙进行退火，形成第二石墨烯层。
8.如权利要求2所述的互连结构的形成方法，其特征在于，还包括：在形成所述第二石墨烯层后，对所述第二石墨烯层进行氯化金掺杂。
9.如权利要求2所述的互连结构的形成方法，其特征在于，所述介质层内的开口的数目为多个，所形成的导电结构的数目也为多个，在形成所述第二石墨烯层后，所述互连结构的形成方法还包括：形成填充所述多个导电结构第二部分之间间隙的隔离结构。
10.一种互连结构，其特征在于，包括：
基底；
位于所述基底上的介质层，所述介质层内具有开口；
第一石墨烯层，所述第一石墨烯层覆盖所述开口的底部和侧壁、以及所述介质层的部分表面；
导电结构，所述导电结构位于所述第一石墨烯层上，且包括位于所述开口内的第一部分和位于所述介质层上的第二部分。
11.如权利要求10所述的互连结构，其特征在于，还包括：覆盖所述导电结构第二部分的侧壁的第二石墨烯层。
12.如权利要求10所述的互连结构，其特征在于，所述导电结构的材料为铝或者钨。
13.如权利要求10所述的互连结构，其特征在于，所述介质层内的开口的数目为多个，所述导电结构的数目也为多个，所述互连结构还包括：位于所述多个导电结构第二部分之间的隔离结构。
14.如权利要求11所述的互连结构，其特征在于，所述第一石墨烯层和第二石墨烯层掺杂有氯化金。
15.一种集成电路，其特征在于，包括：如权利要求10-14中任一项所述的互连结构，所述互连结构作为所述集成电路的信号线。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102544189A (zh) * 2010-12-14 2012-07-04 无锡尚德太阳能电力有限公司 一种薄膜太阳电池及其制备方法
CN102593097A (zh) * 2012-02-27 2012-07-18 北京大学 一种集成电路金属互连结构及其制备方法
CN103378001A (zh) * 2012-04-23 2013-10-30 中芯国际集成电路制造(上海)有限公司 图案化的石墨烯的形成方法
CN103579097A (zh) * 2012-07-18 2014-02-12 国际商业机器公司 形成互连结构的方法及互连结构
CN104517894A (zh) * 2013-09-29 2015-04-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9105696B1 (en) * 2014-03-19 2015-08-11 National Chung Hsing University Method of coating surface of substrate hole with layer of reduced graphene oxide

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102544189A (zh) * 2010-12-14 2012-07-04 无锡尚德太阳能电力有限公司 一种薄膜太阳电池及其制备方法
CN102593097A (zh) * 2012-02-27 2012-07-18 北京大学 一种集成电路金属互连结构及其制备方法
CN103378001A (zh) * 2012-04-23 2013-10-30 中芯国际集成电路制造(上海)有限公司 图案化的石墨烯的形成方法
CN103579097A (zh) * 2012-07-18 2014-02-12 国际商业机器公司 形成互连结构的方法及互连结构
CN104517894A (zh) * 2013-09-29 2015-04-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9105696B1 (en) * 2014-03-19 2015-08-11 National Chung Hsing University Method of coating surface of substrate hole with layer of reduced graphene oxide

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