CN106886427A - 一种dsp与fpga统一启动架构 - Google Patents
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Abstract
本发明属于电子控制领域，具体涉及一种DSP与FPGA统一启动架构，包括Flash、DSP、FPGA；其中，所述Flash与DSP相连接；所述DSP与FPGA相连；所述Flash包括DSP代码块和FPGA代码块，DSP代码块负责启动DSP，FPGA代码块负责在DSP启动后配置FPGA进行启动；本发明改变以往的做法，仅采用一片Flash来启动DSP和FPGA，显著减小了电路板的尺寸，这在对产品尺寸要求较为苛刻的场合尤为适用；另外也减少了芯片数量，降低硬件设计复杂度，从而也节约了成本。
Description
技术领域
本发明属于电子控制领域，具体涉及一种DSP与FPGA统一启动架构。
背景技术
目前世界上具有嵌入式功能特点的处理器已经超过1000种，流行体系结构包括MCU，MPU等30多个系列。鉴于嵌入式系统广阔的发展前景，很多半导体制造商都大规模生产嵌入式处理器，并且公司自主设计处理器也已经成为了未来嵌入式领域的一大趋势，其中从单片机、DSP到FPGA有着各式各样的品种，速度越来越快，性能越来越强，价格也越来越低。
DSP处理器是专门用于信号处理方面的处理器，其在系统结构和指令算法方面进行了特殊设计，具有很高的编译效率和指令的执行速度。在数字滤波、FFT、谱分析等各种仪器上DSP获得了大规模的应用。而DSP的理论算法在70年代就已经出现，但是由于专门的DSP处理器还未出现，所以这种理论算法只能通过MPU等由分立元件实现。MPU较低的处理速度无法满足DSP的算法要求，其应用领域仅仅局限于一些尖端的高科技领域。随着大规模集成电路技术发展，1982年世界上诞生了首枚DSP芯片。其运算速度比MPU快了几十倍，在语音合成和编码解码器中得到了广泛应用。至80年代中期，随着CMOS技术的进步与发展，第二代基于CMOS工艺的DSP芯片应运而生，其存储容量和运算速度都得到成倍提高，成为语音处理、图像硬件处理技术的基础。到80年代后期，DSP的运算速度进一步提高，应用领域也从上述范围扩大到了通信和计算机方面。90年代后，DSP发展到了第五代产品，集成度更高，使用范围也更加广阔。
目前DSP+FPGA架构的嵌入式处理系统越来越多的被采用。其中DSP和FPGA上电都需要从外部Flash加载程序（除非片子带有内置Flash）。目前较普遍的做法是为DSP和FPGA分别挂载一个Flash，这样既占用空间，又增加了硬件成本。
发明内容
本发明的目的是克服现有技术的上述缺点，提供一种DSP与FPGA统一启动架构。
为了实现上述目的，本发明所采用的技术方案是：一种DSP与FPGA统一启动架构，包括Flash、DSP、FPGA；其中，所述Flash与DSP相连接；所述DSP与FPGA相连；所述Flash包括DSP代码块和FPGA代码块，DSP代码块负责启动DSP，FPGA代码块负责在DSP启动后配置FPGA进行启动。
上述一种DSP与FPGA统一启动架构，所述FPGA的启动方式是主/从方式和并/串的组合。
上述一种DSP与FPGA统一启动架构，所述DSP代码块和FPGA代码块依次通过DSP固化到Flash中。
上述一种DSP与FPGA统一启动架构，所述FPGA的DATA总线与DSP的EMIF总线连接。
上述一种DSP与FPGA统一启动架构，所述DSP的GPIO管脚控制配置时钟信号和其他信号。
本发明的有益效果：本发明改变以往的做法，仅采用一片Flash来启动DSP和FPGA，显著减小了电路板的尺寸，这在对产品尺寸要求较为苛刻的场合尤为适用；另外也减少了芯片数量，降低硬件设计复杂度，从而也节约了成本。
附图说明
下面通过附图并结合实施例具体描述本发明，本发明的优点和实现方式将会更加明显，其中附图所示内容仅用于对本发明的解释说明，而不构成对本发明的任何意义上的限制。
图1是本发明一种DSP与FPGA统一启动架构的结构示意图；
图2是FPGA从并方式启动时序图；
附图标记说明：1、Flash；2、DSP；3、FPGA 。
具体实施方式
下面对本发明的实施例作详细说明：本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变型和改进，这些都属于本发明保护范围。
如图1所示，一种DSP与FPGA统一启动架构，包括Flash 1、DSP 2、FPGA 3；其中，所述Flash 1与DSP 2相连接；所述DSP 2与FPGA 3相连；所述Flash
1包括DSP代码块和FPGA代码块，DSP代码块负责启动DSP 2，FPGA代码块负责在DSP 2启动后配置FPGA 3进行启动。
如图2所示，其中PROGRAM为配置逻辑异步复位引脚，INIT为复位状态指示信号，CCLK为配置时钟，CS和RDWR分别为写数据片选及读写信号，DATA为8位配置数据总线，BUSY为写状态指示信号，DONE为配置状态指示信号。主要配置过程为PROGRAM信号拉低后根据各状态信号的状态在CCLK的上升沿将配置数据DATA写入FPGA，配置完成后DONE被置高。
进一步地，本发明的关键点在于DSP 2对FPGA 3的配置，所述FPGA 3的启动方式是主/从方式和并/串的组合，而由DSP 2给FPGA 3进行配置属于从模式。
进一步地，所述DSP代码块和FPGA代码块依次通过DSP 2固化到Flash 1中。
进一步地，所述FPGA 3的DATA总线与DSP 2的EMIF总线连接。
进一步地，所述DSP 2的GPIO管脚控制配置时钟信号和其他信号。
本发明的工作原理：
要完成本发明的启动，最后是要将启动的代码固化到Flash 1中。这个工作由DSP
2来完成，首先固化DSP 2的程序，在其后紧接着固化FPGA
3的程序。这样DSP 2首先启动后再配置FPGA
3启动，之后系统开始运转。其中，FPGA 3的启动要依赖于DSP
2的启动。
以上所述为本发明的优选应用范例，并非对本发明的限制，凡是根据本发明技术要点做出的简单修改、结构更改变化均属于本发明的保护范围之内。
Claims (5)
1.一种DSP与FPGA统一启动架构，其特征在于：包括Flash（1）、DSP（2）、FPGA（3）；其中，所述Flash（1）与DSP（2）相连接；所述DSP（2）与FPGA（3）相连；所述Flash（1）包括DSP代码块和FPGA代码块，DSP代码块负责启动DSP（2），FPGA代码块负责在DSP（2）启动后配置FPGA（3）进行启动。
2.根据权利要求1所述的一种DSP与FPGA统一启动架构，其特征在于：所述FPGA（3）的启动方式是主/从方式和并/串的组合。
3.根据权利要求1所述的一种DSP与FPGA统一启动架构，其特征在于：所述DSP代码块和FPGA代码块依次通过DSP（2）固化到Flash（1）中。
4.根据权利要求1所述的一种DSP与FPGA统一启动架构，其特征在于：所述FPGA（3）的DATA总线与DSP（2）的EMIF数据总线连接。
5.根据权利要求1所述的一种DSP与FPGA统一启动架构，其特征在于：所述DSP（2）的GPIO管脚控制配置时钟信号和其他信号。
Priority Applications (1)
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