CN106788395B - 一种高速合路器 - Google Patents

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Abstract

本发明涉及一种高速合路器，适用于高速串行接口，属于模拟电路设计领域；该合路器实现四路并行差分数据输入、一路差分数据输出的功能，合路器包含四个对单路输入数据进行处理的模块，每个模块有两个正交的时钟输入端，模块增加了辅助MOS管，可以在第一个时钟的上升沿对关键节点的寄生电容进行预充电，从而提高了第一个时钟输入到数据输出的速度，减小了第一个和第二个时钟输入到数据输出之间的延迟失配，进而降低了合路器输出数据的符号间干扰。

Description

一种高速合路器
技术领域
本发明属于电路设计和数据传输技术领域，特别涉及一种高速合路器。
背景技术
在高速串行接口发射机中，合路器实现将多路并行输入信号合成为一路输出信号的功能。常见的合路器结构有2:1合路器、4:1合路器等。
图1为一种4:1合路器的原理框图。该电路包含电阻、电感构成的负载和4个相同的模块电路。每个模块包含1路输入数据(1对差分信号)，1路输出数据(1对差分信号)和2路时钟输入。模块1的输入时钟为0°相位时钟CK0和90°相位时钟CK90；模块2的输入时钟为90°相位时钟CK90和180°相位时钟CK180；模块3的输入时钟为180°相位时钟CK180和270°相位时钟CK270；模块4的输入时钟为270°相位时钟CK270和0°相位时钟CK0。通过多相位时钟采样，4路差分输入数据(Din0P、Din0N；Din1P、Din1N；Din2P、Din2N；Din3P、Din3N；)被合成为1路差分输出数据(DoutP、DoutN)。
图2中虚线框内部分为图1中模块电路的原理框图。该模块电路为全差分结构，左右对称。CKa信号加在反相器INV_A和INV_A’的输入端，INV_A的输出驱动NMOS管M7的栅极，INV_A’的输出驱动NMOS管M7’的栅极。CKb信号加在反相器INV_B和INV_B’的输入端，INV_B的输出驱动NMOS管M6的栅极，INV_B’的输出驱动NMOS管M6’的栅极。NMOS管M7和M6构成cascode结构，NMOS管M7’和M6’构成cascode结构。NMOS管M6的漏极为模块的输出Dout,NMOS管M6’的漏极为模块的输出Dout’。输入数据Din和Din’则分别加在反相器INV_A和INV_A’的电路中。该模块可以在输入2路正交时钟信号时，将输入信号送到输出端以实现合路功能。
图3是图2中模块的半边电路原理图。对比图2和图3可知，反相器INV_B由M1和M2管实现，反相器INV_A由M3和M5管实现，M4管插入在反相器INV_A中，其栅极接输入数据Din。由图分析：
(1)输入时钟CKb通过反相器INV_B后得到电压Vb，控制M6管的通断。CKb＝1，Vb＝0时，M6管始终关断，输出Dout始终为1。只有CKb＝0时，输入Din才能达到输出Dout。
(2)输入时钟CKa通过反相器INV_A后得到电压Va，控制M7管的通断。CKa＝1，Va＝0时，M7管始终关断，输出Dout始终为1。只有CKa＝0时，输入Din才能达到输出Dout。
(3)Din＝0，当输入时钟CKb和CKa都变为0时，Va＝1，Dout＝0；Din＝1，当输入时钟CKb和CKa都变为0时，Va＝0，Dout＝1。因而输出和输入信号之间的关系为：
如图4所示，在实际应用中CKa和CKb为正交时钟，且CKa信号早于CKb信号90°。由上分析可知，仅当CKa和CKb都为0时，输入信号才能达到输出。因此从CKb的下降沿(即Vb的上升沿)开始对输入信号采样，从CKa的上升沿(即Va的下降沿)结束对输入信号采样。
如图4所示，当输入信号Din为0时，首先Cka下降沿到来，驱动INV_A使Va从0变为1，M7管漏极电压Vc降为0；然后CKb下降沿驱动INV_B使得Vb从0变为1，此时在Vb控制M6的同时，Dout跟随Din变为0；接着Cka上升沿到来，Va从1变为0、M7管漏极电压Vc逐渐上升到1，Dout从0变为1；Ckb上升沿使Va从1变为0，完成此次对输入数据的采样。这里存在的问题是Vb从0变为1时，仅对M6管栅极电容和输出负载充电，因此Dout从1变为0的速度较快；而Va从1变为0时，首先要对M7管漏极存在的寄生电容Cpapa充电，让M7管的漏极电位上升，然后才能使Dout电位上升，即Dout从0变为1的速度较慢。由于Dout上升、下降沿速度不同，很容易造成4:1合路器的输出产生符号间干扰(Inter-Symbol-Interference，ISI)。
发明内容
为了克服上述现有技术的缺点，本发明的目的在于提供一种高速合路器，通过在其模块电路中增加辅助MOS管，解决由于寄生电容引起的输出信号上升、下降沿不匹配的问题。
为了实现上述目的，本发明采用的技术方案是：
一种高速合路器，其输入为四路并行差分数据，输出为一路差分数据，包含电阻、电感构成的负载和4个相同的对单路输入数据进行处理的模块电路，所述模块电路为全差分结构，左右对称，有两个正交的时钟输入端，其左半部分中，一路时钟信号CKa加在反相器INV_A的输入端，INV_A的输出驱动NMOS管M7的栅极，另一路时钟信号CKb加在反相器INV_B的输入端，INV_B的输出驱动NMOS管M6的栅极，NMOS管M7和M6构成cascode结构，NMOS管M6的漏极为模块电路的输出Dout，输入数据Din加在反相器INV_A电路中，其特征在于，所述左半部分还包括辅助MOS管NM8，其栅极连接CKa，漏极连接电源，源极连接NMOS管M7漏极。
所述反相器INV_A和反相器INV_B的结构一致，反相器INV_A由PMOS管M3和NMOS管M5实现，反相器INV_B由PMOS管M1和NMOS管M2实现，PMOS管M4插入在反相器INV_A中，其栅极接输入数据Din，漏极连接NMOS管M7栅极和NMOS管M5漏极，源极连接PMOS管M3漏极。
与现有技术相比，本发明提供了一种增加了辅助MOS管的新模块电路，其有益效果是能提高输出数据Dout上升沿的速度，降低其上升、下降沿的失配，从而减小合路器的ISI。
附图说明
图1是4:1合路器的原理框图。
图2是合路器中模块的原理框图。
图3是合路器中模块半边电路的原理图。
图4是对时钟及其相关信号的描述。
图5是合路器中模块半边电路增加辅助MOS管后的原理图。
图6是增加辅助MOS管前后模块的电路仿真结果。
图7是增加辅助MOS管前4:1合路器的电路仿真结果。
图8是增加辅助MOS管后4:1合路器的电路仿真结果。
具体实施方式
下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。
图1为一种4:1合路器的原理框图。该电路包含电阻、电感构成的负载和4个相同的模块电路。每个模块包含1路输入数据(1对差分信号)，1路输出数据(1对差分信号)和2路时钟输入。模块1的输入时钟为0°相位时钟CK0和90°相位时钟CK90；模块2的输入时钟为90°相位时钟CK90和180°相位时钟CK180；模块3的输入时钟为180°相位时钟CK180和270°相位时钟CK270；模块4的输入时钟为270°相位时钟CK270和0°相位时钟CK0。通过多相位时钟采样，4路差分输入数据(Din0P、Din0N；Din1P、Din1N；Din2P、Din2N；Din3P、Din3N；)被合成为1路差分输出数据(DoutP、DoutN)。
图2中虚线框内部分为图1中模块电路的原理框图。该模块电路为全差分结构，左右对称。CKa信号加在反相器INV_A和INV_A’的输入端，INV_A的输出驱动NMOS管M7的栅极，INV_A’的输出驱动NMOS管M7’的栅极。CKb信号加在反相器INV_B和INV_B’的输入端，INV_B的输出驱动NMOS管M6的栅极，INV_B’的输出驱动NMOS管M6’的栅极。NMOS管M7和M6构成cascode结构，NMOS管M7’和M6’构成cascode结构。NMOS管M6的漏极为模块的输出Dout,NMOS管M6’的漏极为模块的输出Dout’。输入数据Din和Din’则分别加在反相器INV_A和INV_A’的电路中。该模块可以在输入2路正交时钟信号时，将输入信号送到输出端以实现合路功能。
图4是图2中模块的半边电路原理图。反相器INV_B由M1和M2管实现，反相器INV_A由M3和M5管实现，M4管插入在反相器INV_A中，其栅极接输入数据Din。辅助MOS管NM8栅极连接CKa，漏极连接电源，源极连接M7管漏极。
本发明所提出的发射机如图5所示，在图3原有电路的基础上增加辅助MOS管NM8，其栅极连接CKa，漏极连接电源，源极连接M7管漏极。当Vb从0变为1时，M7管的漏极电压VC仍然为0，新加入的NM8管不会影响Vb开启M6管的速度，即不会影响Dout从1变为0的速度。接着，CKa从0变为1，Va从1变为0，NM8管随着CKa的上升而开启，给寄生电容Cpara充电，从而加速Vc电压从0向1变化的速度，进而提高了Dout从0变为1的速度。
图6是增加辅助MOS管前后模块电路的仿真结果。图6中的大图显示了Din、Va、Vb、Vc和Dout各信号的仿真结果。右图中的上图是局部放大的VC信号，右图中的下图是局部放大的Dout信号。该两张图中下方曲线是没有使用NM8管时的仿真结果，上方曲线是使用NM8管时的仿真结果。由图可知，增加NM8管后，Vc和Dout上升沿的速度都加快了。
图7和图8是增加辅助MOS管前后4:1合路器的仿真结果。其中图7是没有使用NM8管时的仿真结果，Dout眼图的抖动是1.2ps；图8是使用NM8管时的仿真结果，Dout眼图的抖动是0.24ps。使用NM8管后合路器输出信号的ISI降低了。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (2)

1.一种高速合路器，其输入为四路并行差分数据，输出为一路差分数据，包含电阻、电感构成的负载和4个相同的对单路输入数据进行处理的模块电路，所述模块电路为全差分结构，左右对称，有两个正交的时钟输入端，模块电路的左半部分中，一路时钟信号CKa加在反相器INV_A的输入端，INV_A的输出驱动NMOS管M7的栅极，另一路时钟信号CKb加在反相器INV_B的输入端，INV_B的输出驱动NMOS管M6的栅极，NMOS管M7和M6构成共源共栅结构，NMOS管M6的漏极为模块电路的输出Dout，输入数据Din加在反相器INV_A电路中，其特征在于，所述左半部分还包括辅助MOS管NM8，其栅极连接CKa，漏极连接电源，源极连接NMOS管M7漏极。
2.根据权利要求1所述高速合路器，其特征在于，所述反相器INV_A和反相器INV_B的结构一致，反相器INV_A由PMOS管M3和NMOS管M5实现，反相器INV_B由PMOS管M1和NMOS管M2实现，PMOS管M4插入在反相器INV_A中，其栅极接输入数据Din，漏极连接NMOS管M7栅极和NMOS管M5漏极，源极连接PMOS管M3漏极。
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