CN106711329A - 形成纳米线基装置的方法 - Google Patents

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diameter
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马汀克里斯多福荷兰
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Abstract

提供一种形成纳米线基装置的方法。此方法包含在基板上方形成第一遮罩层；在第一遮罩层中形成第一开口；生长穿过第一遮罩层中的第一开口而突出的第一纳米线，其中第一纳米线具有第一直径；移除第一遮罩层；氧化第一纳米线的侧壁；蚀刻第一纳米线的氧化侧壁；形成覆盖基板的第二遮罩层；移除第一纳米线，从而在第二遮罩层中形成第二开口；以及生长穿过第二遮罩层中的第二开口而突出的第二纳米线，其中第二纳米线具有第二直径且第二直径不同于第一直径。

Description

形成纳米线基装置的方法
技术领域
本发明实施例是有关于一种形成纳米线基装置的方法。
背景技术
在过去几十年来，半导体集成电路工业经历了迅速发展。半导体材料及设计的技术进步已生产出日益缩小且更复杂的电路。由于与处理及制造相关的技术亦已历经技术发展，因此这些材料及设计的进步已成为可能。在半导体进化过程中，功能密度(亦即单位晶片面积中的互连装置的数目)已大体上增加，同时几何形状尺寸(亦即可通过使用制程而产生的最小组件(或线路))已缩小。尽管材料及制造有所进步，为了进一步缩小几何形状尺寸，习用的平面金氧半导体场效晶体管(metal oxide semiconducter field effecttransistor；MOSFET)装置遇到了挑战。因此，非基于平面或包括非平面组件的多种装置已引起注意，例如鳍式场效晶体管装置、垂直场效晶体管等等。
尽管用以制造非平面装置(例如垂直场效晶体管)的多种技术已大体适用于其预期的用途，但这些技术在各个方面上还没有完全令人满意。
发明内容
在本发明的一些实施例中，提供一种形成纳米线基装置的方法。此方法包含在基板上方形成第一遮罩层；在第一遮罩层中形成第一开口；生长穿过第一遮罩层中的第一开口而突出的第一纳米线，其中第一纳米线具有第一直径；移除第一遮罩层；氧化第一纳米线的侧壁；蚀刻第一纳米线的氧化侧壁；形成覆盖基板的第二遮罩层；移除第一纳米线，从而在第二遮罩层中形成第二开口；以及生长穿过第二遮罩层中的第二开口而突出的第二纳米线，其中第二纳米线具有第二直径且第二直径不同于第一直径。
附图说明
本揭示案的态样最佳在阅读附图时根据下文的详细说明来进行理解。应强调，依据工业中的标准实务，附图中多个特征并未按比例绘制。实际上，多个特征的尺寸可任意增大或缩小，以便使论述明晰。
图1绘示依据多个实施例的制造纳米线基装置的方法；
图2A、图2C、图2D、图2E、图2F、图2G、图2H、图2I及图2J绘示依据多个实施例的通过图1方法制造而成的纳米线基装置的横剖面视图；
图2B绘示依据多个实施例的通过图1方法制造而成的纳米线基装置的俯视图；
图3绘示依据多个实施例的通过图1方法制造而成的纳米线阵列的立体图；
图4绘示依据多个实施例的制造纳米线基装置的方法；
图5A、图5B、图5C、图5D、图5E、图5F及图5G绘示依据多个实施例的通过图4方法制造而成的纳米线基装置的横剖面视图。
在阅读以下的实施方式后，对本领域技术人员而言，简述的上图中揭示的多个特征将更为明确。在两个或多个附图中，其绘示的特征是共同的，为了清楚描述，已使用相同的标示数字。
具体实施方式
将理解的是，以下揭示内容提供众多不同的实施例及实例以用于实施本发明的不同特征。下文中描述组件及排列的特定实例用以简化本发明。当然，这些组件及排列仅为实例，而非用以限定本发明。此外，在下文叙述中，第一特征在第二特征上方的形成可包括其中第一特征与第二特征以直接接触方式形成的实施例，及亦可包括其中形成额外特征插入第一特征与第二特征之间以使得第一特征与第二特征并非直接接触的实施例。为简化及清楚起见，附图中的多个特征可以不同比例任意绘制。
图1是根据本发明多个态样在一或多个实施例中形成具有超细直径构造的纳米线基装置200的方法100的流程图。图1的方法100的描述结合图2A、图2B、图2C、图2D、图2E、图2F、图2G及图2H。图2A至图2H是根据一些实施例的通过方法100形成的纳米线基装置200的横剖面视图。在一些实施例中，根据本揭示方法100制造的纳米线基装置200可为场效晶体管(field-effect transistor；FET)的元件。例如，纳米线基装置可形成垂直场效晶体管的通道、源极特征及/或漏极特征。应理解的是，在方法100之前、期间及/或之后，可提供额外的步骤，且对于方法100的附加的实施例而言，可替换、删除及/或移动所述步骤中的一些步骤。
如上文所述，方法100揭示形成具有超细直径的纳米线基装置200。一般而言，超细直径是指不大于约10纳米的直径。超细纳米线是十分重要的，因为具有这种超细纳米线的纳米线基装置可使得装置整体效能更佳，例如更高的切换速度、更低的泄漏电流、更低的接触电阻等等。在非平面装置中尤为如此。
请参看图1及图2A，方法100从操作步骤102开始，提供被遮罩层204覆盖的基板202，遮罩层204具有开口206。在一实施例中，基板202是半导体基板且包括硅。或者，基板包括锗、硅锗及/或其他半导体材料，如第III族/第V族材料(例如InAs、GaAs、InP、GaN等等)。在另一实施例中，基板202可包括用于隔离的埋置介电材料层，此层通过合适的技术形成，如被称作植入氧隔离(separation by implanted oxygen；SIMOX)的技术。在一些实施例中，基板202可为绝缘体上半导体，如绝缘体上硅(silicon on insulator；SOI)。
关于遮罩层204，根据一些实施例，遮罩层204可由介电层形成，此介电层例如氮化硅(SiNx)及/或氧化硅(SiOx)。遮罩层204可通过使用多种沉积制程中的任一者而形成，这些制程例如物理气相沉积(physical vapour deposition；PVD)制程、化学气相沉积(chemical vapour deposition；CVD)制程，及/或原子层沉积(atomic layer deposition；ALD)制程。在当前的实施例中，穿过遮罩层204的开口206可通过使用多种方法中的其中一者形成，这些方法适用于形成具有控制良好的尺寸(例如直径)及穿过遮罩层的位置的开口。例如，开口206可通过使用电子束微影(electron beam lithography；EBL)、纳米压模微影术、光微影术及反应性离子蚀刻(reactive ion etching；RIE)，及/或湿式化学蚀刻法形成。
根据当前实施例，从俯视图可见，开口206具有曲线形状(例如圆形)，如图2B所示。因此，开口206可具有直径D1。在一些实施例中，直径D1的范围可在约15纳米至约100纳米之间。尽管开口206在当前实施例中被描述为圆形，但开口206可具有多种形状中的任一者，形状可根据形成开口206的方法而改变。
请参看图1及图2C，方法100前进至操作步骤104，自基板202形成纳米线208延伸穿过遮罩层204中的开口206。如图2C中所示的实施例，所形成的纳米线208从(或延伸超过)遮罩层204的顶表面204a突出。亦即，在一些实施例中，纳米线208具有大于遮罩层204厚度t1的高度h1。在其他实施例中，纳米线208的高度可小于遮罩层204的厚度。根据一些实施例，纳米线208可由一材料形成，此材料与基板202的材料相同或不同。在一实例中，纳米线208可由第III族/第V族或第II族-第VI族化合物材料(例如InAs、GaAs、InP、GaN等等)形成，而基板材料由硅形成。在另一实例中，纳米线208可由硅形成，而基板材料亦由硅形成。但在另一实例中，纳米线208可由具有第一晶向(例如<111>)的硅形成，而基板材料亦由硅形成，但此硅具有第二晶向(例如<001>)。因此，纳米线208可包括多种材料中的至少一者，例如硅、锗、InAs、InP、GaAs、GaSb、InSb、GaP、InGaAs、InGaP，及/或其组合。在一特定实施例中，形成穿过开口206的纳米线208的步骤可包括选择性区域生长金属有机化学气相沉积(selective area growth metal organic chemical vapour deposition；SAG-MOCVD)或金属有机气相磊晶(selective area growth metal organic vapour phase epitaxy；SAG-MOVPE)生长。在其他实施例中，形成纳米线208可包括多种沉积方法中的任一者(例如CVD、MOCVD)，且其仍符合本揭示案的范畴。在一实施例中，因为纳米线208形成于遮罩层204中的开口206内，因此纳米线208包括曲线横剖面(即圆形)，且此种曲线纳米线208可包括与直径D1近似相等的直径。
现请参看图1及图2D，方法100继续进行至步骤106，移除遮罩层204。移除遮罩层204可包括湿式及/或干式蚀刻制程。在移除遮罩层204之后，基板202的顶表面202a暴露。因而，纳米线208的包括被遮罩层204覆盖的侧壁208a及208c中较低部分的表面208a、208b，及208c亦曝露。在使用湿式蚀刻制程移除遮罩层的一实例中，可使用化学品，这些化学品包括但不限于氟化氢(例如浓度2％)。
现请参看图1及图2E，方法100随后前进至步骤108，即氧化(操作步骤209，如图2E所示)纳米线208的表面208a、208b，及208c，从而形成氧化层210。在一些实施例中，氧化操作步骤209可包括多种氧化制程中的其中一者，例如将装置200置于氧化腔室(例如紫外线臭氧腔室)，将装置200置于氧化剂(例如H2O2)中，及/或在纳米线208上施加氧化剂(例如H2O2)以形成氧化层210。在图2E的所示的实施例中，氧化层210可向内及向外延伸向纳米线208的表面(图2E中图示虚线)。亦即，在氧化操作步骤209之后，可形成被氧化层210覆盖的纳米线208’。此外，此新形成的纳米线208’可具有直径D2，且纳米线208’的直径(D2)小于纳米线208的直径(D1)。然而，在一些其他实施例中，纳米线208’的直径(D2)可与纳米线208直径(D1)相同或大于纳米线208直径(D1)。
现请参看图1及图2F，方法100随后前进至步骤110，即蚀刻氧化层210以使得纳米线208’暴露，如图2F中所示。在一些实施例中，蚀刻氧化层210可包括在氧化层210上方施加蚀刻溶液。可使用多种蚀刻溶液中的其中一或多者，例如HCl、NH4OH、(NH4)2S，等等。一般情况下，步骤108及110可循环执行，且每一循环可迭代执行，以便达到所需直径D2。此迭代制程可称作数位蚀刻制程。可执行任何数目的迭代。在一实例中，若在执行所述步骤108及110的一个循环之后，直径D2已达到所需参数，则此迭代流程可停止，而制程前进至步骤112。然而，若直径D2未达到所需参数，则迭代流程可继续进行，例如重复所述步骤108及110的制程，直至达到纳米线208’的所需直径。
现请参看图1及图2G，方法100继续进行至步骤112，即在基板202上方形成另一遮罩层210。遮罩层210可由介电层形成，例如氮化硅(SiNx)及/或二氧化硅(SiOx)。此外，遮罩层210可由与遮罩层204相同或不同的材料形成。遮罩层210可通过使用多种沉积制程中任一者形成，例如物理气相沉积(physical vapour deposition；PVD)制程、化学气相沉积(chemical vapour deposition；CVD)制程，及/或原子层沉积(atomic layer deposition；ALD)制程。
现请参看图1及图2H，方法100继续前进至步骤114，即移除纳米线208’。多种制程中的一或多者可用以移除纳米线208’，这些制程包括热制程、湿式蚀刻制程，及/或干式蚀刻制程。在使用热制程移除纳米线208’(例如InAs纳米线)的实例中，可包括用氢气流烘烤基板202至约650℃约5分钟。在使用热制程移除GaAs纳米线的另一实例中，可能需要更高温度，如约高达800℃。在通过使用湿式蚀刻制程以移除纳米线208’的实例中，可包括在约80℃下向基板202施加氨过氧化物水混合物(ammonia peroxide water mix；APM)，借此，APM可包括NH4OH、H2O2，及H2O以1:1:5的比例混合。在移除纳米线208’之后，遮罩层210中具有直径D2的开口212形成，如图2H所示。开口212暴露基板202顶表面的一部分202b。
现请参看图1及图2I，方法100继续前进至步骤116，即形成穿过遮罩层210中的开口212的纳米线214。根据一些实施例，纳米线214可由一材料形成，此材料与基板202及纳米线208的材料相同或不同。在一实例中，纳米线214可由第III族/第V族或第II族-第VI族化合物材料形成(例如InAs、GaAs、InP、GaN等等)，而基板材料由硅形成。在另一实例中，纳米线214可由硅形成，而基板材料亦由硅形成。但在另一实例中，纳米线214可由具有第一晶向(例如<111>)的硅形成，而基板材料亦由硅形成，但此硅具有第二晶向(例如<001>)。因而，纳米线214可包括多种材料中的至少一者，例如硅、锗、InAs、InP、GaAs、GaSb、InSb、GaP、InGaAs、InGaP，或其组合。在一特定实施例中，形成穿过开口212的纳米线214的步骤可包括选择性区域生长金属有机化学气相沉积(selective area growth metal organicchemical vapour deposition；SAG-MOCVD)或金属有机气相磊晶(selective area growthmetal organic vapour phase epitaxy；SAG-MOVPE)生长，而可使用多种沉积方法(例如CVD、MOCVD)中的任一者仍符合本揭示案的范畴。在一实施例中，因为纳米线214遵循遮罩层210中的开口212而形成，因此纳米线214具有曲线横剖面(即圆形)，且此种曲线纳米线214包括与直径D2近似相等的直径。
请参看图1及图2J，方法100可随后继续前进至步骤118，此步骤包括进一步的制造步骤。在装置200是垂直场效晶体管的一实例中，源极特征216、通道区域218，及漏极特征220可形成于纳米线214中。因此，可形成栅极介电层222及栅极接触点224以围绕通道区域218。此种制造步骤可导致装置200形成为垂直场效晶体管的元件。
此外，现请参看图3，此图显示包括形成于基板202上的多个纳米线310的纳米线基装置300。在一实施例中，此多个纳米线310可形成纳米线阵列。此种纳米线基装置300可通过使用方法100的实施例而形成。
图4是根据本发明多个态样在一或多个实施例中形成具有超细直径构造的纳米线基装置500的方法400的流程图。图4的方法400的描述结合图5A、图5B、图5C、图5D、图5E及图5F。图5A至图5F是根据一些实施例通过方法400形成纳米线基装置500的步骤的横剖面视图。在一些实施例中，根据揭示方法400制造的纳米线基装置500可为场效晶体管(field-effect transistor；FET)的元件。例如，纳米线基装置可形成垂直场效晶体管的通道、源极特征，及/或漏极特征。应理解的是，可在方法400之前、期间及/或之后，可提供额外的步骤，且对于方法100的附加的实施例而言，可替换、删除及/或移动所述步骤中的一些步骤。
请参看图4及图5A，方法400从操作步骤402开始，提供被具有开口506的遮罩层504覆盖的基板502。在一实施例中，基板502是半导体基板且包括硅。或者，基板包括锗、硅锗及/或其他适当的半导体材料，如第III族/第V族材料。在另一实施例中，基板502可包括用于隔离的埋置介电材料层，此层由适当技术形成，如被称作植入氧隔离(separation byimplanted oxygen；SIMOX)的技术。在一些实施例中，基板502可为绝缘体上半导体，如绝缘体上硅(silicon on insulator；SOI)。
关于遮罩层504，依据一些实施例，遮罩层504可由介电层形成，例如氮化硅(SiNx)及/或二氧化硅(SiOx)。遮罩层504可通过使用多种沉积制程中任一者形成，例如物理气相沉积(physical vapour deposition；PVD)制程、化学气相沉积(chemical vapourdeposition；CVD)制程，及/或原子层沉积(atomic layer deposition；ALD)制程。在当前的实施例中，穿过遮罩层504的开口506可通过使用多种方法中的其中一者形成，这些方法适用于形成具有控制良好的尺寸(例如直径)及穿过遮罩层的位置的开口。例如，开口506可通过使用电子束微影(electron beam lithography；EBL)、纳米压模微影术、光微影术及反应性离子蚀刻(reactive ion etching；RIE)，及/或湿式化学蚀刻法形成。
根据当前实施例，自俯视图可见，开口506具有曲线形状(例如圆形)。因而，开口506可具有直径D3。在一些实施例中，直径D3的范围可在约15纳米至约100纳米之间。尽管开口506在当前实施例中被描述为圆形，但开口506可具有多种形状中的任一者，此共形状可根据形成开口506的方法而改变。
请参看图4及图5B，方法400继续前进至步骤404，即在遮罩层504上方及遮罩层504中的开口506上方形成间隙壁层508。更详细而言，间隙壁层508包括多个部分：508a、508b，及508c，且各部分覆盖遮罩层504及基板502的一顶表面，或沿遮罩层504及基板502的一侧壁延伸。例如，部分508a覆盖遮罩层504的顶表面504a；部分508b沿遮罩层504的侧壁504b延伸；部分508c覆盖基板502的顶表面502a的一部分。在一特定实施例中，间隙壁层508是共形层，此意谓着此层508中每一部分共享一厚度，此厚度大体类似或相同。在图示实施例中，部分508a具有厚度W1；部分508b具有厚度W3；部分508c具有厚度W2，而W1、W2及W3大体上类似或相同。
又请参看图5B，共形间隙壁层508可通过使用多种沉积制程中的任一者形成，例如物理气相沉积(physical vapour deposition；PVD)制程、化学气相沉积(chemical vapourdeposition；CVD)制程，及/或原子层沉积(atomic layer deposition；ALD)制程。共形间隙壁层508可由一材料形成，此材料类似或不同于遮罩层504的材料，例如氮化硅(SiNx)及/或二氧化硅(SiOx)。在一些替代实施例中，共形间隙壁层508由一材料形成，此材料所具有的蚀刻选择比可不同于遮罩层504材料所具有的蚀刻选择比。
再次参看图4，方法400继续前进至步骤406，即通过蚀刻制程509移除共形间隙壁层508的水平部分。在一些实施例中，蚀刻制程509可包括异向性蚀刻制程(例如干式蚀刻制程)。如图5C所示，在应用此种各异向性蚀刻制程509之后，共形层508的部分508a及508c(即水平部分)已从遮罩层504的顶表面504a及基板502顶表面502a的部分上被移除，而沿遮罩层504的侧壁504b的部分508b则保留。因而，形成具有直径D4的新开口510，D4小于D3。此外，开口510的直径D4可通过剩余共形层508的厚度(例如W3)及开口506的直径(D3)而决定，亦即D4＝D3–2×W3。在一些实施例中，异向性蚀刻制程509可包括在约50℃下使用等离子(例如CF4等离子)蚀刻制程达约15秒。
现请参看图4及图5D，方法400继续前进至步骤408，即在遮罩层504、剩余共形间隙壁层508b及开口510上方形成间隙壁层512。类似于在步骤404中形成的共形间隙壁层508，间隙壁层512包括多个部分：512a、512b，及512c，且这些部分中的各部分覆盖遮罩层504、剩余共形间隙壁层508b及基板502的一顶表面或沿遮罩层504、剩余共形间隙壁层508b及基板502的侧壁延伸。如图5D所示，部分512a覆盖遮罩层504的顶表面504a；部分512b沿剩余共形层508b的侧壁延伸；部分512c覆盖基板502的顶表面的一部分。在一特定实施例中，层512是共形层，此意谓着此层512中每一部分共享一厚度，此厚度大体类似或相同。在图示实施例中，部分512-a具有厚度W4；部分512-b具有厚度W5；部分512-c具有厚度W6，而W4、W5，及W6大体上类似或相同。
又请参看图5D，共形间隙壁层512可通过使用多种沉积制程中的任一者形成，例如物理气相沉积(physical vapour deposition；PVD)制程、化学气相沉积(chemical vapourdeposition；CVD)制程，及/或原子层沉积(atomic layer deposition；ALD)制程。共形间隙壁层512可由一材料形成，此材料类似或不同于遮罩层504及共形层508的材料，例如氮化硅(SiNx)及/或氧化硅(SiOx)。在一些替代性实施例中，共形间隙壁层512由一材料形成，此材料所具有的蚀刻选择比可不同于遮罩层504的材料所具有的蚀刻选择比。
再次参看图4，方法400继续前进至步骤410，即通过蚀刻制程513移除共形间隙壁层512的水平部分。在一些实施例中，蚀刻制程513可包括异向性蚀刻制程(例如干式蚀刻制程)。如图5E所示，在应用此种异向性蚀刻制程513之后，共形间隙壁层512的部分512a及512c(即水平部分)已从遮罩层504的顶表面504a及基板502顶表面502a的部分上被移除，而沿剩余共形层508b的侧壁的部分512b则保留。因而，形成具有直径D5的新开口514，D5小于D4。此外，开口514的厚度D5可通过剩余共形层508的厚度(W3)、剩余共形层512-b的厚度(W5)及开口506的直径(D3)而决定，亦即D5＝D3–2×W3–2×W5。在一些实施例中，异向性蚀刻制程513可包括在约50℃下使用等离子(例如CF4等离子)蚀刻制程达约15秒。
现请参看图4及图5F，方法400继续前进至步骤412，即形成穿过开口514的纳米线516。在一些实施例中，纳米线516可由一材料形成，此材料与基板502的材料相同或不同。在一实例中，纳米线516由第III族/第V族或第II族-第VI族化合物材料形成(例如InAs、GaAs、InP、GaN等等)，而基板材料由硅形成。在另一实例中，纳米线516可由硅形成，而基板材料亦由硅形成。但在另一实例中，纳米线516可由具有第一晶向(例如<111>)的硅形成，而基板材料亦由硅形成，但此硅具有第二晶向(例如<001>)。因而，纳米线516可包括多种材料中的至少一者，例如硅、锗、InAs、InP、GaAs、GaSb、InSb、GaP、InGaAs、InGaP，或其组合。在一特定实施例中，形成穿过开口514的纳米线516的步骤可包括选择性区域生长金属有机化学气相沉积(selective area growth metal organic chemical vapour deposition；SAG-MOCVD)或金属有机气相磊晶(selective area growth metal organic vapour phase epitaxy；SAG-MOVPE)生长，而可使用多种沉积方法中的任一者(例如CVD、MOCVD)仍符合本揭示案的范畴。在一实施例中，由于纳米线516遵循开口514而形成，因此纳米线516可包括曲线横剖面，且此种曲线纳米线516可具有与直径D5近似相等的直径。
请参看图4及图5G，方法400可随后继续前进至步骤414，此步骤包括进一步的制造步骤。在装置500是垂直场效晶体管的一实例中，源极特征518、通道区域520，及漏极特征522可形成于纳米线516中。因此，可形成栅极介电层524及栅极接触点526以围绕通道区域520。此种制造步骤可使装置500形成为垂直场效晶体管的元件。
当前揭示内容的实施例提供多种优势以形成纳米线基装置。在一实例中，通过结合用以生长穿过图案化遮罩层的纳米线的SAG-MOCVD方法与用以修整所生长的纳米线尺寸(例如直径)的数位蚀刻制程，可形成直径缩小的纳米线。随后，通过使用直径缩小的纳米线的图案，可形成直径进一步缩小的纳米线。通过利用此种方法形成超细纳米线，可有利地避免由蚀刻制程(例如数位蚀刻制程)所引起的对纳米线表面的损害。在另一实例中，通过随后在图案化遮罩层上方形成一或多个共形层，随后进行异向性蚀刻制程，可形成包括尺寸缩小的图案的遮罩层。此外，通过使用用以生长穿过尺寸缩小的图案的纳米线的SAG-MOCVD方法，可形成纳米线基装置，此装置包括具有超细直径的纳米线。用以制造纳米线基装置的此种方法所提供的优势包括纳米线的无缺陷表面，这是因为没有蚀刻制程被应用于纳米线表面。
揭示制造纳米线基装置的方法的多个实施例。在一实施例中，此方法包括：在基板上方形成第一遮罩层；在第一遮罩层中形成第一开口；生长穿过第一遮罩层中的第一开口而突出的第一纳米线，其中第一纳米线具有第一直径；移除第一遮罩层；氧化第一纳米线的侧壁；蚀刻第一纳米线的氧化侧壁；形成覆盖基板的第二遮罩层；移除第一纳米线，从而在第二遮罩层中形成第二开口；以及生长穿过第二遮罩层中的第二开口而突出的第二纳米线，其中第二纳米线具有第二直径且第二直径不同于第一直径。
在一实施例中，第一遮罩层包含一材料选自由氧化物材料及氮化物材料所构成的群组。
在一实施例中，第二直径小于约10纳米。
在一实施例中，生长第一纳米线包含利用选择性生长金属有机化学气相沉积(SAG-MOCVD)。
在一实施例中，基板包含一材料选自由硅、锗，及第III族/第V族化合物材料所构成的群组。
在一实施例中，第一及第二纳米线是由一材料选自由硅、砷化铟(InAs)、磷化铟(InP)、砷化镓(GaAs)、镓锑(GaSb)、铟锑(InSb)、磷化镓(GaP)，及/或其组合所构成的群组所形成。
在一实施例中，第一纳米线是由一不同于第二纳米线的材料所形成。
在一实施例中，移除第一纳米线包含进行湿式蚀刻制程及热蒸发制程的其中一者。
在另一实施例中，此方法包括：在基板上方形成第一遮罩层；在第一遮罩层中形成第一开口，从而暴露基板的第一部分；在第一遮罩层上方及第一开口中形成第一间隙壁层；移除在第一开口中形成的第一间隙壁层的一部分以形成第二开口，此第二开口延伸穿过第一遮罩层及第一间隙壁层的剩余部分；在第一遮罩层上方及第二开口中形成第二间隙壁层；移除形成于第二开口中的第二间隙壁层的一部分，从而形成延伸穿过第一遮罩层、第一间隙壁层的剩余部分及第二间隙壁层的剩余部分的第三开口；以及生长穿过第三开口的纳米线。
在一实施例中，纳米线包含一直径小于约10纳米。
在一实施例中，生长纳米线包含利用选择性生长金属有机化学气相沉积(SAG-MOCVD)。
在一实施例中，基板包含一材料选自由硅、锗，及第III族/第V族化合物材料所构成的群组。
在一实施例中，纳米线是由一材料选自由硅、砷化铟(InAs)、磷化铟(InP)、砷化镓(GaAs)、镓锑(GaSb)、铟锑(InSb)、磷化镓(GaP)，及其组合所构成的群组所形成。
在一实施例中，移除形成于第一开口中的第一间隙壁层的此部分包含进行干式蚀刻制程。
在一实施例中，第一间隙壁层的此剩余部分沿第一遮罩层的侧壁延伸。
在一实施例中，第二间隙壁层的此剩余部分沿第一间隙壁层的此剩余部分的侧壁延伸。
但在另一实施例中，此方法包括：在基板上方形成第一遮罩层；在第一遮罩层中形成第一开口；在第一开口中生长第一纳米线，其中第一纳米线具有第一直径；移除第一遮罩层；氧化第一纳米线的侧壁；蚀刻第一纳米线的氧化侧壁；形成覆盖基板的第二遮罩层；移除第一纳米线，从而在第二遮罩层中形成第二开口；及生长穿过第二遮罩层中的第二开口的第二纳米线，其中第二纳米线具有第二直径且第二直径小于第一直径，其中第二纳米线延伸超过第二遮罩层。
在一实施例中，第二直径小于约10纳米。
在一实施例中，基板包含一材料选自由硅、锗，及第III族/第V族化合物材料所构成的群组。
在一实施例中，第一纳米线是由一不同于第二纳米线的材料所形成。
前述内容已概括数个实施例的特征，以便本领域技术人员可更佳地理解实施方式。本领域技术人员应当了解的是，本揭示案可易于用作设计或修改其他制程及结构的基础，以实现与本案介绍的实施例相同的目的及/或达到与其相同的优势。本领域技术人员亦应了解，此种同等构造不脱离本揭示案的精神及范畴，及可在不脱离本揭示案精神及范畴的情况下在本案中进行多种变更、取代及更动。

Claims (1)

1.一种形成纳米线基装置的方法，其特征在于，包含：
在一基板上方形成一第一遮罩层；
在该第一遮罩层中形成一第一开口；
生长一第一纳米线，该第一纳米线穿过该第一遮罩层中的该第一开口而突出，其中该第一纳米线具有一第一直径；
移除该第一遮罩层；
氧化该第一纳米线的一侧壁；
蚀刻该第一纳米线的该氧化侧壁；
形成覆盖该基板的一第二遮罩层；
移除该第一纳米线，从而在该第二遮罩层中形成一第二开口；及
生长一第二纳米线，该第二纳米线穿过该第二遮罩层中的该第二开口而突出，其中该第二纳米线具有一第二直径且该第二直径不同于该第一直径。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841675A (zh) * 2019-04-04 2019-06-04 中国科学院微电子研究所 垂直纳米线晶体管及其形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3430636B1 (en) * 2016-03-16 2020-06-17 LightLab Sweden AB Method for controllably growing zno nanowires
US10396208B2 (en) 2017-01-13 2019-08-27 International Business Machines Corporation Vertical transistors with improved top source/drain junctions
US10236363B2 (en) * 2017-03-14 2019-03-19 Globalfoundries Inc. Vertical field-effect transistors with controlled dimensions
CN108695382B (zh) 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US11424347B2 (en) * 2020-06-11 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007022359A2 (en) * 2005-08-16 2007-02-22 The Regents Of The University Of California Vertical integrated silicon nanowire field effect transistors and methods of fabrication
US8237151B2 (en) * 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US7892956B2 (en) * 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
US9275857B1 (en) * 2008-12-19 2016-03-01 Stc.Unm Nanowires, nanowire networks and methods for their formation and use
TW201246599A (en) * 2011-05-06 2012-11-16 Nanocrystal Asia Inc Taiwan Semiconductor substrate and fabricating method thereof
US8394682B2 (en) * 2011-07-26 2013-03-12 Micron Technology, Inc. Methods of forming graphene-containing switches
FR2981794B1 (fr) * 2011-10-21 2013-11-01 Commissariat Energie Atomique Procede de realisation d'un reseau organise de nanofils semiconducteurs, en particulier en zno
US9054215B2 (en) * 2012-12-18 2015-06-09 Intel Corporation Patterning of vertical nanowire transistor channel and gate with directed self assembly
US8835255B2 (en) * 2013-01-23 2014-09-16 Globalfoundries Inc. Method of forming a semiconductor structure including a vertical nanowire
US20150145042A1 (en) * 2013-11-25 2015-05-28 International Business Machines Corporation Transistors having multiple lateral channel dimensions
US9472468B2 (en) * 2014-12-11 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Nanowire CMOS structure and formation methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841675A (zh) * 2019-04-04 2019-06-04 中国科学院微电子研究所 垂直纳米线晶体管及其形成方法

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