CN106664801A - 用于制造电路载体的方法和用于电子器件的电路载体 - Google Patents

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Abstract

说明用于制造用于电子器件（30）的电路载体（10）的方法。该方法包括：提供由电绝缘材料组成的载体材料层（11）和至少一个连接层（14、15），所述连接层（14、15）至少施加在载体材料层（11）的第一和/或第二表面（12、13）上，并且分别具有预先给定的层厚，其中每个连接层均包括多个具有预先给定的印制导线宽度的导电连接。在所述方法中，所述连接中的至少一些连接通过等离子喷涂至少逐段地利用附加的导电材料（24）被增强，由此获得比预先给定的层厚更大的层厚和/或比预先给定的印制导线宽度更大的印制导线宽度。此外说明用于电子器件（30）的电路载体（10）。

Description

用于制造电路载体的方法和用于电子器件的电路载体
技术领域
本发明涉及用于电子器件的电路载体和用于制造这样的电路载体的方法。电路载体包括具有第一表面和第二表面的由电绝缘材料组成的载体材料层，其中第二表面与第一表面平行地布置。电路载体包括至少一个连接层，所述连接层至少施加在载体材料层的第一和/或第二表面上，并且分别具有预先给定的层厚，其中每个连接层包括多个导电连接，所述导电连接具有预先给定的印制导线宽度。这样的电路载体当前也被称作电路板。
背景技术
电路板是用于电子器件的载体。所述电路板用于机械地固定和连接电子器件。电路板由具有附着于其上的导电连接、即所谓的印制导线的电绝缘材料组成。作为绝缘材料，纤维增强塑料是常见的。印制导线大多从薄的铜层来蚀刻。器件在焊接面、所谓的焊盘（Pad）上或在焊眼中被焊接。
存在大量不同的电路板类型。例如已知单面和双面电路板，其中导电连接要么仅施加在电路板的一个表面上，要么施加在电路板的两个相对的表面上。在所谓的多分层电路板（由本领域技术人员也称作多层电路板（Multilayer-Leiterplatten））情况下，导线组结构以多个分层不仅布置在电路板上，而且布置在电路板的内部中。
单面和双面贯通接触式电路板典型地以光化学方式被制造。印制导线的制造通常以光刻方式进行，其方式是光敏光致抗蚀剂的薄层被施加到首先完全金属化的电路板的表面上。在通过具有导线组结构的期望布局的掩模（Maske）使光致抗蚀剂曝光后，视所使用的光致抗蚀剂而定，要么抗蚀剂的曝光的部分要么未曝光的部分在合适的显影剂溶液中可溶解，并且被移除。如果这样处理的电路板被引入到适当的蚀刻溶液中，那么仅金属化表面的暴露的部分被侵蚀。由光致抗蚀剂（Fotolack）所覆盖的部分保持，因为抗蚀剂（Lack）是耐蚀刻溶液的。接着，铜层可以在蚀刻之后以电镀的方式被增强，以便获得期望的层厚。附加地，由锡、镍或金组成的金属保护和接触层可以以电镀的方式被施加到部分面或者整个铜面上。之后，阻焊剂（Lötstopplack）被施加，所述阻焊剂盖住印制导线，并且仅空出焊接位置。因此，能够一方面避免焊接错误，另一方面保护印制导线免受腐蚀。
在多分层电路板的情况下，多个薄电路板利用所谓的预浸材料（Prepreg）相叠地被粘合。“预浸材料”在此表示由连续纤维和未固化的热固性塑料基质制成的半成品，或者热固性纤维基质半成品、例如BMC（块状模塑料（Bulk Molding Compound））或SMC（片状模塑料（Sheet Molding Compound）），所述热固性纤维基质半成品包含较短的纤维片断（通常具有50mm或者更小的长度）作为纤维部分，而不是连续纤维织物。所述多层电路板可以具有直至48个层。在汽车应用的环境中4至8个分层（Lagen）是常见的。借助于所谓的贯通接触部进行在所述分层之间的连接层的连接。
在一些应用中，出于提高的载流能力的原因，需要构造具有较大导线横截面（Leitungsquerschnitt）的导电连接的部分。为此，铜线可以被施加在铜薄膜上，并且然后与第二薄膜被压制成芯。在此也可能的是，将施加在铜薄膜上的铜线嵌入在电路板的内部中。然而由此得出在设计时不期望的限制。
对于特殊的应用也已知：将绝缘线材敷设在电路板的基础材料上，并且借助于超钢焊接（Ultrastahlschweißung）将所述绝缘线材连接到焊接点上，并且也固定在基础材料的表面上。由此，虽然获得电路板的高电流通过能力（Stromfestigkeit），但是由于这些方法步骤，这种行为方式出于成本原因不适用于制造大数量的电路载体。
发明内容
本发明的任务是，说明用于电子器件的电路载体，其中在制造中同时低成本的情况下可以实现有选择地提高具有高载流能力的导电连接。
通过具有独立专利权利要求的特征的用于制造电路载体的方法和电路载体解决所述任务。分别从从属专利权利要求中得出有利的扩展方案。
按照一个方面，说明用于制造用于电子器件的电路载体的方法。按照另一方面说明用于电子器件的电路载体。按照第三方面说明电子控制单元，所述电子控制单元具有电路载体和至少一个固定在电路载体上的和借助于电路载体电接触的器件、尤其功率器件。为了简化，在下文中单独的扩展方案和改进方案仅根据一个方面（方法、电路载体或控制单元）来描述。然而，这些扩展方案和改进方案也可以分别应用于其他方面。
用于电子器件的电路载体具有由电绝缘材料组成的载体材料层，所述载体材料层具有第一表面和第二表面，所述第二表面与第一表面平行地布置。电路载体此外包括至少与一个连接层，所述连接层至少施加在载体材料层的第一和/或第二表面上，并且分别具有预先给定的层厚。层厚在此对应于在相应的连接层中实现的印制导线的高度。每个连接层均包括多个具有预先给定的印制导线宽度的导电连接、所谓的印制导线。在该方法中，提供具有连接层的这样的载体材料层。
按照本发明，所述连接中的至少一些连接通过等离子喷涂至少逐段地利用附加导电材料增强（verstärkt），由此给出比预先给定的印制导线宽度更大的印制导线宽度和/或优选地给出比预先给定的层厚更大的层厚。等离子喷涂在此尤其包括涂敷附加材料，其方式是借助于等离子枪（Plasmabrenner）产生等离子体射流（Plasmajet），并且将附加材料作为粉末注入到等离子体射流中。粉末的颗粒由等离子体射流熔接（angeschmolzen）或熔化，并且被离心分离（geschleudert）到载体材料层和/或连接层上。同时，可以借助于等离子体射流净化表面，其中附加材料被涂敷到所述表面上。
代替线材或型材（Profilen），用于提高载流能力的厚度的提高通过等离子涂覆、等离子喷涂来施加。在此涉及以下工艺：在所述工艺中导电材料在终止制造传统地制成的电路载体期间或者之后被施加到所述电路载体上。由此，可以通过部分地提高导电连接的层厚来实现布置在电路载体的外表面上的连接层上的载流能力的提高。
相对于蚀刻工艺，借助于等离子喷涂可以有利地在提高的层厚（有时也称作“厚铜（Dickkupfer）”）的情况下实现不太粗糙的导体结构。因此可以特别简单地实现：制造不仅具有为了连接逻辑电路所需要的精细导线结构、而且有（von）用于功率电路的具有高载流能力的连接的连接层。厚铜传导结构不必如在蚀刻方法情况下那样在电路板的整个面上来实现，使得例如避免在将不仅具有功率器件而且具有逻辑器件的电路板拆除时的问题，并且可以获得更高效的制造。相对于附加光刻结构化和随后的电镀增强，激光喷涂具有小数量的工艺步骤，使得电路板的制造是特别节省成本的。
由电绝缘材料组成的载体材料层和至少施加在载体材料层的一个或多个表面上的一个连接层或多个连接层可以作为半成品来提供，例如作为配备有连接层的预浸材料来提供。这样的半成品也可以是标准电路板、尤其印刷电路板（PCB，printed circuit board（印刷电路板）），所述标准电路板具有用于实现逻辑电路的导电连接。在这样的标准电路板情况下，连接层的层厚通常为在30μm和35μm之间。印制导线宽度通常为100μm。
与此相对，为了实现功率电路需要导电连接，所述导电连接具有大得非常多的层厚和/或印制导线宽度。因为对于功率和逻辑电路的共同实现，对于功率部分需要比对于逻辑部分小得非常多的面积，所以仅仅设置具有相应载流能力的导电连接的一小部分是足够的。
这按照本发明通过有选择地施加附加导电材料、尤其施加到上面描述的半成品上来进行。为了避免复杂的制造工艺并且为了提供在要实现的接线方面的高的灵活性，通过等离子喷涂产生所述导电连接中的至少一些导电连接的附加导电材料。
通过与传统电路载体的制造分开地产生具有提高的载流能力的导电连接，得出在制造电路载体时的高灵活性。同时，可以以相对小的成本提供这样的电路载体。因为有可能通过计算机辅助地控制等离子喷涂设备来产生具有提高的载流能力的导电连接，所以不仅大的件数而且小的件数均可以成本低地被提供。
所建议的电路载体尤其解决目标冲突，所述目标冲突由于标准电路板的制造工艺和具有高载流能力的印制导线的制造的制造工艺形成，其中所述标准电路板作为由载体材料层和至少施加在载体材料层的第一和/或第二表面上的连接层组成的半成品被提供。
按照另一扩展方案，具有预先给定的层厚的至少一个其他连接层布置在载体材料层的内部中，其中该其他连接层占据电路载体的面积区域，其中所述面积区域在与第一或第二表面正交的方向上布置在器件之下、尤其功率器件之下，并且所述表面区域通过等离子喷涂至少逐段地利用附加导电材料来增强，由此给出比预先给定的层厚更大的层厚。
在制造于是被构造为多层电路板的电路载体期间，在其他连接层的情况下施加附加材料。尤其提供由电绝缘材料组成的第一分层，所述第一分层配备有该其他连接层，并且提供由电绝缘材料组成的第二分层。该其他连接层至少逐段地借助于等离子喷涂利用附加导电材料或其他导电材料来增强，其中附加或其他导电材料也可以从该其他连接层侧向地在电绝缘材料上或上方延伸。随后，第一和第二分层被接合，用以制造载体材料层，使得该其他连接层包括在第一和第二分层之间的增强部在内被布置在载体材料层的内部中。随后或者在前地，连接层可以被施加到载体材料层的第一和/或第二分层或其他分层上。
由此尤其可以产生热扩散面（Wärmespreizfläche），所述热扩散面改善在电路载体的横向方向上的、也即与第一或第二表面所处于的层面平行的散热。例如可以规定，将这样的面积区域布置在以下功率器件之下，所述功率器件在运行中具有高的放热。与此相对，利用电镀方法，可以仅在电路板的外表面上实现具有高的载流能力的导电连接。
按照另一扩展方案，至少一个连接层和/或至少一个其他连接层可以由第一导电材料、尤其金属构成。附加或者其他材料可以由第二导电材料构成，其中第一材料对应于第二材料，或与所述第二材料不同。通常铜被用作第一导电材料。第二材料例如可以是铜、铝或青铜。
如果第二导电材料具有可延展的特性、也即如果由附加材料组成的层是可弯曲的，那么这原则上是适宜的。这尤其使得能够也在弯曲的或者柔性的电路载体中使用具有用于提高载流能力的附加材料的导电连接。载体材料层例如具有电路板区段，在所述电路板区段中，电绝缘材料的厚度被减小，使得电路板区段是半柔性的。连接层和/或其他连接层的增强于是至少在所述电路板区段的区域中利用可延展的金属材料作为附加或其他材料来进行，使得电路板区段的半柔性保持。导电连接的增强尤其可以利用附加材料在电路载体的柔性区段的区域中以这种方法在弯曲之前进行。
连接层和/或其他连接层的预先给定的层厚例如为50μm或更少并且尤其为10μm或更多，所述层厚典型地为在30μm和35μm之间，其中边界（Grenzen）被包括在内。如果附加材料的厚度为直至预先给定的层厚的30倍，那么这是适宜的。例如用于增强连接层和/或其他连接层的附加材料以200μm或更多的层厚来涂敷；层厚例如为在200μm和400μm之间，其中边界被包括在内。优选地，用于增强连接层和/或其他连接层的附加材料以0.5mm和1mm之间的层厚来涂敷，其中边界被包括在内。这样的层厚对于被设置用于功率电路的印制导线是特别有利的。
如果利用附加材料增强的区段的宽度为直至未增强的区段的预先给定的印制导线宽度的50倍，那么这此外是适宜的。连接层和/或其他连接层的结构宽度例如可以具有对于逻辑电路常见的在50μm和150μm（例如100μm）的印制导线宽度，而尤其用于功率电路的借助于等离子喷涂增强的连接的宽度可以为在2mm和3mm之间，其中边界分别被包括在内。原则上，借助于等离子喷涂方法也可以产生还要更宽的印制导线。
附加材料可以直接地被施加到载体材料层或阻焊剂上。由此得出高的设计自由空间。尤其大面积的热扩散层可以部分地被连到连接层的导电区段上。这样的热扩散层可以是与其他电连接层电绝缘的。
此外可能的是，使附加材料横向地超过预先给定的印制导线宽度地伸出到载体材料层或阻焊剂上。由此，也可以在导电连接的这样的区段中提供具有提高的载流能力的印制导线，所述区段在制造的范围中被构造为用于逻辑电路的印制导线。
附加材料可以附加地平面地施加到阻焊剂上，所述阻焊剂覆盖布置在第一和/或第二表面上的连接层。由此例如可以实现导电屏蔽。
在另一扩展方案中，附加材料在同一连接层的两个连接的两个最初彼此电绝缘的接触面之间建立电连接。由此，“跨接器（Jumper）”式的可选的连接也可以在制造标准电路板之后借助于等离子喷涂工艺被激活。
在另一扩展方案中，配备有附加材料的区段可以不用阻焊剂覆盖。此外，未配备有附加材料的区段可以用阻焊剂覆盖。
概括地，电路载体被提供，其中通过等离子涂覆来提高印制导线的层厚，而不是使用线材或型材。由此可以几乎自由地选择附加地施加的材料。不需要电镀工艺。要增强的导电连接的形状和厚度可以通过软件和工艺控制、必要时结合掩模来进行，这能够实现高的灵活性。
通过等离子工艺沉积的附加材料可以直接地被施加到游离金属上，或者也可以被施加到阻焊剂上或直接地被施加到载体材料层的材料上。电路载体因此一方面使得能够实现大面积的热扩散层，所述热扩散层也可以连到一个或多个连接层的金属组成部分上。另一方面，可以实现用于优化电磁兼容性的接地层或屏蔽层。这尤其在将附加材料施加到阻焊剂上时是这种情况，所述阻焊剂施加到连接层上，其中所述连接层被施加到表面上。另一优点在于，在将附加材料施加到电路载体的阻焊剂上时，附加材料可以被用作附加布局层面。
电路载体允许为了高的载流能力将局部厚的印制导线与精细结构组合。
电路载体尤其可以是深度铣磨的电路板，其中附加材料被施加在减少的分层数的电路板区段中、也即在连接两个刚性电路板区段的柔性电路板区段的弯曲区域中。这尤其在使用可延展的材料用于附加材料时是可能的。
在以下文本中描述了本公开的其他方面，其中各个方面被编号，以便使得容易参考其他方面的特征。
1.用于电子器件的电路载体，包括：
-由电绝缘材料组成的载体材料层，所述载体材料层具有第一表面和第二表面，所述第二表面与第一表面平行地布置；
-连接层，所述连接层至少施加在载体材料层的第一和/或第二表面上，并且分别具有预先给定的层厚，其中每个连接层均包括多个具有预先给定的印制导线宽度的导电连接；
其中
-所述连接中的至少一些连接通过等离子喷涂利用附加导电材料来增强，由此给出比预先给定的层厚更大的层厚和/或比预先给定的印制导线宽度更大的印制导线宽度。
2.按照方面1的电路载体，其特征在于，附加材料事后被施加到标准电路板的至少一些连接上。
3.按照方面1或2的电路载体，其特征在于，具有预先给定的层厚的至少一个其他连接层设置在载体材料层的内部中，其中其他连接层占据电路载体的面积区域，其中面积区域在与第一或第二表面正交的方向上布置在器件之下，并且所述面积区域通过等离子喷涂至少逐段地利用附加导电材料增强，由此给出比预先给定的层厚更大的层厚。
4.按照上述方面1至3之一的电路载体，其特征在于，至少一个连接层和/或至少一个其他连接层由第一导电材料、尤其金属构成，并且附加材料由第二导电材料构成，其中第一材料对应于第二材料，或与所述第二材料不同。
5.按照方面4的电路载体，其特征在于，第二导电材料具有可延展的特性。
6.按照方面4或5所述的电路载体，其特征在于，第二材料是铜、铝或青铜。
7.按照上述方面1至6之一的电路载体，其特征在于，附加材料的厚度为直至预先给定的层厚的30倍。
8.按照上述方面1至7之一的电路载体，其特征在于，利用附加材料增强的区段的宽度为直至未增强的区段的预先给定的印制导线宽度的50倍。
9.按照上述方面1至8之一的电路载体，其特征在于，附加材料直接地施加到载体材料层或阻焊剂上。
10.按照上述方面1至9之一的电路载体，其特征在于，附加材料超过预先给定的印制导线宽度地伸出到载体材料层或阻焊剂上。
11.按照上述方面1至10之一的电路载体，其特征在于，附加材料（24）平面地施加到阻焊剂上，所述阻焊剂覆盖布置在第一和/或第二表面上的连接层。
12.按照上述方面1至11之一的电路载体，其特征在于，附加材料在同一连接层的两个连接的两个最初彼此电绝缘的接触面之间建立电连接。
13.按照上述方面1至12之一的电路载体，其特征在于，配备有附加材料的区段不用阻焊剂覆盖。
14.按照上述方面1至13之一的电路载体，其特征在于，未配备有附加材料的区段用阻焊剂覆盖。
附图说明
随后，进一步根据实施例在附图中阐述本发明。从实施例中得出所述方法、电路载体和控制单元的其他优点和有利的扩展方案和改进方案。
图1示出施加在按照本发明的电路载体上的电子器件的示意性横截面图，
图2a和2b示出传统电路载体的横截面图和俯视图，和
图3a和3b示出按照本发明的电路载体的横截面图和俯视图。
具体实施方式
图1示出按照本发明的电路载体10的示意性横截面图，电子器件30示例性地施加在所述电路载体10上。电路板形式的电路载体10具有由电绝缘材料组成的载体材料层11。用环氧树脂浸渍的玻璃纤维垫可以用作载体材料层11的材料（以材料标志FR4已知）。对于特殊应用，也可以使用其他材料、诸如柔性电路板中的聚酯薄膜以及特氟隆（Teflon）、氧化铝或陶瓷。载体材料层11具有第一表面12和第二表面13，其中所述第一表面12朝向器件30，所述第二表面13朝向整个装置的用作散热片的载体板50。
在图1中示出的实施例中，第一连接层14施加在第一表面12上，并且第二连接层15施加在第二表面13上。附加地，（可选地）第三连接层16和第四连接层17示例性地布置在载体材料层11的内部中。连接层14、15、16、17中的每一个均构成具有分别预先给定的层厚的自身导线组结构（Leiterzugstruktur）。
每个导线组结构均包括多个具有预先给定的印制导线宽度的导电连接（所谓的导线组）。在导线组端部处可以构造连接面等，所述连接面的宽度与印制导线宽度不同。相应的连接层14、15、16、17的导线组可以彼此通过所谓的贯通接触部18（所谓的通孔）互相电连接。相应的连接层14、15、16、17的层厚典型地为30μm和35μm之间。也称作基础铜（Basiskufper）的所述层的厚度在个别情况下也可以更小或更大。为了信号传输所设置的导线组的印制导线宽度为大约100μm。就这点而言，电路载体10是用于逻辑电路的具有导线组结构的标准电路板，所述标准电路板可以以对于本领域技术人员已知的和开头所描述的制造工艺来制成。
如果不仅逻辑电路而且功率电路应当在这样的电路载体上被实现，那么对于功率电路的实现需要导电连接，所述导电连接具有大得非常多的层厚和/或印制导线宽度，用于引导（Führung）必要的高电流。对于功率和逻辑电路的共同实现，对于功率电路大多需要比对于逻辑电路小得非常多的面积。因此足够的是，仅仅设置具有相应电流传导能力的导电连接的一部分。
在进一步的描述中假设，在图1中示出的器件30是功率构件，为了连接所述功率构件需要具有比在制造标准电路板的范围中所制造的导线组结构更大的电流传导能力的导线组结构。
器件30例如以对于本领域技术人员已知的方式具有半导体芯片31，所述半导体芯片31经由焊剂层32施加到由良好导热的材料组成的散热片33上。利用其背离半导体芯片的主面（Hauptfläche），散热片33经由焊剂或其他良好导热的层40连到第一连接层14的热扩散面21上。热扩散面21是第一连接层14的与散热片33的面对应的面。
热扩散面21的任务在于，使由半导体芯片31产生的热横向地在散热片33之下分布。于是可以经由电路载体10的以分布的方式布置在热扩散面21下方的贯通接触部26将热导出给构造为散热片的热板（Wärmeplatte）50。为此目的，载体板50经由导热材料51连到电路载体10的第二表面13上。
经由结合线35、37和所分配的连接元件34、36将半导体芯片31以电的方式连到电路载体10的第一连接层14的导线组结构上，所述连接元件34、36利用其自由端部经由相应的焊剂层38、39与所分配的连接面19、20电连接。半导体芯片31和结合线35、37以及散热片33布置在通常由压铸材料构成的壳体41中。按照本发明的方法和按照本发明的电路载体也适用于不同地构建的功率构件（Leistungsbauteile）。功率构件例如可以是随后的构件之一：电容器、线圈、功率晶体管、晶闸管。
为了能够一方面低电阻地传导在器件30运行中所产生的电流，并且另一方面也能够进行在器件30、尤其半导体芯片31运行中所发出的热的良好横向分布，至少连接面19、20连同与所述连接面19、20电连接的导线组结构以及电路载体的热扩散面21利用附加导电材料增强。增强通过等离子喷涂进行，使得与传统生产的连接层14的预先给定的层厚相比获得更大的层厚。这示范性地在图2a、2b、3a和3b中可以看出。
图2a和2b示出传统电路载体10的横截面图和俯视图，其中布置在第一表面12上的第一连接层，例如被提供用于制造电路载体10，并且还未用附加导电材料增强。导线组用附图标记22标出，所述导线组承载（tragen）逻辑信号并且被分配给逻辑电路。示例性地平行地伸展的两个导线组23被分配给未进一步示出的功率电路。导线组22、23可以具有弯折和弯曲。本发明不限制于（仅为了使图简化所选择的）直线形状。
在传统电路载体情况下，如这从图2a的横截面图中可以看出的，导线组22和23是相同高度的，也即所述导线组22和23具有相同的层厚。与此相对，可以容易地看出，为了引导大得多的电流，导线组23具有比导线组22大得多的宽度。然而因此在制造时得出之前进一步描述的问题。
与此相对，图3a和3b示出按照本发明构造的电路载体10。这里也示出了在电路载体10的第一表面12上的第一连接层14。第一连接层14再次包括用于未进一步示出的逻辑电路的导线组22和用于同样未进一步示出的功率电路的导线组23，上面的论述同样适用于所述导线组的造型。
如在图2b和3b的直接比较中可以看出的，用于功率电路的导线组23示例性地被构成得窄得多。然而从图2a和3a的横截面图可以看出，为了引导相应的电流所需要的横截面通过将附加材料25施加到具有预先给定的层厚的连接层的材料24上来实现。较大宽度的导线组23（如在图2a中示出的）也可以被用于按照本发明的方法。在该情况下，可以实现特别大的载流能力和热扩散。
通过等离子涂覆、也即通过等离子喷涂工艺来施加附加材料。由此，能够获得用于导线组23的在0.5mm和1.0mm之间的层高，和在2.0mm和3.0mm之间（或甚至还要更宽）的导线组宽度。优选地使用铜作为用于产生第一连接层14的材料，而通过等离子喷涂过程所施加的附加材料24可以根据要求来选择。例如铜或可替代地铝或青铜同样可以被使用。优选地，附加地施加的材料24是可延展的（duktil），使得在柔性电路板上的使用也使得是可能的。
附加材料通过等离子喷涂工艺的施加优选地向所涉及的连接层的之前通过传统制造工艺所产生的结构（也即尤其具有30μm至35μm的层厚和大约100μm的导线组宽度的结构）进行，并且因此遵循（orientiert sich an）其几何结构。仍然可能的是，也施加侧向地超过之前产生的导线组的宽度的附加材料24。甚至尤其可能的是，将附加材料施加到阻焊剂上，所述阻焊剂典型地为了终止（Abschluss）和保护第一或者第二连接层而平面地被施加到电路载体上。如果施加到阻焊剂上的附加材料平面地被施加，那么所述材料可以承担电磁屏蔽功能。可替代地，在电路载体的阻焊剂上的附加材料可以被用作附加布局层面。
等离子喷涂工艺的大的灵活性使得能够事后适配电路结构。例如可以在第一连接层14或第二连接层15的相应连接面之间建立电连接。由此，可以例如进行“跨接器（Jumper）”式的配置。
存在在器件中的所谓焊盘适配（Pad-Anpassung）的可能性。例如在大的无源器件、诸如线圈的情况下，可以借助于等离子喷涂工艺单独地适配不同的连接面配置（所谓的封装（Footprint））。为此有利地不需要电路板布局改变，所述改变例如可能与新光刻掩模的制造相关联。
等离子涂覆也可以被用于有选择地改变布置在电路载体的内部中的连接层的导线组结构。为此需要修改用于制造标准电路板的传统工艺，其方式是在连接相应的层之前，通过等离子涂覆对放置在内部中的连接层进行处理。由此，例如可以提高在两个器件之间或者在作为向外的接口的插头与器件之间的载流能力。同样可以在器件之下部分地设置附加导电材料，以便在电路载体的内部中获得更好的缓冲和热扩散。
等离子涂覆技术可以在柔性的、尤其深度铣磨的电路板情况下被应用在减少的分层数的区域中、也即在弯曲区域中。由此可能的是，提高在通过柔性部分所连接的电路板部分之间的载流能力。

Claims (14)

1.用于制造用于电子器件（30）的电路载体的方法，包括：
-提供由电绝缘材料组成的载体材料层（11）以及连接层（14、15），所述载体材料层具有第一表面（12）和第二表面（13），所述第二表面（13）与所述第一表面（12）平行地布置，所述连接层（14、15）至少施加在所述载体材料层（11）的所述第一和/或所述第二表面（12、13）上，并且分别具有预先给定的层厚，其中每个连接层（14、15）均包括多个具有预先给定的印制导线宽度的导电连接；
-通过等离子喷涂利用附加导电材料（24）至少逐段地增强所述连接中的一些连接，由此获得比所述预先给定的层厚更大的层厚和/或比所述预先给定的印制导线宽度更大的印制导线宽度，
其中所述附加材料（24）至少部分地平面地被施加到阻焊剂上，或者直接地被施加到所述载体材料层（11）上。
2.按照权利要求1所述的方法，其特征在于，具有电连接的标准电路板作为具有所述连接层（14、15）的载体材料层（11）被提供，并且所述附加材料（24）事后被施加到所述标准电路板的所述连接中的一些连接上。
3.按照权利要求1或2所述的方法，其中提供具有所述连接层（14、15）的所述载体材料层（11）包括以下步骤：
-提供由所述电绝缘材料组成的第一分层，所述电绝缘材料配备有具有预先给定的层厚的其他连接层（16、17），
-通过等离子喷涂利用所述附加导电材料（24）至少逐段地增强所述其他连接层（16、17），由此获得比所述预先给定的层厚更大的层厚；
-提供由所述电绝缘材料组成的第二分层；
-接合所述第一分层和所述第二分层，使得所述其他连接层（16、17）被布置在所述载体材料层（11）的内部中；和
-施加所述连接层（14、15），
其中所述其他连接层（16、17）被构造，使得所述其他连接层（16、17）占据所述电路载体（10）的面积区域，所述面积区域在与所述第一或第二表面（11、12）正交的方向上布置在器件（30）之下，并且所述面积区域通过所述等离子喷涂至少逐段地利用所述附加导电材料（24）增强。
4.按照上述权利要求之一所述的方法，其特征在于，在所述等离子喷涂时，作为附加导电材料（24）施加铜、铝或青铜。
5.按照上述权利要求之一所述的方法，其特征在于，所述附加材料（24）平面地被施加到所述阻焊剂上，并且所述阻焊剂覆盖布置在所述第一和/或所述第二表面上的所述连接层（14、15）。
6.用于电子器件的电路载体，包括：
-由电绝缘材料组成的载体材料层（11），所述载体材料层具有第一表面（12）和第二表面（13），所述第二表面（12）与所述第一表面（12）平行地布置；
-连接层（14、15），所述连接层（14、15）至少施加在所述载体材料层（11）的所述第一和/或所述第二表面（12、13）上，并且分别具有预先给定的层厚，其中每个连接层（14、15）均包括多个具有预先给定的印制导线宽度的导电连接；
其中
-所述连接中的至少一些连接通过等离子喷涂利用附加导电材料被增强，由此给出比所述预先给定的层厚更大的层厚和/或比所述预先给定的印制导线宽度更大的印制导线宽度，和
-所述附加材料（24）至少部分地直接施加到所述载体材料层（11）或阻焊剂上。
7.按照权利要求6所述的电路载体，其特征在于，所述附加材料（24）的厚度为直至所述预先给定的层厚的30倍。
8.按照权利要求6或7之一所述的电路载体，其特征在于，利用所述附加材料（24）增强的区段的宽度为直至未增强的区段的所述预先给定的印制导线宽度的50倍。
9.按照上述权利要求6至8之一所述的电路载体，其特征在于，所述附加材料（24）超过所述预先给定的印制导线宽度地伸出到所述载体材料层或所述阻焊剂上。
10.按照上述权利要求6至9之一所述的电路载体，其特征在于，所述附加材料（24）在同一连接层的两个连接的两个最初彼此电绝缘的接触面之间建立电连接。
11.按照权利要求6至10之一所述的电路载体，其特征在于，配备有所述附加材料（24）的区段不用阻焊剂覆盖。
12.按照权利要求6至11之一所述的电路载体，其特征在于，未配备有所述附加材料（24）的区段用阻焊剂覆盖。
13.按照权利要求6至12之一所述的电路载体，其特征在于，所述载体材料层（11）具有电路板区段，在所述电路板区段中所述电绝缘材料的厚度被减小，并且可延展的金属材料作为所述附加导电材料布置在所述电路板区段中，使得所述电路板区段是半柔性的。
14.按照权利要求6至13之一所述的电路载体，其特征在于，具有预先给定的层厚的至少一个其他连接层（16、17）设置在所述载体材料层（11）的内部中，其中所述其他连接层（16、17）占据所述电路载体（10）的面积区域，其中所述面积区域在与所述第一或第二表面（12、13）正交的方向上布置在器件（30）之下，并且所述面积区域通过等离子喷涂至少逐段地利用所述附加导电材料（24）增强，由此给出比所述预先给定的层厚更大的层厚。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016001810A1 (de) * 2016-02-17 2017-08-17 Häusermann GmbH Verfahren zur Herstellung einer Leiterplatte mit verstärkter Kupferstruktur
KR102154193B1 (ko) * 2018-02-20 2020-09-09 주식회사 아모그린텍 연성 인쇄회로기판

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4031268A (en) * 1976-01-05 1977-06-21 Sirius Corporation Process for spraying metallic patterns on a substrate
CN1754283A (zh) * 2002-12-31 2006-03-29 艾利丹尼森公司 射频识别装置及其制造方法
DE102008006495A1 (de) * 2008-01-29 2009-07-30 Behr-Hella Thermocontrol Gmbh Schaltungsträger, insbesondere Leiterkarte für elektrische Schaltungen
WO2009106114A2 (de) * 2008-02-26 2009-09-03 Maschinenfabrik Reinhausen Gmbh Verfahren zur herstellung von leiterplatten mit bestückten bauelementen
CN100570866C (zh) * 2005-05-13 2009-12-16 富士电机控股株式会社 接线板
CN102738040A (zh) * 2011-04-06 2012-10-17 英飞凌科技股份有限公司 用于处理半导体晶圆或裸片的方法和粒子沉积设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3197335A (en) * 1962-04-09 1965-07-27 Stanley W Leszynski Surface-mounted electrical resistance structure and method for producing same
JPS5933894A (ja) * 1982-08-19 1984-02-23 電気化学工業株式会社 混成集積用回路基板の製造法
DE102006004321A1 (de) * 2006-01-31 2007-08-16 Häusermann GmbH Biegbare Leiterplatte mit zusätzlichem funktionalem Element und einer Kerbfräsung und Herstellverfahren und Anwendung
JP2010245174A (ja) * 2009-04-02 2010-10-28 Denso Corp 電子制御ユニット及びその製造方法
DE102011089927A1 (de) * 2011-12-27 2013-06-27 Robert Bosch Gmbh Kontaktsystem mit einem Verbindungsmittel und Verfahren
US9554453B2 (en) * 2013-02-26 2017-01-24 Mediatek Inc. Printed circuit board structure with heat dissipation function

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4031268A (en) * 1976-01-05 1977-06-21 Sirius Corporation Process for spraying metallic patterns on a substrate
CN1754283A (zh) * 2002-12-31 2006-03-29 艾利丹尼森公司 射频识别装置及其制造方法
CN100570866C (zh) * 2005-05-13 2009-12-16 富士电机控股株式会社 接线板
DE102008006495A1 (de) * 2008-01-29 2009-07-30 Behr-Hella Thermocontrol Gmbh Schaltungsträger, insbesondere Leiterkarte für elektrische Schaltungen
WO2009106114A2 (de) * 2008-02-26 2009-09-03 Maschinenfabrik Reinhausen Gmbh Verfahren zur herstellung von leiterplatten mit bestückten bauelementen
CN102738040A (zh) * 2011-04-06 2012-10-17 英飞凌科技股份有限公司 用于处理半导体晶圆或裸片的方法和粒子沉积设备

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