CN106537592A - 具有高密度存储电容器的晶体管的制造 - Google Patents

具有高密度存储电容器的晶体管的制造 Download PDF

Info

Publication number
CN106537592A
CN106537592A CN201580027420.1A CN201580027420A CN106537592A CN 106537592 A CN106537592 A CN 106537592A CN 201580027420 A CN201580027420 A CN 201580027420A CN 106537592 A CN106537592 A CN 106537592A
Authority
CN
China
Prior art keywords
layer
substrate
area
etch stop
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201580027420.1A
Other languages
English (en)
Inventor
金天弘
冯子青
徐在亨
塔利斯·扬·张
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nujira Ltd
Qualcomm MEMS Technologies Inc
Original Assignee
Nujira Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nujira Ltd filed Critical Nujira Ltd
Publication of CN106537592A publication Critical patent/CN106537592A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供用于在衬底上制造TFT和存储电容器的设备和方法。在一个方面中，设备包含TFT和存储电容器，其中所述TFT包含第一金属层、第二金属层和半导体层，其中所述半导体层受第一蚀刻终止层和第二蚀刻终止层保护。所述存储电容器包含作为在所述第一金属层与所述第二金属层之间的电介质的所述第二蚀刻终止层。在另一方面中，设备包含TFT和存储电容器，其中所述TFT包含第一金属层、电介质层和半导体层，其中所述半导体层受蚀刻终止层保护。所述存储电容器包含作为在所述第一金属层与所述半导体层之间的电介质的所述电介质层。

Description

具有高密度存储电容器的晶体管的制造
优先权数据
本专利文献主张2014年10月13日申请的标题为“具有高密度存储电容器的晶体管的制造(FABRICATION OF TRANSISTOR WITH HIGH DENSITY STORAGE CAPACITOR)”的美国专利申请案第14/512,948号(代理人案号QUALP253/144819)的优先权，所述申请案主张2014年5月29日申请的标题为“具有高密度存储电容器的晶体管的制造(FABRICATION OFTRANSISTOR WITH HIGH DENSITY STORAGE CAPACITOR)”的美国临时专利申请案第62/004,590号(代理人案号QUALP253P/144819P1)的优先权权益，所述申请案中的每一者特此出于所有目以全文引用的方式并入。
技术领域
本发明涉及电荷存储和传送元件，且更特定来说，涉及机电系统和装置中晶体管结构和存储电容器的制造。
背景技术
机电系统(EMS)包含具有电气和机械元件、致动器、换能器、传感器、光学组件(例如，镜和光学薄膜)以及电子元件的装置。EMS装置或元件可以多种尺度来制造，包含(但不限于)微尺度和纳米尺度。举例来说，微机电系统(MEMS)装置可包含具有范围为约一微米到数百微米或更大的大小的结构。纳米机电系统(NEMS)装置可包含具有小于一微米的大小(包含(例如)小于数百纳米的大小)的结构。可使用沉积、蚀刻、光刻和/或蚀刻掉衬底和/或所沉积材料层的部分或添加层以形成电气和机电装置的其它微机械加工工艺来产生机电元件。
一类型的EMS装置被称为干涉式调制器(IMOD)。术语IMOD或干涉式光调制器是指使用光学干涉的原理选择性地吸收和/或反射光的装置。在一些实施方案中，IMOD显示元件可包含一对导电板，其中的一者或两者可整体或部分为透明和/或反射性的，且能够在施加适当电信号后即进行相对运动。举例来说，一个板可包含沉积于衬底上方、沉积于衬底上或由衬底支撑的静止层，且另一板可包含通过气隙与静止层分离的反射膜。一个板相对于另一板的位置可改变入射于IMOD显示元件上的光的光学干涉。基于IMOD的显示装置具有广泛范围的应用，且预期用于改良现有产品以及产生新产品，尤其具有显示能力的那些产品。
在EMS驱动的显示面板和其它电压/电荷驱动像素显示器(例如，液晶显示器(LCD))中，常常需要针对整个帧同步地更新显示元件。在习知同步帧更新方案中，将用于每一帧的像素或显示元件数据一次一行像素地写入或扫描到每一对应的像素处的电荷存储元件(例如，存储电容器)中。在其它行经定址时电荷存储元件需要保存所存储的数据直到新的数据被再次扫描入为止。此操作方法可能需要高电容以用于在驱动显示元件的同时存储数据。
发明内容
本发明的系统、方法和装置各具有若干创新方面，其中无单一者单独负责本文中所揭示的所需属性。
本发明中描述的标的物的一个创新方面可实施于设备中，所述设备包含具有第一区和邻近于所述第一区的第二区的衬底、在所述衬底的所述第一区上的薄膜晶体管(TFT)，以及在所述衬底的所述第二区上的存储电容器。所述TFT包含在所述衬底上的第一金属层、在所述第一金属层上方并具有在源极区与漏极区之间的沟道区的半导体层、在所述半导体层上的第一蚀刻终止层、在所述第一蚀刻终止层上的第二蚀刻终止层，以及接触所述半导体层的所述源极区和所述漏极区的第二金属层。所述存储电容器包含在所述衬底上的所述第一金属层、在所述衬底的所述第二区上方的所述第一金属层上的所述第二蚀刻终止层，以及在所述衬底的所述第二区上方的所述第二蚀刻终止层上的所述第二金属层。
在一些实施方案中，所述设备进一步包含在所述衬底的所述第一区上方的所述第一金属层与所述半导体层之间的电介质层，其中所述电介质层和所述第一蚀刻终止层中的每一者包含二氧化硅。在一些实施方案中，所述半导体层包含氧化铟镓锌(InGaZnO)。在一些实施方案中，所述第二蚀刻终止层具有小于约100纳米的厚度。在一些实施方案中，所述设备进一步包含延伸穿过所述第一蚀刻终止层到所述衬底的第二区上的所述第一金属层的一或多个第一开口，以及延伸穿过所述第一蚀刻终止层和所述第二蚀刻终止层到所述半导体层的所述源极区和所述漏极区的一或多个第二开口。所述第二金属层可基本上填充一或多个第一开口和一或多个第二开口。所述第二蚀刻终止层可沿延伸穿过第一蚀刻终止层的一或多个第一开口的侧壁而保形。
本发明中描述的标的物的另一创新方面可实施于设备中，所述设备包含具有第一区和邻近于所述第一区的第二区的衬底、在所述衬底的所述第一区上的TFT，以及在所述衬底的所述第二区上的存储电容器。所述TFT包含在所述衬底上的第一金属层、在所述第一金属层上的电介质层、在所述电介质层上的半导体层，以及在所述半导体层上的蚀刻终止层。所述存储电容器包含在所述衬底上的所述第一金属、在所述第一金属层上的所述电介质层、在所述衬底的所述第二区上方的所述电介质层上并具有暴露区和未暴露区的所述半导体层，以及在所述半导体层的所述未暴露区上的所述蚀刻终止层，以及在所述半导体层的所述暴露区上的第二金属层。
在一些实施方案中，所述电介质层和所述蚀刻终止层中的每一者包含二氧化硅。在一些实施方案中，所述半导体层包含InGaZnO。在一些实施方案中，电介质层具有在约50纳米与约500纳米之间的厚度。在一些实施方案中，所述半导体层具有在所述衬底的所述第一区上方的源极区与漏极区之间的沟道区，且所述设备进一步包含延伸穿过所述蚀刻终止层到所述半导体层的所述暴露区的一或多个第一开口，以及延伸穿过所述蚀刻终止层到所述半导体层的所述源极区和所述漏极区的一或多个第二开口。所述第二金属层接触所述半导体层的所述源极区和所述漏极区，其中所述第二金属层基本上填充一或多个第一开口和一或多个第二开口。与所述第二金属层接触的所述半导体层的所述暴露区为导电的。
本发明中所描述的标的物的另一创新方面可在于衬底上制造TFT和存储电容器的方法中实施。所述方法包含提供具有第一区和邻近于所述第一区的第二区的衬底，在所述衬底的所述第一区和所述第二区上形成第一金属层，在所述衬底的所述第一区和所述第二区上方的所述第一金属层上形成电介质层，形成在所述衬底的所述第一区上方的所述电介质层上并具有在源极区与漏极区之间的沟道区的半导体层，在所述衬底的所述第一区上方的所述半导体层上和在所述衬底的所述第二区上方的所述电介质层上形成第一蚀刻终止层，形成延伸穿过所述蚀刻终止层和所述电介质层到在所述衬底的所述第二区上方的所述第一金属层的一或多个第一开口，在所述衬底的所述第一区上方和在一或多个第一开口中的所述第一蚀刻终止层上和在所述衬底的所述第二区上方的所述第一金属层上形成第二蚀刻终止层，形成延伸穿过所述第二蚀刻终止层和所述第一蚀刻终止层到所述半导体层的所述源极区和所述漏极区的一或多个第二开口，以及在所述一或多个第一开口中的所述第二蚀刻终止层上和在所述一或多个第二开口中的所述半导体层的所述源极区和所述漏极区上形成第二金属层。
在一些实施方案中，在所述源极区上的所述第二金属层经配置以输出输出信号以驱动EMS显示元件，且在所述半导体层的所述漏极区上的所述第二金属层经配置以接收输入信号以引起电荷沿所述衬底的所述第二区上方的第二金属层积累。在一些实施方案中，所述第二蚀刻终止层具有小于约100纳米的厚度。
本发明中所描述的标的物的另一创新方面可在于衬底上制造TFT和存储电容器的方法中实施。所述方法包含提供具有第一区和邻近于所述第一区的第二区的衬底，在所述衬底的所述第一区和所述第二区上形成第一金属层，在所述衬底的所述第一和第二区上方的所述第一金属层上形成电介质层，形成在所述衬底的所述第一区和所述第二区上方的所述电介质层上并具有在源极区与漏极区之间的沟道区的半导体层，在所述衬底的所述第一区和所述第二区上方的所述半导体层上形成蚀刻终止层，形成延伸穿过所述蚀刻终止层以暴露在所述衬底的所述第二区上方的所述半导体层的一部分的一或多个第一开口，形成延伸穿过所述蚀刻终止层以暴露在所述衬底的所述第一区上方的所述半导体层的所述源极区和所述漏极区的一或多个第二开口，以及在一或多个第一开口中的所述半导体层上和在一或多个第二开口中的所述半导体层上形成第二金属层，其中与一或多个第一开口中的所述第二金属层接触的半导体层是导电的。
在一些实施方案中，在所述源极区处的第二金属层经配置以输出输出信号以驱动EMS显示元件，且在所述漏极区处的第二金属层经配置以接收输入信号以引起电荷沿在所述衬底的所述第二区上方的半导体层积累。在一些实施方案中，电介质层具有在约50纳米与约500纳米之间的厚度。
本发明中描述的标的物的一或多个实施方案的细节在附图和以下描述中阐明。虽然本发明中所提供的实例主要就基于EMS和MEMS的显示器来描述，但本文中所提供的概念可适用于其它类型的显示器，例如，液晶显示器、有机发光二极管(“OLED”)显示器和场发射显示器。其它特征、方面和优势从描述、图式和权利要求书将变得显而易见。应注意，下列各图的相对尺寸可能未按比例绘制。
附图说明
图1为描绘IMOD显示装置的一系列显示元件或显示元件阵列中的两个邻近干涉式调制器(IMOD)显示元件的等角视图说明。
图2为说明并入有包含IMOD显示元件的三个元件乘三个元件阵列的基于IMOD的显示器的电子装置的系统框图。
图3A和3B为说明包含多个IMOD显示元件的显示装置的系统框图。
图4为说明显示装置的像素的电路图的实例。
图5为说明包含薄膜晶体管(TFT)和存储电容器的设备的横截面图的实例，存储电容器的厚度根据一些实施方案是通过蚀刻终止层与电介质层的总厚度界定的。
图6为说明包含TFT和存储电容器的设备的横截面图的实例，存储电容器的厚度根据一些实施方案是通过电介质层的厚度界定的。
图7为说明包含TFT和存储电容器的设备的横截面图的实例，存储电容器的厚度根据一些实施方案是通过第二蚀刻终止层的厚度界定的。
图8为说明包含TFT和存储电容器的设备的横截面图的实例，存储电容器的厚度根据一些实施方案是通过电介质层和充当电极的半导体层的厚度界定的。
各图式中相同参考数字和标示均指示相同元件。
具体实施方式
出于描述本发明的创新方面的目的，以下描述是有关某些实施方案。然而，所属领域的一般技术人员将易于认识到，可以众多不同方式来应用本文的教示。所描述的实施方案可以可经配置以显示图像(无论是运动(例如，视频)还是静止(例如，静态图像)的，且无论是文字、图形还是图像)的任何装置、设备或系统来实施。更明确来说，预期所描述实施方案可包含于例如(但不限于)以下各者的多种电子装置中或与所述电子装置相关联：移动电话、具备多媒体互联网功能的蜂窝式电话、移动电视接收器、无线装置、智能手机、装置、个人数据助理(PDA)、无线电子邮件接收器、手持型或便携式计算机、迷你笔记型计算机、笔记型计算机、智能笔记型计算机、平板计算机、打印机、复印机、扫描器、传真装置、全球定位系统(GPS)接收器/导航器、摄像机、数字媒体播放器(例如，MP3播放器)、摄录像机、游戏主机、手表、时钟、计算器、电视监视器、平板显示器、电子阅读装置(例如，电子阅读器)、计算机监视器、汽车显示器(包含里程表和速度计显示器等)、座舱控制器和/或显示器、摄像机景观显示器(例如，车辆中的后视摄像机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、微波炉、冰箱、立体声系统、匣式录音机或播放器、DVD播放器、CD播放器、VCR、收音机、便携式存储器芯片、洗衣机、干燥机、洗衣机/干燥机、停车计时器、封装(例如，在包含微机电系统(MEMS)应用的机电系统(EMS)应用以及非EMS应用中)、美学结构(例如，在一件珠宝或服装上显示图像)和多种EMS装置。本文的教示也可用于非显示应用中，例如(但不限于)：电子切换装置、射频滤波器、传感器、加速计、回转仪、运动感测装置、磁力计、用于消费型电子装置的惯性组件、消费型电子产品的零件、可变电抗器、液晶装置、电泳装置、驱动方案、制造过程，以及电子测试设备。因此，所述教示并不意图限于仅在各图中描绘的实施方案，而实情为，具有如所属领域的一般技术人员将易于显而易见的广泛适用性。
本文中所描述的各种实施方案涉及在衬底上或在EMS显示元件上制造晶体管结构和存储元件。晶体管结构(例如薄膜晶体管(TFT))和存储元件(例如存储电容器)可同时制造。TFT的金属层的沉积可用作存储电容器的顶部电极和底部电极。TFT的电介质层(包含栅极绝缘体和蚀刻终止层)的沉积可用作在存储电容器的顶部电极与底部电极之间的电介质材料。可通过减少电介质材料的厚度增加存储电容器的电容。在本文中所描述的实施方案中的电介质材料的厚度不与TFT的蚀刻终止层和栅极绝缘体两者的厚度相关联。因此，设备的一个实施方案可包含TFT和存储电容器，其中TFT包含第一金属层、在所述第一金属层上的电介质层、在所述电介质层上的半导体层、在所述半导体层上的第一蚀刻终止层、在所述第一蚀刻终止层上的第二蚀刻终止层，以及在所述半导体层的源极区和漏极区处接触所述半导体层的第二金属层。存储电容器包含作为底部电极的第一金属层、作为顶部电极的第二金属层，以及作为在顶部电极与底部电极之间的电介质材料的第二蚀刻终止层。设备的另一实施方案可包含TFT和存储电容器，其中所述TFT包含第一金属层、在所述第一金属层上的电介质层、在所述电介质层上的半导体层、在所述半导体层上的蚀刻终止层，以及在所述半导体层的源极区和漏极区处接触所述半导体层的第二金属层。存储电容器包含作为底部电极的第一金属层、作为顶部电极的与第二金属层电连接的半导体层，以及作为在顶部电极与底部电极之间的电介质材料的电介质层。
可实施本发明中所描述的标的物的特定实施方案以实现下列潜在优势中的一或多者。减少显示装置的存储电容器的电介质材料的厚度可增加存储电容器的电容，且增加的电容可改良显示装置的性能。举例来说，在驱动显示装置的显示元件时较多数据电荷可存储在每一像素中。因此，例如对于低功率操作，可能减少更新速率。因为存储电容器不必占据同样多的显示区域，所以在不必增加存储电容器的电极的表面积的情况下增加存储电容器的电容可改良显示装置的分辨率。此外，在不必以昂贵材料替代电介质材料的情况下增加存储电容器的电容可减少显示装置的制造成本。共同制造TFT和存储电容器可通过减少处理步骤的数目而减少制造成本。在一些实施方案中，可另外通过使用半导体层作为存储电容器的蚀刻终止体和通过使用栅极绝缘体作为存储电容器的电介质材料而减少制造成本。
TFT和存储电容器的所描述实施方案可应用于的合适EMS或MEMS装置或设备的实例为反射式显示装置。反射式显示装置可并入有干涉式调制器(IMOD)显示元件，所述显示元件可经实施以使用光学干涉原理选择性地吸收和/或反射入射于其上的光。IMOD显示元件可包含部分光学吸收器、可相对于吸收器移动的反射器和界定于吸收器与反射器之间的光学谐振腔。在一些实施方案中，反射器可移动到两个或大于两个不同位置，此移动可改变光学谐振腔的大小且借此影响IMOD的反射率。IMOD显示元件的反射光谱可产生相当广的光谱带，所述光谱带可跨越可见波长移位以产生不同色彩。可通过改变光学谐振腔的厚度来调整光谱带的位置。改变光学谐振腔的一种方式为改变反射器相对于吸收器的位置。
图1为描绘IMOD显示装置的一系列显示元件或显示元件阵列中的两个邻近干涉式调制器(IMOD)显示元件的等角视图说明。IMOD显示装置包含一或多个干涉式EMS(例如，MEMS)显示元件。在这些装置中，干涉式MEMS显示元件可经配置为明亮或黑暗状态。在明亮(“松弛”、“开启”或“接通”等)状态下，显示元件反射大部分的入射可见光。相反地，在黑暗(“致动”、“关闭”或“断开”等)状态下，显示元件几乎不反射入射可见光。MEMS显示元件可经配置以主要反射特定波长的光，从而除黑色和白色外也允许彩色显示。在一些实施方案中，通过使用多个显示元件，可达成不同强度的原色和不同灰度。
IMOD显示装置可包含可按行和列布置的IMOD显示元件的阵列。所述阵列中的每一显示元件可包含定位成彼此相距可变且可控制距离以形成气隙(也被称作光学间隙、空腔或光学谐振腔)的至少一对反射和半反射层，例如可移动反射层(即，可移动层，也被称作机械层)和固定部分反射层(即，静止层)。可移动反射层可在至少两个位置之间移动。举例来说，在第一位置(即，松弛位置)中，可移动反射层可定位成与固定部分反射层相距某一距离。在第二位置(即，致动位置)中，可移动反射层可较接近于部分反射层而定位。取决于可移动反射层的位置和入射光的波长，从两个层反射的入射光可相长和/或相消地干涉，从而针对每一显示元件产生总体反射或非反射状态。在一些实施方案中，显示元件可在未致动时处于反射状态中，从而反射可见光谱内的光，且可在致动时处于黑暗状态中，从而吸收和/或相消地干涉可见范围内的光。然而，在一些其它实施方案中，IMOD显示元件可在未致动时处于黑暗状态，且在致动时处于反射状态。在一些实施方案中，所施加的电压的引入可驱动显示元件以改变状态。在一些其它实施方案中，所施加的电荷可驱动显示元件以改变状态。
图1中的阵列的所描绘部分包含呈IMOD显示元件12的形式的两个邻近的干涉式MEMS显示元件。在右侧(如所说明)的显示元件12中，说明可移动反射层14处于接近、邻近或碰触光学堆叠16的致动位置中。跨越右侧的显示元件12施加的电压Vbias足以移动可移动反射层14且也将其维持于致动位置中。在左侧的显示元件12中(如所说明)，将可移动反射层14说明为处于与光学堆叠16(其包含部分反射层)相距一距离(其可基于设计参数而预定)的松弛位置中。跨越左侧的显示元件12所施加的电压V0不足以引起可移动反射层14致动到致动位置(例如，右侧的显示元件12的所述致动位置)。
在图1中，大体上通过指示入射于IMOD显示元件12上的光13和从左侧的显示元件12反射的光15的箭头说明IMOD显示元件12的反射性质。入射于显示元件12上的大部分光13可通过透明衬底20朝向光学堆叠16透射。入射于光学堆叠16上的光的一部分可通过光学堆叠16的部分反射层透射，且一部分将通过透明衬底20反射回。光13的透射穿过光学堆叠16的部分可从可移动反射层14朝向(且通过)透明衬底20反射回。在从光学堆叠16的部分反射层反射的光与从可移动反射层14反射的光之间的干涉(相长和/或相消)将部分判定在装置的检视或衬底侧上从显示元件12反射的(各种)波长的光15的强度。在一些实施方案中，透明衬底20可为玻璃衬底(有时被称作玻璃板或面板)。玻璃衬底可为或包含(例如)硼硅酸盐玻璃、碱石灰玻璃、石英、派瑞克斯(Pyrex)或其它合适的玻璃材料。在一些实施方案中，所述玻璃衬底可具有0.3、0.5或0.7毫米的厚度，但在一些实施方案中，所述玻璃衬底可较厚(例如，数十毫米)或较薄(例如，小于0.3毫米)。在一些实施方案中，可使用非玻璃衬底，例如聚碳酸酯、丙烯酸系、聚对苯二甲酸伸乙酯(PET)或聚醚醚酮(PEEK)衬底。在此实施方案中，非玻璃衬底将很可能具有小于0.7毫米的厚度，但所述衬底取决于设计考虑因素可较厚。在一些实施方案中，可使用不透明衬底，例如基于金属箔或不锈钢的衬底。举例来说，包含固定反射层和部分透射且部分反射的可移动层的基于反向IMOD的显示器可经配置以从与图1的显示元件12相反的衬底侧检视且可由不透明衬底支撑。
光学堆叠16可包含单一层或若干层。所述层可包含电极层、部分反射且部分透射层和透明电介质层中的一或多者。在一些实施方案中，光学堆叠16是导电的、部分透明的且部分反射的，且可(例如)通过将上述层中的一或多者沉积到透明衬底20上而制造。可由例如各种金属(例如，氧化铟锡(ITO))的多种材料形成电极层。部分反射层可由例如各种金属(例如，铬和/或钼)、半导体和电介质的部分反射的多种材料形成。部分反射层可由一或多个材料层形成，且所述层中的每一者可由单一材料或材料的组合形成。在一些实施方案中，光学堆叠16的某些部分可包含充当部分光学吸收器和电导体两者的单一半透明厚度的金属或半导体，而不同的更具导电性的层或部分(例如，光学堆叠16或显示元件的其它结构的层或部分)可用以在IMOD显示元件之间用总线(bus)传送信号。光学堆叠16也可包含覆盖一或多个导电层的一或多个绝缘或电介质层，或导电/部分吸收层。
在一些实施方案中，光学堆叠16的所述层中的至少一些可经图案化为平行条带，且可形成显示装置中的行电极，如下文进一步描述。所属领域的一般技术人员将理解，术语“经图案化”在本文中用以指遮蔽以及蚀刻工艺。在一些实施方案中，可将高度导电且反射的材料(例如，铝(Al))用于可移动反射层14，且这些条带可形成显示装置中的列电极。可移动反射层14可形成为一或多个所沉积金属层的一系列平行条带(与光学堆叠16的行电极正交)，以形成沉积于支撑件(例如，所说明的柱18)和位于柱18之间的介入牺牲材料之上的多个列。当蚀刻掉牺牲材料时，所界定间隙19或光学腔可形成于可移动反射层14与光学堆叠16之间。在一些实施方案中，柱18之间的间距可为大约1μm到1000μm，而间隙19可大约小于10,000埃
在一些实施方案中，可将每一IMOD显示元件(无论是在致动还是松弛状态中)视为由固定反射层和移动反射层形成的电容。如由图1中左侧的显示元件12所说明，当未施加电压时，可移动反射层14保持处于机械松弛状态，其中间隙19存在于可移动反射层14与光学堆叠16之间。然而，当将电位差(即，电压)施加到选定行和列中的至少一者时，在对应显示元件处的行电极与列电极的相交处形成的电容变得带电，且静电力将所述电极拉在一起。如果所施加电压超过临限值，那么可移动反射层14可变形且移动而靠近或抵靠光学堆叠16。光学堆叠16内的电介质层(图中未示)可防止短路且控制层14与16之间的分离距离，如由在图1中右侧的致动显示元件12所说明。与施加的电位差的极性无关，行为可为相同的。虽然阵列中的一系列显示元件可在一些例子中被称为“行”或“列”，但所属领域的一般技术人员将易于理解，将一方向称为“行”且将另一方向称为“列”是任意的。再声明，在一些定向上，可将行考虑为列，且将列考虑为行。在一些实施方案中，可将行称作“共同”线且可将列称作“段”线，或可将列称为“共同”线且可将行称为“段”线。此外，显示元件可均匀地布置于正交的行和列(“阵列”)中，或以非线性配置布置，例如，具有相对于彼此的某些位置偏移(“马赛克”)。术语“阵列”和“马赛克”可指代任何配置。因此，虽然将显示器称为包含“阵列”或“马赛克”，但在任何情况下元件自身不需要彼此正交地布置，或按均匀分布安置，而是可包含具有不对称形状和不均匀分布的元件的布置。
图2为说明并入有包含IMOD显示元件的三元件乘三元件阵列的基于IMOD的显示器的电子装置的系统框图。所述电子装置包含处理器21，所述处理器21可经配置以执行一或多个软件模块。除执行操作系统外，处理器21也可经配置以执行一或多个软件应用程序，包含web浏览器、电话应用程序、电子邮件程序或任何其它软件应用程序。
处理器21可经配置以与阵列驱动器22通信。阵列驱动器22可包含将信号提供到(例如)显示器阵列或面板30的行驱动器电路24和列驱动器电路26。图1中说明的IMOD显示装置的横截面由图2中的线1-1展示。尽管图2为清楚起见说明IMOD显示元件的3×3阵列，但显示器阵列30可含有非常大量的IMOD显示元件，且可在行中具有与列中不同数目个IMOD显示元件，且反之亦然。
图3A和3B为说明包含多个IMOD显示元件的显示装置40的系统框图。显示装置40可为(例如)智能手机、蜂窝式或移动电话。然而，显示装置40的相同组件或其轻微变化也说明各种类型的显示装置，例如，电视、计算机、平板计算机、电子阅读器、手持型装置和便携式媒体装置。
显示装置40包含外壳41、显示器30、天线43、扬声器45、输入装置48和麦克风46。可由多种制造工艺(包含射出模制和真空成型)中的任一者形成外壳41。此外，外壳41可由多种材料中的任一者制成，多种材料包含(但不限于)：塑料、金属、玻璃、橡胶和陶瓷或其组合。外壳41可包含可与不同色彩或含有不同标志、图片或符号的其它可去除部分互换的可去除部分(图中未示)。
显示器30可为如本文中所描述的多种显示器中的任一者，包含双稳态或模拟显示器。显示器30也可经配置以包含：平板显示器，例如，等离子、EL、OLED、STN LCD或TFT LCD；或非平板显示器，例如，CRT或其它管式装置。另外，显示器30可包含如本文中所描述的基于IMOD的显示器。
显示装置40的组件示意性地说明于图3A中。显示装置40包含外壳41，且可包含至少一部分围封于其中的额外组件。举例来说，显示装置40包含网络接口27，所述网络接口包含可耦合到收发器47的天线43。网络接口27可为可显示在显示装置40上的图像数据的来源。因此，网络接口27为图像源模块的一个实例，但处理器21和输入装置48也可充当图像源模块。收发器47连接到处理器21，处理器21连接到调节硬件52。调节硬件52可经配置以调节信号(例如，滤波或以其它方式操纵信号)。调节硬件52可连接到扬声器45和麦克风46。处理器21也可连接到输入装置48和驱动器控制器29。驱动器控制器29可耦合到帧缓冲器28和阵列驱动器22，所述阵列驱动器又可耦合到显示器阵列30。显示装置40中的一或多个元件(包含未在图3A中具体地描绘的元件)可经配置以充当存储器装置且经配置以与处理器21通信。在一些实施方案中，电源50可将电力提供到特定显示装置40设计中的基本上所有组件。
网络接口27包含天线43和收发器47使得显示装置40可经由网络与一或多个装置通信。网络接口27也可具有一些处理能力以减轻(例如)对处理器21的数据处理要求。天线43可发射和接收信号。在一些实施方案中，天线43根据IEEE 16.11标准(包含IEEE16.11(a)、(b)或(g))或IEEE 802.11标准(包含IEEE 802.11a、b、g、n)和其另外实施方案来发射和接收RF信号。在一些其它实施方案中，天线43根据标准来发射和接收RF信号。在蜂窝式电话的情况下，天线43经设计以接收码分多址接入(CDMA)、频分多址接入(FDMA)、时分多址接入(TDMA)、全球移动通信系统(GSM)、GSM/通用分组无线电服务(GPRS)、增强型数据GSM环境(EDGE)、陆上集群无线电(TETRA)、宽带CDMA(W-CDMA)、演进数据优化(EV-DO)、1xEV-DO、EV-DO Rev A、EV-DO Rev B、高速分组接入(HSPA)、高速下行链路分组接入(HSDPA)、高速上行链路分组接入(HSUPA)、演进型高速分组接入(HSPA+)、长期演进(LTE)、AMPS或用以在无线网络(例如，利用3G、4G或5G技术的系统)内通信的其它已知信号。收发器47可预处理从天线43接收的信号，以使得所述信号可由处理器21接收和进一步操纵。收发器47也可处理从处理器21接收的信号以使得所述信号可经由天线43从显示装置40发射。
在一些实施方案中，可用接收器替换收发器47。另外，在一些实施方案中，可用可存储或产生待发送到处理器21的图像数据的图像源替换网络接口27。处理器21可控制显示装置40的总操作。处理器21接收数据(例如，来自网络接口27或图像源的经压缩图像数据)，且将数据处理成原始图像数据或处理成可容易地处理成原始图像数据的格式。处理器21可发送经处理的数据到驱动器控制器29或到帧缓冲器28以供存储。原始数据通常指识别图像内的每一位置处的图像特性的信息。举例来说，这些图像特性可包含色彩、饱和度和灰度级。
处理器21可包含微控制器、CPU或逻辑单元以控制显示装置40的操作。调节硬件52可包含用于将信号传输到扬声器45且用于接收来自麦克风46的信号的放大器和滤波器。调节硬件52可为显示装置40内的分立组件，或可并入到处理器21或其它组件内。
驱动器控制器29可直接从处理器21或从帧缓冲器28获取由处理器21产生的原始图像数据，且可适当地重新格式化所述原始图像数据以用于高速传输到阵列驱动器22。在一些实施方案中，驱动器控制器29可将原始图像数据重新格式化为具有光栅状格式的数据流，以使得其具有适合于跨越显示器阵列30扫描的时间次序。接着驱动器控制器29将经格式化的信息发送到阵列驱动器22。尽管例如LCD控制器的驱动器控制器29常常作为独立集成电路(IC)而与系统处理器21相关联，但可以许多方式来实施这些控制器。举例来说，控制器可作为硬件嵌入处理器21中、作为软件嵌入处理器21中，或以硬件与阵列驱动器22完全集成。
阵列驱动器22可从驱动器控制器29接收经格式化的信息，且可将视频数据重新格式化为一组平行的波形，所述组波形被每秒许多次地施加到来自显示器的x-y显示元件矩阵的数百且有时数千个(或更多)引线。
在一些实施方案中，驱动器控制器29、阵列驱动器22和显示器阵列30适用于本文所描述的任何类型的显示器。举例来说，驱动器控制器29可为习知显示控制器或双稳态显示控制器(例如IMOD显示元件控制器)。另外，阵列驱动器22可为习知驱动器或双稳态显示器驱动器(例如，IMOD显示元件驱动器)。此外，显示器阵列30可为习知显示器阵列或双稳态显示器阵列(例如，包含IMOD显示元件阵列的显示器)。在一些实施方案中，驱动器控制器29可与阵列驱动器22集成。此实施方案可用于高度集成系统(例如，移动电话、便携式电子装置、手表或小面积显示器)中。
在一些实施方案中，输入装置48可经配置以允许(例如)用户控制显示装置40的操作。输入装置48可包含小键盘(例如，QWERTY键盘或电话小键盘)、按钮、开关、摇杆、触敏屏幕、与显示器阵列30集成的触敏屏幕或压敏或热敏膜。麦克风46可经配置为显示装置40的输入装置。在一些实施方案中，经由麦克风46的语音命令可用于控制显示装置40的操作。
电源50可包含多种能量存储装置。举例来说，电源50可为可再充电电池，例如，镍镉电池或锂离子电池。在使用可再充电电池的实施方案中，可再充电电池可使用来自(例如)壁式插座或光伏打装置或阵列的电力来充电。或者，可再充电电池可为可无线充电的。电源50也可为再生能源、电容或太阳能电池(包含塑料太阳能电池或太阳能电池漆)。电源50也可经配置以从壁式插座接收电力。
在一些实施方案中，控制可编程性驻存于可位于电子显示系统中的若干处的驱动器控制器29中。在一些其它实施方案中，控制可编程性驻存于阵列驱动器22中。以上所描述的优化可实施于任何数目个硬件和/或软件组件中且以各种配置来实施。
如上文所论述，显示装置可包含可被称作像素的显示元件的阵列。一些显示器可包含按数百或数千行以及数百和数千列布置的数百、数千或数百万个像素。每一像素可通过一或多个TFT驱动。TFT为特定类型的场效晶体管(FET)，其中半导体层以及一或多个电介质绝缘层和金属层形成于衬底上方。
一般来说，TFT可包含在半导体层中的源极区、漏极区和沟道区。换句话说，TFT可为包含源极端子、漏极端子和用于调节沟道的导电性的栅极端子的三端子装置。
EMS显示装置中的显示元件(例如，像素)可布置于例如二维栅格的阵列中并由与阵列的行和列相关联的电路定址。行驱动器电路可驱动选择待定址的特定行的晶体管开关的栅极，且共同驱动器电路可提供偏压到可通过行刷新同步更新的显示元件的给定行。
图4为说明显示装置的像素的电路图的实例。在一些实施方案中，电路图可展示用于有源矩阵式IMOD显示器的像素400，其中每一像素可以阵列形式组织以形成显示器。在图4中，每一像素400包含晶体管开关402、EMS显示元件404和存储电容器406。晶体管开关402可为TFT。TFT可包含于用于定址EMS显示元件404的行和/或列驱动器电路中。
作为实例，可向像素400提供来自行电极410的行信号、来自列电极420的列信号，以及来自共同电极430的共同信号。像素400的实施方案可包含多种不同设计。如图4中的实例中所说明，晶体管开关402可具有耦合到行电极410的栅极，且列电极420提供给漏极。关于行电极、共同电极和列电极的对产生像素的图像的帧的描述可在标题为“使用反馈晶体管减少浮动节点漏泄电流(Reducing Floating Node Leakage Current with a FeedbackTransistor)”(代理人案号QUALP191/130643)的美国申请案第13/909,839号中发现，所述申请案特此全部以引用的方式且出于所有目的而并入。
在一操作模式中，行驱动电路410可在EMS显示装置中一次接通一行。列驱动电路420可提供数据到EMS显示装置的每一像素400。当从列驱动电路420提供数据时，可使用存储电容器406将数据存储于像素400中。当行驱动器电路410定址每一行时，存储电容器406可存储先前定址的行中的像素400的数据。举例来说，因为数据存储在存储电容器406中，所以像素400可继续显示正确的色彩。数据可保持在特定行中的像素400处直到再次定址所述行为止，此时所述行像素400通过行刷新而同步地更新。在像素400处存储数据和驱动像素400中的EMS显示元件404的能力可直接与存储电容器406的电容相关联。
需要实现显示装置的存储电容器的足够电容。可取决于显示装置的要求而需要较高电容。举例来说，一些显示装置可并入有EMS显示元件，且可需要较高电容以不仅在每一像素处存储数据而且驱动EMS显示元件。通常，增加的电容可通过增加存储电容器的大小(例如通过增加存储电容器的电极的面积)达成。然而，此可增加像素的大小并减少显示器的分辨率。替代性地，增加的电容可通过以具有高电介质常数的材料取代存储电容器的电介质材料而达成。然而，此可增加制造显示装置的成本。
硬件和数据处理设备可与EMS结构相关联。这些硬件和数据处理设备可包含晶体管开关，例如TFT。在显示装置的一些实施方案(例如LCD、OLED和EMS显示装置)中，像素可包含存储电容器和至少一个TFT以在帧时间期间维持存储的电荷或电压和/或加速装置响应时间。在制造TFT时，蚀刻终止层可在一或多个蚀刻步骤期间保护半导体层。举例来说，氧化物半导体层可易受干式蚀刻(例如，等离子蚀刻)或湿式蚀刻损害。在一些实施方案中，蚀刻终止层可需要足够厚以保护半导体层免于蚀刻侵蚀。然而，蚀刻终止层的厚度可与存储电容器中的电介质层的厚度相关联，包含在与TFT相同的时间处制造存储电容器的情况下。因此，蚀刻终止层可太厚以致不能提供存储电容器的所要电容。
图5为说明包含TFT 525和存储电容器575的设备500的横截面图的实例，存储电容器575的厚度根据一些实施方案是通过蚀刻终止层550与电介质层530的总厚度界定的。在一些实施方案中，TFT 525和存储电容器575可在衬底510上共同制造，意谓可同时形成TFT525和存储电容器575。此外，TFT 525和存储电容器575可使用相同处理步骤而形成。在一些实施方案中，图5可表示显示装置的像素，其中所述像素包含TFT 525和存储电容器575。TFT525和存储电容器575可安置于经制造显示元件(例如EMS显示元件(未图示))上方。在一些实施方案中，图5可不表示显示装置的像素，且因此TFT 525和存储电容器575可安置在EMS显示元件的外部。举例来说，TFT 525和存储电容器575可安置于衬底510(例如玻璃衬底)上。
在图5中，TFT 525可形成于横截面图的左手侧且存储电容器575可形成于横截面图的右手侧。如所属领域的一般技术人员将理解，术语“形成”在本文中用以指沉积、图案化、遮蔽和蚀刻工艺中的一或多者。设备500可包含具有第一区和邻近于所述第一区的第二区的衬底510。举例来说，设备500的左手侧可包含所述第一区且设备500的右手侧可包含所述第二区。在一些实施方案中，所述第一区可表示衬底510上的制造TFT 525的区，且第二区可表示衬底510上的制造存储电容器575的区。
如图5中所说明，第一金属层520可形成于衬底510的第一区和第二区上。在一些实施方案中，第一金属层520可同时充当TFT 525的栅极并充当存储电容器575的电极中的一者。第一金属层520可经图案化，使得左手侧的第一金属层520的一部分与在右手侧的第一金属层520的另一部分隔开。电介质层530可形成于衬底510的第一区和第二区上方的第一金属层520上。电介质层530可充当TFT 525的栅极绝缘体并充当在存储电容器575的电极之间的电介质材料的一部分。
例如氧化物半导体层的半导体层540可形成于电介质层530上。半导体层540可经图案化以去除在衬底510的第二区上方的半导体层540，但保持衬底510的第一区上方的半导体层540完整。
保护层或蚀刻终止层550可形成于衬底510的第一区上方的半导体层540上和衬底510的第二区上方的电介质层530上。蚀刻终止层550可由例如二氧化硅的电介质材料制成。在第一区上方的蚀刻终止层550的部分可经去除以暴露半导体层540的一或多个部分。
第二金属层560可形成于暴露的半导体层540的暴露部分上。在一些实施方案中，半导体层540可包含源极区和漏极区，以及在源极区与漏极区之间的沟道区。第二金属层560可接触半导体层540的在源极区处和在漏极区处的暴露部分。在一些实施方案中，第二金属层560可包含源极端子560a和漏极端子560b，其中源极端子560a接触半导体层540的源极区且漏极端子560b接触半导体层540的漏极区。第二金属层560也可形成于衬底510的第二区上方的蚀刻终止层550上。因此，第二金属层560可同时充当TFT 525的源极/漏极金属并充当存储电容器575的电极中的一者。
如图5中所说明，设备500可包含在衬底510的第一区上方的TFT 525和在衬底510的第二区上方的存储电容器575。存储电容器575可包含第一金属层520、第二金属层560，以及在第一金属层520与第二金属层560之间堆叠的电介质层530和蚀刻终止层550。蚀刻终止层550和电介质层530串列堆叠以提供在存储电容器575的两个电极之间的电介质材料。存储电容器的电容Cst可对应于电介质层530和蚀刻终止层550两者的总厚度。虽然蚀刻终止层550可用以保护TFT 525，但蚀刻终止层550也可增加存储电容器575的电介质层530的厚度。在一些实施方案中，蚀刻终止层550具有大于约100纳米的厚度。蚀刻终止层550可具有足够厚度以保护TFT 525免受原本可不利地影响半导体层540的蚀刻处理步骤的影响。然而，从蚀刻终止层550添加的厚度可减少存储电容器575的电容Cst。如果蚀刻终止层550的厚度减少，那么蚀刻终止层550可不具有足够厚度来保护TFT 525。
因此，一实施方案可从衬底510的第二区去除蚀刻终止层550以减少存储电容器575的两个电极之间的距离。因此，存储电容器575的电容密度可增加而不损害对衬底510的第一区上方的半导体层540的保护。
图6为说明包含TFT 625和存储电容器675的设备600的横截面图的实例，存储电容器675的厚度根据一些实施方案是通过电介质层630的厚度而界定的。与图5相比，去除在衬底610的第二区上方的蚀刻终止层650。因此，虽然从存储电容器675去除蚀刻终止层650可减小存储电容器675中的电介质材料630的厚度，但蚀刻终止层650可用以保护TFT 625。
在图6中，设备600包含具有第一区和邻近于所述第一区的第二区的衬底610。第一区可表示设备600的制造TFT 625的区，且第二区可表示设备600的制造存储电容器675的区。第一金属层620可形成于衬底610的第一区和第二区上。在一些实施方案中，第一金属层620可同时充当TFT 625的栅极并充当存储电容器675的电极中的一者。第一金属层620可经图案化，使得左手侧的第一金属层620的一部分与在右手侧的第一金属层620的另一部分隔开。电介质层630形成于衬底610的第一区和第二区上方的第一金属层620上。尽管图6中未展示，但在衬底610的第一区上方的电介质层630的一部分可经去除以暴露第一金属层620的一部分。在一些实施方案中，电介质层630的一部分可经去除以形成朝向第一金属层620延伸的介层孔。此允许在第一金属层620与第二金属层660之间形成电互连。因此，介层孔可经形成以提供一连接TFT 625的源极/漏极与TFT 625的栅极的导电路径。
例如氧化物半导体层的半导体层640可形成于电介质层630上。半导体层640可经图案化以去除在衬底610的第二区上方的半导体层640，但保留衬底610的第一区上方的半导体层640。
保护层或蚀刻终止层650可形成于半导体层640上。蚀刻终止层650可由例如二氧化硅的电介质材料制成。蚀刻终止层650可经图案化使得衬底610的第二区上方的蚀刻终止层650被去除。此外，在第一区上方的蚀刻终止层650的部分可经去除以暴露半导体层640的部分。半导体层640可包含源极区、漏极区和在源极区与漏极区之间的沟道区。在图案化蚀刻终止层650之后，衬底610的第一区上方的蚀刻终止层650的剩余部分可至少安置于半导体层640的沟道区上。
第二金属层660可形成于半导体层640的暴露部分上和电介质层630上。在第一区中，第二金属层660可接触半导体层640的在源极区处和在漏极区处的暴露部分。在一些实施方案中，第二金属层可包含源极端子660a和漏极端子660b，其中源极端子660a接触半导体层640的源极区且漏极端子660b接触半导体层640的漏极区。在一些实施方案中，第二金属层660可同时充当TFT 625的源极/漏极金属并充当存储电容器675的电极中的一者。
在图6中，电介质层630的厚度可对应于存储电容器675的电容Cst。然而，在衬底610的第二区上方的电介质层630的厚度可与衬底610的第一区上方的厚度不相同。当蚀刻终止层650经图案化时，在衬底610的第二区上方的蚀刻终止层650被去除。因此，在衬底610的第二区上方的电介质层630的部分可在一些实施方案中被去除。半导体层640可针对去除蚀刻终止层650的蚀刻步骤而为选择性的。在一些实施方案中，此可引起衬底610的第二区上方的电介质层630被过蚀刻，同时半导体层640保护在衬底610的第一区上方的下伏电介质层630。在不能够精确控制发生在衬底610的第二区上方的电介质层630中的过蚀刻的量的情况下，存储电容器675的电容Cst可难以控制。因此，具有精确调节的电容Cst的存储电容器675的制造在上述处理步骤情况下可是困难的。
为了实现用于保护TFT的足够厚度和为了控制存储电容器中的电介质材料的厚度，可提供包含TFT 725和存储电容器775的设备700的另一实施方案。图7为说明包含TFT725和存储电容器775的设备700的横截面图的实例，存储电容器775的厚度根据一些实施方案是通过第二蚀刻终止层755的厚度而界定的。设备700可包含具有第一区和邻近于所述第一区的第二区的衬底710。举例来说，横截面图的左手侧可包含衬底710的第一区且横截面图的右手侧可包含衬底710的第二区。图7中的设备700可根据横截面图并根据用于制造设备700的制造工艺而予以描述。
图7中的设备700可包含衬底710的第一区中的TFT 725和衬底710的第二区中的存储电容器775。所述TFT 725包含在所述衬底710上的第一金属层720、在所述第一金属层720上的电介质层730、在所述电介质层730上的半导体层740、在所述半导体层740上的第一蚀刻终止层750、在所述第一蚀刻终止层750上的第二蚀刻终止层755，以及接触所述半导体层740的源极区和漏极区的第二金属层760。半导体层740可包含源极区、漏极区和在源极区与漏极区之间的沟道区。
所述存储电容器775包含在所述衬底710上的所述第一金属层720、在所述第一金属层720上的所述第二蚀刻终止层755，以及在所述衬底710的所述第二区上方的所述第二蚀刻终止层755上的所述第二金属层760。在一些实施方案中，TFT 725和存储电容器775可为显示装置的像素的一部分。举例来说，EMS显示元件(例如，干涉式调制器)(未图示)可安置于TFT 725和存储电容器775下方。因此，设备700可进一步包含EMS显示元件，衬底710充当EMS显示元件上方的缓冲层。
在制造图7中的设备700时，可提供具有第一区和邻近于所述第一区的第二区的衬底710。衬底710可为任何数目个不同衬底材料(包含透明和不透明材料)。在一些实施方案中，衬底710为硅、绝缘体上硅(SOI)或玻璃(例如，显示玻璃或硼硅酸盐玻璃)。可使用非玻璃衬底，例如聚碳酸酯、丙烯酸系、聚对苯二甲酸伸乙酯(PET)或聚醚醚酮(PEEK)衬底。在一些实施方案中，上面制造TFT装置的衬底710具有几微米到数百微米的尺寸。TFT 725和存储电容器775可共同制造于衬底710上，其中TFT 725形成于衬底710的第一区上且存储电容器775形成于衬底710的第二区上。
设备700可包含在衬底的第一区和第二区上的第一金属层720。第一金属层720可包含任何数目个不同金属，包含铝(Al)、铜(Cu)、钼(Mo)、钽(Ta)、铬(Cr)、钕(Nd)、钨(W)、钛(Ti)、金(Au)、镍(Ni)和含有这些元素中的任一者的合金。在一些实施方案中，第一金属层720可包含透明金属氧化物导电层，包含ITO。在一些实施方案中，第一金属层720包含以堆叠结构布置的不同金属的两个或大于两个子层。在一些实施方案中，第一金属层720可具有在约50纳米与约500纳米之间，或在约100纳米与约250纳米之间的厚度。
在制造图7中的设备时，第一金属层720可使用任何数目个沉积、遮蔽和/或蚀刻步骤而形成于衬底710的第一区和第二区上。第一金属层720可使用如所属领域的一般技术人员已知的沉积工艺而沉积，包含物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺和原子层沉积(ALD)工艺。PVD工艺包含热蒸镀沉积、溅镀沉积和脉冲激光沉积(PLD)。举例来说，第一金属层720可包含Mo且可使用溅镀沉积而沉积。在一些实施方案中，第一金属层720可经图案化使得衬底710的一部分在衬底的第一区与第二区之间暴露。因此，第一金属层720的一部分与第一金属层720的另一部分隔开。第一金属层720可使用干式(例如，等离子)蚀刻工艺或湿式化学蚀刻工艺而蚀刻。在第一区上的第一金属层720可充当TFT 725的栅极且第二区上的第一金属层720可充当存储电容器775的电极。
设备700可进一步包含在衬底710的第一区上方的第一金属层720上的电介质层730。电介质层730可包含任何数目个不同电介质材料，包含氧化硅(SiO2)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化钛(TiO2)、氮氧化硅(SiON)或氮化硅(SiN)。在一些实施方案中，电介质层730包含以堆叠结构布置的不同电介质材料的两个或大于两个子层。在一些实施方案中，电介质层730的厚度可在约50纳米与约500纳米之间，或在约100纳米与约250纳米之间。
在制造图7中的设备700时，电介质层730可形成于衬底710的第一区和第二区上方的第一金属层上。电介质层730可使用如所属领域的一般技术人员已知的沉积工艺而沉积，包含PVD工艺、包含PECVD工艺的CVD工艺，以及ALD工艺。举例来说，电介质层730可包含使用PECVD工艺在大于约300℃的处理温度下沉积的SiO2。形成电介质层730可包含使用任何合适的蚀刻工艺蚀刻电介质层。电介质层730可充当TFT 725的栅极绝缘体。
设备700可进一步包含在衬底710的第一区上方的电介质层730上的半导体层740。半导体层740可为氧化物半导体层。在一些实施方案中，氧化物半导体层包含非晶形氧化物半导体，包含含铟(In)、含锌(Zn)、含锡(Sn)、含铪(Hf)和含镓(Ga)的氧化物半导体。非晶形氧化物半导体的特定实例包含InGaZnO、InZnO、InHfZnO、InSnZnO、SnZnO、InSnO、GaZnO和ZnO。在一些实施方案中，半导体层740的沟道区可与图案化的第一金属层720对准。沟道区可在半导体层740的源极区与漏极区之间。在一些实施方案中，半导体层740为约10纳米到约100纳米厚。
在制造图7中的设备700时，半导体层740可形成于衬底710的第一区上方的电介质层730上。半导体层740可包含源极区、漏极区和在源极区与漏极区之间的沟道区。形成半导体层740可包含沉积、遮蔽和/或蚀刻半导体层的步骤。在一些实施方案中，半导体层740是以PVD工艺沉积。PVD工艺包含PLD、溅镀沉积、电子束物理气相沉积(电子束PVD)和蒸镀沉积。举例来说，半导体层740可包含InGaZnO且可使用溅镀沉积而沉积。半导体层740可沉积于衬底710的第一和第二区上方的电介质层730上。在一些实施方案中，半导体层740可经图案化以去除衬底710的第二区上方的半导体层740并暴露衬底710的第二区上方的电介质层730。衬底710的第一区上方的半导体层740可保留。可部分取决于半导体层740的材料使用干式(例如，等离子)蚀刻工艺或湿式化学蚀刻工艺而蚀刻半导体层740。
设备700可进一步包含在衬底710的第一区上方的半导体层740上的第一蚀刻终止层750。第一蚀刻终止层750可由任何电介质材料制成。在一些实施方案中，第一蚀刻终止层750可由与电介质层730相同的材料制成。举例来说，第一蚀刻终止层750和电介质层730可由SiO2制成。在一些实施方案中，第一蚀刻终止层750的厚度在约50纳米与约500纳米之间。
在制造图7中的设备700时，第一蚀刻终止层750可形成于衬底710的第一区上方的半导体层上和形成于衬底710的第二区上方的电介质层730上。形成第一蚀刻终止层750可包含沉积、遮蔽和/或蚀刻第一蚀刻终止层750的步骤。第一蚀刻终止层750可使用如所属领域的一般技术人员已知的沉积工艺而沉积，包含PVD工艺、包含PECVD工艺的CVD工艺，以及ALD工艺。举例来说，第一蚀刻终止层750可包含使用PECVD工艺在小于约250℃的处理温度下沉积的SiO2。使用小于约250℃的处理温度可减少下伏半导体层740降级的可能性。
在一些实施方案中，可形成延伸穿过第一蚀刻终止层750和电介质层730到在衬底710的第二区上方的第一金属层720的一或多个第一开口。第一蚀刻终止层750和电介质层730的部分可经去除以暴露衬底710的第二区上方的至少一些第一金属层720。如上所述，在衬底710的第二区上的第一金属层720可充当存储电容器775的电极中的一者。可使用如所属领域的一般技术人员已知的蚀刻工艺而形成一或多个第一开口。举例来说，第一蚀刻终止层750和电介质层730可使用等离子干式蚀刻(包含作为主要蚀刻气体的四氟甲烷(CF4)或八氟环丁烷(C4F8))而蚀刻。
在一些实施方案中，在衬底710的第一区和第二区外部沉积的第一蚀刻终止层750和电介质层730的部分可经蚀刻以允许与衬底710的第一区上的第一金属层720电气互连。尽管图7中未展示，去除在衬底710的第一区和第二区外部的第一蚀刻终止层750和电介质层730的部分可允许导电路径形成于源极/漏极与栅极之间。
设备700可进一步包含在衬底的第一区上方的第一蚀刻终止层750上和在衬底的第二区上方的第一金属层720上的第二蚀刻终止层755。所述第二蚀刻终止层755可在一或多个第一开口中并沿一或多个第一开口的侧壁而保形。在一些实施方案中，第二蚀刻终止层755可由与第一蚀刻终止层750相同的材料制成。举例来说，第二蚀刻终止层755和第一蚀刻终止层750可由SiO2制成。在一些实施方案中，第二蚀刻终止层755可由与第一蚀刻终止层750不同的材料制成。举例来说，第二蚀刻终止层755可由具有比第一蚀刻终止层750高的电介质常数的材料制成。较高电介质常数可增加存储电容器775的电容Cst。举例来说，第二蚀刻终止层755可由HfO2或SiN制成而第一蚀刻终止层750可由SiO2制成。
在衬底710的第一区上方的第一蚀刻终止层750和第二蚀刻终止层755的组合厚度可形成保护TFT 725的半导体层740的保护层。在一些实施方案中，第一蚀刻终止层750和第二蚀刻终止层755的组合厚度可大于约100纳米。然而，在衬底710的第二区上方没有第一蚀刻终止层750或电介质层730的情况下，第二蚀刻终止层755单独变为包夹于第一金属层720与第二金属层760之间的存储电容器775的电介质材料，第一金属层720和第二金属层760充当存储电容器775的电极。因此，第二蚀刻终止层755的厚度可控制存储电容器775的电容Cst。因此，第二蚀刻终止层755的厚度和/或材料可调节存储电容器775的电容Cst。在一些实施方案中，第二蚀刻终止层755的厚度可小于约100纳米。此可提供高密度存储电容器775。
在制造图7中的设备700时，第二蚀刻终止层755可形成于衬底710的第一区上方和在一或多个开口中的第一蚀刻终止层750上并形成于衬底710的第二区上方的第一金属层720上。形成第二蚀刻终止层755可包含沉积、遮蔽和/或蚀刻第二蚀刻终止层755的步骤。第二蚀刻终止层755可使用如所属领域的一般技术人员已知的沉积工艺而沉积，包含PVD工艺、包含PECVD工艺的CVD工艺，以及ALD工艺。举例来说，第二蚀刻终止层755可包含使用PECVD工艺在小于约250℃的处理温度下沉积的SiO2。在另一实例中，第二蚀刻终止层755可包含具有较高电介质常数的材料。在一些实施方案中，当形成穿过第一蚀刻终止层750和电介质层730的一或多个第一开口时，第二蚀刻终止层755可沿一或多个第一开口的侧壁以及沿第一金属层720的顶部表面保形地沉积。如上所述，第二蚀刻终止层755可充当存储电容器775的电介质材料。
在一些实施方案中，形成延伸穿过第二蚀刻终止层755和第一蚀刻终止层750到半导体层740的源极区和漏极区的一或多个第二开口。第二蚀刻终止层755和第一蚀刻终止层750的部分可经去除以暴露半导体层740的部分。去除第二蚀刻终止层755和第一蚀刻终止层750的部分可暴露半导体层740的源极区和漏极区。半导体层740的暴露部分可充当TFT725中的源极和漏极接触件的端子。半导体层740的另一部分可保持由第一蚀刻终止层750覆盖。半导体层740的覆盖部分可与半导体层740的沟道区对准。第一蚀刻终止层750和第二蚀刻终止层755的部分可使用如所属领域的一般技术人员已知的蚀刻工艺而去除。举例来说，第一蚀刻终止层750和第二蚀刻终止层755的部分可使用干式蚀刻(包含作为蚀刻剂的CF4或C4F8)而蚀刻。
设备700可进一步包含在一或多个第一开口中的第二蚀刻终止层755上和在一或多个第二开口中的半导体层740上的第二金属层760。第二金属层760可接触在源极区和漏极区处的半导体层740。在一些实施方案中，第二金属层760可包含源极端子760a和漏极端子760b，其中源极端子760a接触半导体层740的源极区且漏极端子760b接触半导体层740的漏极区。
第二金属层760可包含任何数目个不同金属，包含Al、Cu、Mo、Ta、Cr、Nd、W、Ti、Au、Ni和含有这些元素中的任一者的合金。在一些实施方案中，第二金属层760可包含透明金属氧化物导电层，包含ITO。在一些实施方案中，第二金属层760包含以堆叠结构布置的不同金属的两个或大于两个子层。在一些实施方案中，第二金属层760可具有在约50纳米与约500纳米之间，或在约100纳米与约250纳米之间的厚度。
在制造图7中的设备700时，第二金属层760可形成于一或多个开口中的第二蚀刻终止层755上和形成于一或多个第二开口中的半导体层740的暴露部分上。形成第二金属层760可包含沉积、遮蔽和/或蚀刻第二金属层760的步骤。在一些实施方案中，第二金属层760形成于半导体层740的源极区和漏极区上。第二金属层760可填充或至少基本上填充一或多个第一开口和一或多个第二开口。第二金属层760可使用如所属领域的一般技术人员已知的沉积工艺而沉积，包含PVD工艺、CVD工艺和ALD工艺。在使用PVD工艺形成第二金属层760的一些实施方案中，PVD工艺为溅镀沉积、电子束PVD或蒸镀沉积。第二金属层760可使用干式(例如，等离子)蚀刻工艺或湿式化学蚀刻工艺而蚀刻。第二金属层760可同时充当TFT725的源极/漏极金属并充当存储电容器775的电极中的一者。
就TFT 725来说，接触半导体层740的源极区的第二金属层760可经配置以输出输出信号，其中所述输出信号可经配置以驱动例如EMS显示元件的显示元件。就存储电容器775来说，接触在漏极区处的半导体层740的第二金属层760可经配置以接收输入信号，其中所述输入信号可引起电荷沿在衬底710的第二区上方的第二蚀刻终止层755上的第二金属层760积累。输入信号可将数据存储于显示装置的存储电容器775中。
如图7中所说明的实施方案可独立地控制用于保护TFT 725的蚀刻终止层750的厚度和用于调整存储电容器775的电容Cst的电介质材料的厚度。此可通过使第一蚀刻终止层750和第二蚀刻终止层755保护TFT 725，以及仅使第二蚀刻终止层755作为存储电容器775中的电介质材料而进行。
替代性地，为了实现用于保护TFT的足够厚度和为了实现具有可控制厚度的高密度存储电容器，可提供包含TFT 825和存储电容器875的设备800的又一个实施。图8为说明包含TFT 825和存储电容器875的设备800的横截面图的实例，存储电容器875的厚度根据一些实施方案是通过电介质层830和充当电极的半导体层840的厚度界定的。在如图8中所说明的实施方案中，电介质层830充当存储电容器875的电介质材料，替代如图7中所说明去除衬底810的第二区上方的电介质层830。此外，半导体层840可被包含作为存储电容器875的一部分且可充当存储电容器875中的电极的一部分。可使用比图7中的实施少的处理步骤来制造图8中的实施方案。明确来说，与制造图7中的实施方案相比，制造图8中的实施方案使用的遮蔽/光刻术步骤可少至少一个。
图8中的设备800可包含衬底810的第一区上的TFT 825和衬底810的第二区上的存储电容器875。TFT 825包含在衬底810上的第一金属层820、在第一金属层825上的电介质层830、在电介质层830上的半导体层840、在半导体层840上的蚀刻终止层850，以及接触半导体层840的源极区和漏极区的第二金属层860。半导体层840可包含源极区、漏极区和在源极区与漏极区之间的沟道区。
存储电容器875包含在衬底810上的第一金属层820、在第一金属层820上的电介质层830、在衬底810的第二区上方的电介质层830上的半导体层840(其中半导体层840具有暴露区和未暴露区)，以及在半导体层840的未暴露区上的蚀刻终止层850和在半导体层840的暴露区上的第二金属层860。在一些实施方案中，TFT 825和存储电容器875可为显示装置的像素的一部分。举例来说，EMS显示元件(例如，干涉式调制器)(未图示)可安置于TFT 825和存储电容器875下方。
在图8中，设备800可包含具有第一区和邻近于所述第一区的第二区的衬底810。根据横截面图并根据用于制造图8中的设备800的制造工艺而描述图8中的设备800。
在制造图8中的设备800时，可提供具有第一区和邻近于所述第一区的第二区的衬底810。衬底810可为任何数目个不同衬底材料(包含透明和不透明材料)。在一些实施方案中，衬底810为硅、绝缘体上硅(SOI)或玻璃(例如，显示玻璃或硼硅酸盐玻璃)。可使用非玻璃衬底，例如聚碳酸酯、丙烯酸系、聚对苯二甲酸伸乙酯(PET)或聚醚醚酮(PEEK)衬底。在一些实施方案中，上面制造TFT 825的衬底810具有几微米到数百微米的尺寸。TFT 825和存储电容器875可共同制造于衬底810上，其中TFT 825形成于衬底810的第一区上且存储电容器875可形成于衬底810的第二区上。
在一些实施方案中，设备800可包含EMS显示元件(未图示)，其中衬底810为在EMS显示元件上方的缓冲层。TFT 825和存储电容器875可形成于缓冲层上和EMS显示元件上方。
设备800可包含在衬底810的第一区和第二区上的第一金属层820。第一金属层820可包含任何数目个不同金属，包含Al、Cu、Mo、Ta、Cr、Nd、W、Ti、Au、Ni和含有这些元素中的任一者的合金。在一些实施方案中，第一金属层820可包含透明金属氧化物导电层，包含ITO。在一些实施方案中，第一金属层820包含以堆叠结构布置的不同金属的两个或大于两个子层。在一些实施方案中，第一金属层820可具有在约50纳米与约500纳米之间，或在约100纳米与约250纳米之间的厚度。
在制造图8中的设备800时，第一金属层820可形成于衬底810的第一区和第二区上。形成第一金属层820可包含沉积、遮蔽和/或蚀刻第一金属层820的步骤。第一金属层820可使用如所属领域的一般技术人员已知的沉积工艺而沉积，包含PVD工艺、CVD工艺和ALD工艺。PVD工艺包含热蒸镀沉积、溅镀沉积和PLD。举例来说，第一金属层820可包含Mo且可使用溅镀沉积而沉积。在一些实施方案中，第一金属层820可经图案化使得衬底810的一部分在衬底810的第一区与第二区之间暴露。第一金属层820可经图案化使得第一金属层820的一部分与第一金属层820的另一部分隔开。第一金属层820可使用干式(例如，等离子)蚀刻工艺或湿式化学蚀刻工艺而蚀刻。在第一区上的第一金属层820可充当TFT 825的栅极且第二区上的第一金属层820可充当存储电容器875的电极。
设备800可进一步包含在衬底810的第一区和第二区上方的第一金属层820上的电介质层830。电介质层830可包含任何数目个不同电介质材料，包含SiO2、Al2O3、HfO2、TiO2、SiON或SiN。在一些实施方案中，电介质层830包含以堆叠结构布置的不同电介质材料的两个或大于两个子层。在一些实施方案中，电介质层830的厚度可在约50纳米与约500纳米之间，或在约100纳米与约250纳米之间。
在制造图8中的设备800时，电介质层830可形成于衬底810的第一区和第二区上方的第一金属层820上。电介质层830可使用如所属领域的一般技术人员已知的沉积工艺而沉积，包含PVD工艺、包含PECVD工艺的CVD工艺，以及ALD工艺。举例来说，电介质层830可包含使用PECVD工艺在大于约300℃的处理温度下沉积的SiO2。电介质层830可在第一金属层820和衬底810上方连续。电介质层830可充当TFT 825的栅极绝缘体和充当存储电容器875的电介质。因此，与图7相反，图8中的设备800在存储电容器875中保留电介质层830。
设备800可进一步包含在衬底810的第一区和第二区上方的电介质层830上的半导体层840。半导体层840可为氧化物半导体层。在一些实施方案中，氧化物半导体层包含非晶形氧化物半导体，包含含铟、含锌、含锡、含铪、和含镓氧化物半导体。非晶形氧化物半导体的特定实例包含InGaZnO、InZnO、InHfZnO、InSnZnO、SnZnO、InSnO、GaZnO和ZnO。在一些实施方案中，半导体层840的沟道区可与经图案化第一金属层820对准。沟道区可在半导体层840的源极区与漏极区之间。在一些实施方案中，半导体层840为约10纳米到约100纳米厚。
在制造图8中的设备800时，半导体层840可形成于衬底810的第一区和第二区上方的电介质层830上。半导体层840可包含源极区、漏极区和在源极区与漏极区之间的沟道区。形成半导体层840可包含沉积、遮蔽和/或蚀刻半导体层840的步骤。在一些实施方案中，半导体层840是以PVD工艺沉积。PVD工艺包含PLD、溅镀沉积、电子束PVD和蒸镀沉积。举例来说，半导体层840可包含InGaZnO且可使用溅镀沉积而沉积。在一些实施方案中，半导体层840可经图案化以暴露在衬底810的第一区与第二区之间的电介质层830的部分，借此保持第一区和第二区上方的半导体层840的至少一部分完整。因此，半导体层840可经图案化使得半导体层840的一部分可与半导体层840的另一部分隔开。可部分取决于半导体层840的材料使用干式(例如，等离子)蚀刻工艺或湿式化学蚀刻工艺而蚀刻半导体层840。半导体层840可充当TFT 825的半导体且半导体层840的至少一部分可为导电的以用于存储电容器875。因此，与图7相反，图8中的设备800在存储电容器875中保留半导体层840。此外，半导体层840可例如充当蚀刻终止体，其中半导体层840为针对干式蚀刻具有高选择性的氧化物半导体。
设备800可进一步包含在衬底810的第一区上方的半导体层840上的蚀刻终止层850。蚀刻终止层850可包含任何合适的电介质材料。在一些实施方案中，蚀刻终止层850可由与电介质层830相同的材料制成。举例来说，蚀刻终止层850和电介质层830可由SiO2制成。在一些实施方案中，蚀刻终止层850的厚度在约50纳米与约500纳米之间。
在制造图8中的设备800时，蚀刻终止层850可形成于衬底810的第一区和第二区上方的半导体层840上。形成蚀刻终止层850可包含沉积、遮蔽和/或蚀刻蚀刻终止层850的步骤。蚀刻终止层850可使用如所属领域的一般技术人员已知的沉积工艺而沉积，包含PVD工艺、包含PECVD工艺的CVD工艺，以及ALD工艺。举例来说，蚀刻终止层850可包含使用PECVD工艺在小于约250℃的处理温度下沉积的SiO2。
在一些实施方案中，可形成延伸穿过蚀刻终止层850到衬底810的第二区上方的半导体层840的一或多个第一开口。在衬底810的第二区上方的蚀刻终止层850的部分可经去除以暴露衬底810的第二区上方的半导体层840的至少一部分。半导体层840的未暴露部分可保持由蚀刻终止层850覆盖。一或多个第一开口可使用如所属领域的一般技术人员已知的蚀刻工艺而形成。举例来说，蚀刻终止层850可使用干式蚀刻(包含作为主要蚀刻气体的CF4或C4F8)而蚀刻。下伏半导体层840可针对干式蚀刻有高度选择性。
在一些实施方案中，在衬底810的第一区和第二区外部的蚀刻终止层850和电介质层830的部分可经去除以允许与衬底810的第一区上的第一金属层820的电气互连。尽管图8中未展示，但去除在衬底810的第一区和第二区外部的蚀刻终止层850和电介质层830可允许一导电路径形成于TFT 825的源极/漏极与栅极之间。在一些实施方案中，此处理步骤可与去除衬底810的第二区上方的蚀刻终止层850的部分同时发生。
另外，可形成延伸穿过蚀刻终止层850到衬底810的第一区上方的半导体层840的一或多个第二开口。在衬底810的第一区上方的蚀刻终止层850的部分可经去除以暴露衬底810的第一区上方的半导体层840的部分。一或多个第二开口可暴露半导体层840的源极区和漏极区。半导体层840的暴露部分可充当TFT 825中的源极和漏极接触件的端子。半导体层840的另一部分可保持由蚀刻终止层850覆盖。半导体层840的经覆盖部分可与半导体层840的沟道区对准。蚀刻终止层850的部分可使用如所属领域的一般技术人员已知的蚀刻工艺而去除。在一些实施方案中，一或多个第二开口的形成可与一或多个第一开口的形成同时发生。在一些实施方案中，一或多个第二开口的形成可与去除在衬底810的第一区和第二区外部的蚀刻终止层850和电介质层830的部分同时发生。尽管此处理步骤期间的蚀刻深度可包含蚀刻终止层850和电介质层830的厚度，但半导体层840可针对处理步骤期间的蚀刻有选择性。
设备800可进一步包含在一或多个第一开口中的半导体层840上和在一或多个第二开口中的半导体层840上的第二金属层860。第二金属层860可接触在源极区和漏极区处的半导体层840。在一些实施方案中，第二金属层860可包含源极端子860a和漏极端子860b，其中所述源极端子860a接触半导体层840的源极区且漏极端子860b接触半导体层840的漏极区。
第二金属层860可包含任何数目个不同金属，包含Al、Cu、Mo、Ta、Cr、Nd、W、Ti、Ni、Au和含有这些元素中的任一者的合金。在一些实施方案中，第二金属层860可包含透明金属氧化物导电层，包含ITO。在一些实施方案中，第二金属层860包含以堆叠结构布置的不同金属的两个或大于两个子层。在一些实施方案中，第二金属层860可具有在约50纳米与约500纳米之间，或在约100纳米与约250纳米之间的厚度。
在制造图8中的设备800时，第二金属层860可形成于一或多个第一开口中的半导体层840上和一或多个第二开口中的半导体层840上。形成第二金属层860可包含沉积、遮蔽和/或蚀刻第二金属层860的步骤。在一些实施方案中，第二金属层860可形成于衬底810的第一区上方的半导体层840的源极区和漏极区上。第二金属层860可填充或至少基本上填充一或多个第一开口和一或多个第二开口。第二金属层860可使用如所属领域的一般技术人员已知的沉积工艺而沉积，包含PVD工艺、CVD工艺和ALD工艺。在使用PVD工艺形成第二金属层860的一些实施方案中，PVD工艺为溅镀沉积、电子束PVD或蒸镀沉积。第二金属层860可使用干式(例如，等离子)蚀刻工艺或湿式化学蚀刻工艺而蚀刻。第二金属层860可充当在衬底810的第一区上方的TFT 825的源极/漏极金属。此外，在一或多个第一开口中的半导体层840上的第二金属层860可允许半导体层840充当衬底810的第二区上方的存储电容器875的电极中的一者。半导体层840的暴露部分可与第二金属层860直接电接触，使得半导体层840行为类似一电极。与所述第二金属层860接触的暴露的半导体层840为导电的。
就TFT 825来说，接触半导体层840的源极区的第二金属层860可经配置以输出输出信号，其中所述输出信号可经配置以驱动显示元件，例如EMS显示元件。就存储电容器875来说，接触在漏极区处的半导体层840的第二金属层860可经配置以接收输入信号，其中所述输入信号可引起电荷沿在衬底810的第二区上方的半导体层840积累。输入信号可将数据存储于显示装置的存储电容器875中。
如图8中所说明的实施方案与图7相比可减少处理步骤的数目同时实现存储电容器875的足够电容Cst。存储电容器875的电介质的厚度可直接对应于电介质层830(例如，TFT 825的栅极绝缘体)的厚度。半导体层840可充当蚀刻终止体并在电连接到第二金属层860(例如，TFT 825的源极/漏极)时充当存储电容器875的电极。
如本文中所使用，提到项目列表“中的至少一者”的片语指所述项目的任何组合，包含单一成员。作为实例，“a、b或c中的至少一者”意图涵盖：a、b、c、a-b、a-c、b-c和a-b-c。
可将结合本文中所揭示的实施方案而描述的各种说明性逻辑、逻辑块、模块、电路和算法步骤实施为电子硬件、计算机软件或两者的组合。硬件与软件的互换性已经大体按功能性描述，且说明于上述各种说明性组件、块、模块、电路和步骤中。将此功能性实施于硬件或软件中取决于特定应用和强加于整个系统的设计约束。
用以实施结合本文中所揭示的方面而描述的各种说明性逻辑、逻辑块、模块和电路的硬件和数据处理设备可通过通用单芯片或多芯片处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、分立门或晶体管逻辑、分立硬件组件或其经设计以执行本文中所描述的功能的任何组合来实施或执行。通用处理器可为微处理器、或任何习知处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此类配置。在一些实施方案中，特定步骤和方法可由特定用于给定功能的电路执行。
在一或多个方面中，所描述的功能可实施于硬件、数字电子电路、计算机软件、固件(包含在此说明书中揭示的结构和其结构等效物)或其任何组合中。此说明书中所描述的标的物的实施方案也可实施为编码于计算机存储媒体上的一或多个计算机程序(即，计算机程序指令的一或多个模块)以供数据处理设备执行或控制数据处理设备的操作。
本发明中所描述的实施方案的各种修改对于所属领域的技术人员来说可为易于显而易见的，且本文中所界定的一般原理可在不脱离本发明的精神或范围的情况下应用于其它实施方案。因此，权利要求书并不意图限于本文中所展示的实施方案，而应符合与本文中揭示的本发明、原理和新颖特征相一致的最广泛范围。另外，所属领域的一般技术人员将易于了解，有时为了易于描述各图而使用术语“上部”和“下部”，且所述术语指示对应于在恰当定向的页面上的图的定向的相对位置，且可能并不反映例如如所实施的IMOD显示元件的恰当定向。
在单独实施的上下文中描述于此说明书中的某些特征也可在单一实施方案中以组合形式实施。相反，在单一实施例的上下文中所描述的各种特征也可单独地在多个实施方案中或以任何合适子组合而实施。此外，虽然上文可将特征描述为以某些组合起作用且甚至最初按此来主张，但来自所主张的组合的一或多个特征在一些情况下可从所述组合删除，且所主张的组合可针对子组合或子组合的变化。
相似地，尽管在图式中以特定次序来描绘操作，但所属领域的一般技术人员将易于认识到，无需以所示的特定次序或以依序次序执行这些操作，或执行所有所说明操作以达成合乎需要的结果。另外，图式可按流程图的形式示意性地描绘一或多个实例过程。然而，未描绘的其它操作可并入于示意性说明的实例过程中。举例来说，可在说明的操作中的任何者前、后、同时或之间执行一或多个额外操作。在某些情况下，多任务和并行处理可为有利的。此外，不应将在上述实施方案中的各种系统组件的分离理解为需要在所有实施方案中的此分离，且应理解，所描述的程序组件和系统可大体上在单一软件产品中集成在一起或经封装到多个软件产品中。另外，其它实施方案处于所附权利要求书的范围内。在一些情况下，权利要求书中所叙述的动作可以不同次序执行且仍达成所要结果。

Claims (29)

1.一种设备，其包括：
衬底，其具有第一区和邻近于所述第一区的第二区；
薄膜晶体管TFT，其在所述衬底的所述第一区上，所述TFT包含：
第一金属层，其在所述衬底上，
半导体层，其在所述第一金属层上方，所述半导体层具有在源极区与漏极区之间的沟道区，
第一蚀刻终止层，其在所述半导体层上，
第二蚀刻终止层，其在所述第一蚀刻终止层上，和
第二金属层，其接触所述半导体层的所述源极区和所述漏极区；和
存储电容器，其在所述衬底的所述第二区上，所述存储电容器包含：
所述第一金属层，其在所述衬底上，
所述第二蚀刻终止层，其在所述衬底的所述第二区上方的所述第一金属层上，和
所述第二金属层，其在所述衬底的所述第二区上方的所述第二蚀刻终止层上。
2.根据权利要求1所述的设备，其进一步包括：
电介质层，其在所述衬底的所述第一区上方的所述第一金属层与所述半导体层之间，其中所述电介质层和所述第一蚀刻终止层中的每一者包含二氧化硅。
3.根据权利要求1所述的设备，其中所述第一蚀刻终止层和所述第二蚀刻终止层中的每一者包含二氧化硅。
4.根据权利要求1所述的设备，其中所述半导体层包含氧化铟镓锌InGaZnO。
5.根据权利要求1所述的设备，其中所述衬底包含玻璃。
6.根据权利要求1到5中任一权利要求所述的设备，其进一步包括：
机电系统EMS显示元件，其中所述衬底为在所述EMS显示元件上方的缓冲层。
7.根据权利要求1到5中任一权利要求所述的设备，其中所述第二蚀刻终止层具有小于约100纳米的厚度。
8.根据权利要求1到5中任一权利要求所述的设备，其进一步包括：
一或多个第一开口，其延伸穿过所述第一蚀刻终止层到所述衬底的所述第二区上的所述第一金属层；和
一或多个第二开口，其延伸穿过所述第一蚀刻终止层和所述第二蚀刻终止层到所述半导体层的所述源极区和所述漏极区。
9.根据权利要求8所述的设备，其中所述第二金属层基本上填充所述一或多个第一开口和所述一或多个第二开口。
10.根据权利要求8所述的设备，其中所述第二蚀刻终止层沿延伸穿过所述第一蚀刻终止层的所述一或多个第一开口的侧壁而保形。
11.根据权利要求1到5中任一权利要求所述的设备，其中所述第二金属层接触在所述源极区处的所述半导体层并经配置以输出输出信号以驱动EMS显示元件。
12.根据权利要求1到5中任一权利要求所述的设备，其中所述第二金属层接触在所述漏极区处的所述半导体层且经配置以接收输入信号，其中所述输入信号引起电荷沿在所述衬底的所述第二区上方的所述第二蚀刻终止层上的所述第二金属层积累。
13.一种设备，其包括：
衬底，其具有第一区和邻近于所述第一区的第二区；
薄膜晶体管TFT，其在所述衬底的所述第一区上，所述TFT包含：
第一金属层，其在所述衬底上，
电介质层，其在所述第一金属层上，
半导体层，其在所述电介质层上，和
蚀刻终止层，其在所述半导体层上；和
存储电容器，其在所述衬底的所述第二区上，所述存储电容器包含：
所述第一金属层，其在所述衬底上，
所述电介质层，其在所述第一金属层上，
所述半导体层，其在所述电介质层上，在所述衬底的所述第二部分上方的所述半导体层具有暴露区和未暴露区，
所述蚀刻终止层，其在所述半导体层的所述未暴露区上，和
第二金属层，其在所述半导体层的所述暴露区上。
14.根据权利要求13所述的设备，其中所述电介质层和所述蚀刻终止层中的每一者包含二氧化硅。
15.根据权利要求13所述的设备，其中所述半导体层包含氧化铟镓锌InGaZnO。
16.根据权利要求13所述的设备，其中所述衬底包含玻璃。
17.根据权利要求13到16中任一权利要求所述的设备，其进一步包括：
机电系统EMS显示元件，其中所述衬底为在所述EMS显示元件上方的缓冲层。
18.根据权利要求13到16中任一权利要求所述的设备，其中所述电介质层具有在约50纳米与约500纳米之间的厚度。
19.根据权利要求13到16中任一权利要求所述的设备，其中所述半导体层具有在所述衬底的所述第一区上方的源极区与漏极区之间的沟道区，所述设备进一步包括：
一或多个第一开口，其延伸穿过所述蚀刻终止层到所述半导体层的所述暴露区；和
一或多个第二开口，其延伸穿过所述蚀刻终止层到所述半导体层的所述源极区和所述漏极区。
20.根据权利要求19所述的设备，其中所述第二金属层基本上填充所述一或多个第一开口和所述一或多个第二开口。
21.根据权利要求19所述的设备，其中所述第二金属层接触在所述源极区处的所述半导体层并经配置以输出输出信号以驱动EMS显示元件。
22.根据权利要求19所述的设备，其中所述第二金属层接触在所述漏极区处的所述半导体层且经配置以接收输入信号，其中所述输入信号引起电荷沿在所述衬底的所述第二区上方的所述半导体层积累。
23.根据权利要求13到16中任一权利要求所述的设备，其中与所述第二金属层接触的所述半导体层的所述暴露区为导电的。
24.一种在衬底上制造TFT和存储电容器的方法，所述方法包括：
提供具有第一区和邻近于所述第一区的第二区的衬底；
在所述衬底的所述第一区和所述第二区上形成第一金属层；
在所述衬底的所述第一区和所述第二区上方的所述第一金属层上形成电介质层；
在所述衬底的所述第一区上方的所述电介质层上形成半导体层，所述半导体层具有在源极区与漏极区之间的沟道区；
在所述衬底的所述第一区上方的所述半导体层上和在所述衬底的所述第二区上方的所述电介质层上形成第一蚀刻终止层；
形成延伸穿过所述蚀刻终止层和所述电介质层到在所述衬底的所述第二区上方的所述第一金属层的一或多个第一开口；
在所述衬底的所述第一区上方和在所述一或多个第一开口中的所述第一蚀刻终止层上和在所述衬底的所述第二区上方的所述第一金属层上形成第二蚀刻终止层；
形成延伸穿过所述第二蚀刻终止层和所述第一蚀刻终止层到所述半导体层的所述源极区和所述漏极区的一或多个第二开口；和
在所述一或多个第一开口中的所述第二蚀刻终止层上和在所述一或多个第二开口中的所述半导体层的所述源极区和所述漏极区上形成第二金属层。
25.根据权利要求24所述的方法，其中在所述源极区上的所述第二金属层经配置以输出输出信号以驱动EMS显示元件，且其中在所述半导体层的所述漏极区上的所述第二金属层经配置以接收输入信号以引起电荷沿在所述衬底的所述第二区上方的所述第二金属层积累。
26.根据权利要求24所述的方法，其中所述第二蚀刻终止层具有小于约100纳米的厚度。
27.一种在衬底上制造TFT和存储电容器的方法，所述方法包括：
提供具有第一区和邻近于所述第一区的第二区的衬底；
在所述衬底的所述第一区和所述第二区上形成第一金属层；
在所述衬底的所述第一区和所述第二区上方的所述第一金属层上形成电介质层；
在所述衬底的所述第一区和所述第二区上方的所述电介质层上形成半导体层，在所述第一区上方的所述半导体层具有在源极区与漏极区之间的沟道区；
在所述衬底的所述第一区和所述第二区上方的所述半导体层上形成蚀刻终止层；
形成延伸穿过所述蚀刻终止层以暴露在所述衬底的所述第二区上方的所述半导体层的一部分的一或多个第一开口；
形成延伸穿过所述蚀刻终止层以暴露在所述衬底的所述第一区上方的所述半导体层的所述源极区和所述漏极区的一或多个第二开口；和
在所述一或多个第一开口中的所述半导体层上和在所述一或多个第二开口中的所述半导体层上形成第二金属层，与所述一或多个第一开口中的所述第二金属层接触的所述半导体层是导电的。
28.根据权利要求27所述的方法，其中在所述源极区处的所述第二金属层经配置以输出输出信号以驱动EMS显示元件，且其中在所述漏极区处的所述第二金属层经配置以接收输入信号以引起电荷沿在所述衬底的所述第二区上方的所述半导体层积累。
29.根据权利要求27所述的方法，其中所述电介质层具有在约50纳米与约500纳米之间的厚度。
CN201580027420.1A 2014-05-29 2015-05-07 具有高密度存储电容器的晶体管的制造 Pending CN106537592A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201462004590P 2014-05-29 2014-05-29
US62/004,590 2014-05-29
US14/512,948 2014-10-13
US14/512,948 US20150349000A1 (en) 2014-05-29 2014-10-13 Fabrication of transistor with high density storage capacitor
PCT/US2015/029721 WO2015183510A1 (en) 2014-05-29 2015-05-07 Fabrication of transistor with high density storage capacitor

Publications (1)

Publication Number Publication Date
CN106537592A true CN106537592A (zh) 2017-03-22

Family

ID=53191837

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580027420.1A Pending CN106537592A (zh) 2014-05-29 2015-05-07 具有高密度存储电容器的晶体管的制造

Country Status (5)

Country Link
US (1) US20150349000A1 (zh)
JP (1) JP2017518641A (zh)
CN (1) CN106537592A (zh)
TW (1) TW201547007A (zh)
WO (1) WO2015183510A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154406A (zh) * 2017-05-12 2017-09-12 京东方科技集团股份有限公司 显示基板及其制作方法和显示装置
CN108889350A (zh) * 2018-07-24 2018-11-27 北京机械设备研究所 一种微流体阵列控制器
CN108970657A (zh) * 2018-07-24 2018-12-11 北京机械设备研究所 一种微流体阵列控制器的制备方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014115243B4 (de) * 2014-10-20 2021-03-04 Universität Stuttgart Verfahren zur Herstellung von Dünnschichttransistoren zusammen mit anderen Bauelementen auf einem Substrat
DE102018105927B4 (de) * 2018-03-14 2024-05-08 Bcs Automotive Interface Solutions Gmbh Berührungsempfindliches Bedienelement mit einer Lichtquelle, einem Dekorteil und dazwischen einer Lage aus mehreren Leitern, die zwei Bereiche unterschiedlicher Lichtdurchlässigkeit besitzt
CN109116647B (zh) 2018-09-17 2021-08-27 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
WO2021105828A1 (ja) * 2019-11-29 2021-06-03 株式会社半導体エネルギー研究所 半導体装置、表示装置、及び電子機器
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1450659A (zh) * 2002-04-09 2003-10-22 株式会社半导体能源研究所 半导体元件及使用该半导体元件的显示器件
CN100350632C (zh) * 2002-04-09 2007-11-21 株式会社半导体能源研究所 半导体显示器件
US20130335312A1 (en) * 2012-06-15 2013-12-19 Qualcomm Mems Technologies, Inc. Integration of thin film switching device with electromechanical systems device
WO2014035631A1 (en) * 2012-08-31 2014-03-06 Qualcomm Mems Technologies, Inc. Electromechanical systems device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007294709A (ja) * 2006-04-26 2007-11-08 Epson Imaging Devices Corp 電気光学装置、電子機器、および電気光学装置の製造方法
US20070273803A1 (en) * 2006-05-25 2007-11-29 Meng-Chi Liou Active component array substrate and fabricating method thereof
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
KR20120129592A (ko) * 2011-05-20 2012-11-28 삼성디스플레이 주식회사 평판 표시 장치용 백플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법
KR102015986B1 (ko) * 2012-01-06 2019-08-30 삼성디스플레이 주식회사 유기발광 표시장치
JP5838119B2 (ja) * 2012-04-24 2015-12-24 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1450659A (zh) * 2002-04-09 2003-10-22 株式会社半导体能源研究所 半导体元件及使用该半导体元件的显示器件
CN100350632C (zh) * 2002-04-09 2007-11-21 株式会社半导体能源研究所 半导体显示器件
US20130335312A1 (en) * 2012-06-15 2013-12-19 Qualcomm Mems Technologies, Inc. Integration of thin film switching device with electromechanical systems device
WO2014035631A1 (en) * 2012-08-31 2014-03-06 Qualcomm Mems Technologies, Inc. Electromechanical systems device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154406A (zh) * 2017-05-12 2017-09-12 京东方科技集团股份有限公司 显示基板及其制作方法和显示装置
CN107154406B (zh) * 2017-05-12 2021-01-26 京东方科技集团股份有限公司 显示基板及其制作方法和显示装置
CN108889350A (zh) * 2018-07-24 2018-11-27 北京机械设备研究所 一种微流体阵列控制器
CN108970657A (zh) * 2018-07-24 2018-12-11 北京机械设备研究所 一种微流体阵列控制器的制备方法
CN108889350B (zh) * 2018-07-24 2021-04-02 北京机械设备研究所 一种微流体阵列控制器
CN108970657B (zh) * 2018-07-24 2021-04-13 北京机械设备研究所 一种微流体阵列控制器的制备方法

Also Published As

Publication number Publication date
US20150349000A1 (en) 2015-12-03
WO2015183510A1 (en) 2015-12-03
JP2017518641A (ja) 2017-07-06
TW201547007A (zh) 2015-12-16

Similar Documents

Publication Publication Date Title
CN106537592A (zh) 具有高密度存储电容器的晶体管的制造
TWI484566B (zh) 非晶氧化物半導體薄膜電晶體製造方法
CN102696005B (zh) 具有辅助电极结构的被涂覆的光转向照明装置
JP6339502B2 (ja) アモルファス酸化物半導体薄膜トランジスタ作製方法
TWI644125B (zh) 具有大穩定運動範圍之多狀態干涉調變器
CN108780797A (zh) 通过引入透明存储电容器和通孔的高孔径比显示器
CN104508829B (zh) 多栅极薄膜晶体管
CN104205389A (zh) 高电容密度金属-绝缘体-金属电容器
US20130050166A1 (en) Silicide gap thin film transistor
TW201516460A (zh) 嵌入式表面擴散器
JP2015503114A (ja) 電気機械システムデバイス
TW201211668A (en) Flexible film interferometric modulator devices and methods of forming the same
TW201333530A (zh) 機電系統可變電容裝置
TW201608278A (zh) 使一顯示器元件陣列中之薄膜電晶體免於可見光及紫外光之保護
TW201337326A (zh) 機電系統之儲存電容器及形成該系統之方法
TWI477811B (zh) 機電系統裝置
TW201329602A (zh) 機電系統可變電容器件
TW201248291A (en) Pixel via and methods of forming the same
JP2014534470A (ja) 垂直集積のためのスタックビア
TW201636677A (zh) 在微機電系統顯示器中之抗潛變反射結構
CN105531755B (zh) 使用极性反转的显示元件重设
US20140192060A1 (en) Controlling movable layer shape for electromechanical systems devices
TW201430379A (zh) 像素致動電壓調諧
US20140098109A1 (en) Movable layer design for stress control and stiffness reduction

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170322