CN106531778A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，具备：第1电极、第2电极、设置在第1电极与第2电极之间的第1导电型第1半导体区域、在第1半导体区域的第1方向上与第1半导体区域交替地设置的含有第2导电型杂质的第2半导体区域、设置在第2半导体区域内的第1绝缘体区域、设置在第1半导体区域上的第3电极、和设置在第3电极的周围的第2绝缘体区域。

Description

半导体装置
相关申请的交叉引用
本申请基于并主张2015年9月10日申请的在先日本专利申请2015－178459号的优先权，其内容整体通过引用而包含于此。
技术领域
这里说明的实施方式整体上涉及半导体装置。
背景技术
作为兼顾高耐压和低导通电阻的电力控制用半导体装置，有具备超结构造(以下还称为“SJ构造”)的纵型MOSFET(Metal OxideSemiconductor Field Effect Transistor)，该超结构造的的纵型MOSFET在n型(或p型)的半导体层中埋入p型(或n型)的半导体层，使n型区域和p型区域交替地排列。在SJ构造中，通过使n型区域所包含的n型杂质量和p型区域所包含的p型杂质量相等，虚拟地制作非掺杂区域并实现高耐压。同时，通过在高杂质浓度区域流过电流，从而能够实现低导通电阻。
作为形成SJ构造的一方法，例如有在n型的半导体层形成沟槽、用p型的半导体埋入该沟槽内来设置p型的半导体层的方法。但是，通过该方法，在p型的半导体层内容易形成空洞部(空孔(日语：空孔)，空隙(void))。
发明内容
本发明在于提供一种能够实现超结构造的特性稳定的半导体装置。
根据一实施方式，半导体装置具备：第1电极、第2电极、设置在第1电极与第2电极之间的第1导电型第1半导体区域、在第1半导体区域的第1方向上与第1半导体区域交替地设置的含有第2导电型杂质的第2半导体区域、设置在第2半导体区域内的第1绝缘体区域、设置在第1半导体区域上的第3电极、和设置在第3电极的周围的第2绝缘体区域。
根据上述构成的半导体装置，能够提供一种可实现超结构造的特性稳定的半导体装置。
附图说明
图1是第一实施方式的半导体装置的示意剖面图。
图2是表示在第一实施方式的半导体装置中第2半导体区域的平行于第1方向的方向上的长度与第3半导体区域的平行于第1方向的方向上的长度的关系的示意俯视图。
图3是在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖面图。
图4是在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖面图。
图5是在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖面图。
图6是在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖面图。
图7是在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖面图。
图8是第二实施方式的半导体装置的示意剖面图。
图9是表示在第三实施方式的半导体装置中第2半导体区域的平行于第1方向的方向上的长度与第3半导体区域的平行于第1方向的方向上的长度的关系的示意俯视图。
具体实施方式
以下，参照附图说明本发明的实施方式。另外，以下的说明中，对相同的部件等赋予相同的符号，对曾经说明过的部件等适当省略其说明。
本说明书中，为了表示器件等的位置关系，将附图的上方向记述为“上”，将附图的下方向记述为“下”。本说明书中，“上”、“下”的概念并不一定是表示与重力的朝向的关系的用语。
(第一实施方式)
本实施方式的半导体装置具备：第1电极、第2电极、设置在第1电极与第2电极之间的第1导电型第1半导体区域、在第1半导体区域的第1方向上与第1半导体区域交替地设置的包含第2导电型杂质的第2半导体区域、设置在第2半导体区域内的第1绝缘体区域、设置在第1半导体区域上的第3电极、和设置在第3电极的周围的第2绝缘体区域。
图1是本实施方式的半导体装置100的示意剖面图。图2是表示在本实施方式的半导体装置中第2半导体区域的平行于第1方向的方向上的长度与第3半导体区域的平行于第1方向的方向上的长度的关系的示意俯视图。图2的I－I线剖面图是图1(a)。图2的II－II线剖面图是图1(b)。本实施方式的半导体装置100是具备超结构造的沟槽栅型纵型MOSFET。
在图1以及图2中，设第1方向为X轴方向、设相对于X轴方向垂直的1个方向为Y轴方向(第2方向)、设相对于X轴方向以及Y轴方向垂直的方向为Z轴方向。图2的I－I线剖面以及II－II线剖面位于相对于Y轴方向垂直即平行于XZ面的面内。图1(a)以及图1(b)是与半导体装置100的Y轴方向垂直的面内的剖面图，即与XZ面平行的面内的剖面图。此外，换言之，图2是将半导体装置100从Z方向观察的情况下的示意俯视图。
半导体装置100具备：第1电极(源极电极)4、第2电极(漏极电极)6、第1导电型第1半导体区域8、第2半导体区域10、第2导电型第6半导体区域12、第7半导体区域14、第1绝缘体区域16、第1空孔18、第3电极(栅极电极)20、第2绝缘体区域(栅极绝缘膜)22、第2导电型第8半导体区域30、第1导电型第9半导体区域32、第2导电型第10半导体区域34、第3半导体区域40、第4半导体区域42、第3绝缘体区域46、第2空孔48、第4绝缘体区域50、势垒金属(barrier metal)52和上表面70。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。此外，n+型、n型、n－型的顺序意味着第1导电型的杂质浓度变低。同样，p+型、p型、p－型的顺序意味着第2导电型的杂质浓度变低。
第1电极4是半导体装置100的源极电极。第1电极4例如含有铝(Al)。
第2电极6是半导体装置100的漏极电极。第2电极6例如含有钒(V)、镍(Ni)、金(Au)、银(Ag)或锡(Sn)。
n型第1半导体区域8设置在第1电极4与第2电极6之间，具有上表面70。第1半导体区域8含有包含n型杂质的硅(Si)。n型杂质例如是磷(P)或砷(As)。第1半导体区域8是超结构造的n型的部分。
势垒金属52设置在第1电极4与第1半导体区域8之间。势垒金属52防止后述的源极电极4所使用的铝(Al)和硅直接接触从而铝和硅相互扩散的情况。势垒金属52例如包含氮化钛(TiN)、钛(Ti)、钛钨(TiW)。
第2半导体区域10在第1半导体区域8的第1方向上与第1半导体区域8交替地设置。第2半导体区域10包含p型杂质。p型杂质例如是硼(B)。第2半导体区域10是超结构造的p型的部分。
第2半导体区域10具有p型第6半导体区域12、和分别设置在第6半导体区域12内的第7半导体区域14。p型第6半导体区域12例如含有硅(Si)和p型杂质。第7半导体区域14例如含有i型(非掺杂型)的硅(Si)。
第1绝缘体区域16设置在第7半导体区域14内(第2半导体区域10内)。第1绝缘体区域16包含例如氧化硅(SiO2)。第1绝缘体区域16具有设置在第1绝缘体区域16内的第1空孔18。
在本实施方式中，在第6半导体区域12内设置有含有i型(非掺杂)硅(Si)的第7半导体区域14。因此，第2半导体区域10的p型杂质浓度从第1半导体区域8朝向第1绝缘体区域16降低，或者在比第1绝缘体区域16靠近第1半导体区域8侧设置有p型杂质浓度高的区域。
第3电极20设置在第1半导体区域8上的邻接的第2半导体区域10之间。第3电极20是半导体装置100的栅极电极。第3电极20例如含有多晶硅(Si)。
第2绝缘体区域22设置在第3电极20的周围。第2绝缘体区域22是半导体装置100的栅极绝缘膜。第2绝缘体区域22包含例如氧化硅(SiO2)。
p型第8半导体区域30设置在第2半导体区域10与第3电极20之间。p型第8半导体区域30是半导体装置100的沟道区域(基底区域)。
n型第9半导体区域32设置在第8半导体区域30上且第2半导体区域10与第3电极20之间。n型第9半导体区域32是半导体装置100的源极区域。
p+型第10半导体区域34设置在第8半导体区域30上且第2半导体区域10与第9半导体区域32之间。p+型第10半导体区域34是半导体装置100的沟道接触区域(基底接触区域)。
第3半导体区域40相对于第2半导体区域10设置在与第1方向垂直的第2方向上。第3半导体区域40具有p型第4半导体区域42、设置在第4半导体区域42内的第3绝缘体区域46、设置在第3绝缘体区域46内的第4绝缘体区域50、和设置在第4绝缘体区域50(第3绝缘体区域46)内的第2空孔48。第3半导体区域40在第1方向上的长度d2分别比第2半导体区域10在第1方向上的长度d1长。
第3绝缘体区域46例如包含通过热氧化法而形成的氧化硅(SiO2)。第4绝缘体区域50例如包含通过CVD(Chemical Vapor Deposition)法而形成的氧化硅(SiO2)，并通过BPSG(Boron Phosphorus SiliconGlass，硼磷硅玻璃)形成。
第2空孔48在第2方向上与第1空孔18连结。此外，第4半导体区域42也可以在第2方向上与第6半导体区域12连结。
本实施方式的半导体装置100中，如图2所示，在第2半导体区域的第1方向上还设置有第2半导体区域。此外，在第3半导体区域的第1方向上还设置有第3半导体区域。
接着，记载本实施方式的半导体装置100的制造方法。
本实施方式的半导体装置100的制造方法如以下这样。
以在n型第1半导体区域8的第1方向上与n型第1半导体区域8成为交替的方式，将在与第1方向平行的方向上的长度为d1的第1槽形成在与第1方向垂直的第2方向上，并且将与第1槽连结且在与第1方向平行的方向上的长度为比d1长的d2的第2槽形成在第2方向上。
在第1槽上形成p型第6半导体区域，在第2槽上形成p型第4半导体区域，在第6半导体区域上形成i型第7半导体区域，在第7半导体区域内形成第1空孔，在第4半导体区域上形成i型第5半导体区域。
使第5半导体区域氧化而形成第3绝缘体区域，将第7半导体区域的一部分氧化而在第7半导体区域内的第1空孔的周围形成第1绝缘体区域，在第3绝缘体区域内形成第4绝缘体区域和设置在第4绝缘体区域内的第2空孔。
在第1半导体区域上形成p型第8半导体区域，在第1半导体区域上形成n型第9半导体区域，在第1半导体区域上形成p型第10半导体区域。
在第1半导体区域上形成第2绝缘体区域，在第1半导体区域上形成第3电极，在第1半导体区域上形成势垒金属，在第1半导体区域上形成源极电极，与第1半导体区域的和设置有源极电极的面相反侧的面相接地形成漏极电极。
首先，如图3(a)所示，以在n型第1半导体区域8的第1方向上与n型第1半导体区域8成为交替的方式，将第1方向上的长度为d1的第1槽60形成在与第1方向垂直的第2方向上。接着，如图3(b)所示，将与第1槽60分别连结且在第1方向上的长度为比d1长的d2的第2槽62形成在第2方向上。
接着，如图4(a)所示，通过例如外延生长法，在第1槽60上形成p型第6半导体区域12。此外，通过例如外延生长法，在第2槽62上形成p型第4半导体区域42。另外，第6半导体区域12和第4半导体区域42可以相互在第2方向上被连接。
接着，如图5(a)所示，在第6半导体区域12上形成i型(非掺杂型)第7半导体区域14。此时，如图5(a)所示，在图4(a)中在第1槽60的部分，通过封闭第1槽60的上部从而在第7半导体区域14内形成第1空孔18。
此外，如图5(b)所示，在第4半导体区域42上形成i型(非掺杂型)第5半导体区域44。由于第2槽62的宽度分别比第1槽60长，因此第2槽62的上部没有像第1槽60的上部那样被封堵。
接着，如图6(a)以及图6(b)所示，例如通过在第2槽62内供给氧气，使第5半导体区域44氧化而形成第3绝缘体区域46。此外，在第2槽62内供给的氧气被从第2槽62供给到第1空孔18。之后，第7半导体区域14的一部分被氧化，在第7半导体区域14的第1空孔18内形成第1绝缘体区域16。
接着，通过例如CVD法，将BPSG向第3绝缘体区域46内导入而在第3绝缘体区域46内形成第4绝缘体区域50和设置在第4绝缘体区域50内的第2空孔48。接着将BPSG加热融解，在第3绝缘体区域46内使第4绝缘体区域50回流(reflow)。接着，对设置在第1半导体区域8上的剩余的第4绝缘体区域50进行蚀刻，通过CMP(Chemical MechanicalPolishing，化学机械研磨)除去。在图7(a)以及图7(b)中表示该阶段的图。
最后，通过离子注入法等在第1半导体区域8上形成p型第8半导体区域30、n型第9半导体区域32、p型第10半导体区域34。接着，在第1半导体区域8上形成第2绝缘体区域22、第3电极20、势垒金属52和源极电极4。接着，与第1半导体区域8的和设置有源极电极4的面相反侧的面相接地形成漏极电极6，得到图1所示的半导体装置100。
接着，记载本实施方式的半导体装置100的作用效果。
由于有在超结构造的p型部分(第2半导体区域10)流过泄漏电流的情况，因此担心半导体装置的特性不稳定。为了抑制上述情况，考虑在p型部分的一部分设置氧化膜等的绝缘体。但是，若在第1半导体区域8的上表面70设置有绝缘体，则难以在绝缘体上形成FET等的设备，因此难以将半导体装置微细化。在为了提高制造速度而做成在p型部分设置空孔的构造的情况下，有泄漏电流在空孔的内壁流过的情况，因此该问题进一步显露。
在本实施方式的半导体装置中，在第2半导体区域10内设有第1绝缘体区域16。因此，能够抑制上述的泄漏电流流过。此外，由于在第1半导体区域8的上表面70没有设置绝缘体，因此半导体装置的微细化成为可能。
通过设为在第1绝缘体区域16内设有第1空孔18的构造，能够以较高的制造速度制造半导体装置，并且能够抑制泄漏电流流过第1空孔18的内壁。
通过设为第2半导体区域的第2导电型杂质浓度从第1半导体区域8朝向第1绝缘体区域降低、或在比第1绝缘体区域16更靠近第1半导体区域8的一侧设置有p型杂质浓度高的区域的构造，从而通过设置i型(非掺杂)的半导体区域等来保护第六半导体区域12避免氧化，杂质浓度的控制变得容易。
通过将第3半导体区域40与第2半导体区域10独立地设置，从而能够在第2半导体区域10上形成FET等的半导体设备，并且能够使第1空孔18的内壁氧化而抑制流过泄漏电流。
通过使第3半导体区域40在第1方向上的长度d2比第2半导体区域10在第1方向上的长度d1长，能够容易地实现不封堵第3半导体区域40的上部而封堵第2半导体区域10的上部。由此，能够从第3半导体区域40的上部将氧气等导入到第2半导体区域10，使第1空孔18的内壁氧化。
(第二实施方式)
本实施方式的半导体装置200在是具备超结构造的平面栅型纵型MOSFET这点上与第一实施方式的半导体装置100不同。这里，对于与第一实施方式重复的点，省略记载。
图8是本实施方式的半导体装置200的示意剖面图。在本实施方式的半导体装置200以及其制造方法中也能够提供可以实现超结构造的特性稳定的半导体装置。
(第三实施方式)
本实施方式的半导体装置300在在第2半导体区域10的第1方向上设有第3半导体区域40这点上与第一实施方式的半导体装置100不同。这里，对于与第一实施方式以及第二实施方式重复的点，省略记载。
图9是表示在本实施方式的半导体装置300中第2半导体区域10的第1方向上的长度d1与第3半导体区域40的第1方向上的长度d2的关系的示意俯视图。通过这样设置第2半导体区域10和第3半导体区域40，能够按照第1方向(X轴方向)的每单位长度设置更多的第2半导体区域10以及第3半导体区域40进而实现微细化。
根据本实施方式的半导体装置300，能够提供可实现微细化的能够实现超结构造的特性稳定的半导体装置。
说明了本发明的一些实施方式以及实施例，但这些实施方式以及实施例是作为例而提示的，不意图限定发明的范围。这些新的实施方式能够以其他的各种形态实施，在不脱离发明的主旨的范围内能够进行各种的省略、置换、变更。这些实施方式及其变形包含在发明的范围和主旨内，并且包含在权利要求书所记载的发明和其等价的范围内。

Claims (5)

1.一种半导体装置，具备：
第1电极；
第2电极；
第1导电型第1半导体区域，设置在上述第1电极与上述第2电极之间；
含有第2导电型杂质的第2半导体区域，在上述第1半导体区域的第1方向上与上述第1半导体区域交替地设置；
第1绝缘体区域，设置在上述第2半导体区域内；
第3电极，设置在上述第1半导体区域上；以及
第2绝缘体区域，设置在上述第3电极的周围。
2.如权利要求1记载的半导体装置，
上述第2半导体区域的第2导电型杂质浓度从上述第1半导体区域朝向上述第1绝缘体区域降低。
3.如权利要求1或权利要求2记载的半导体装置，
上述第1绝缘体区域还具有设置在上述第1绝缘体区域内的第1空孔。
4.如权利要求3记载的半导体装置，
还具备第3半导体区域，
上述第3半导体区域具备：
第2导电型第4半导体区域，相对于上述第2半导体区域设置在与上述第1方向垂直的第2方向上；
第3绝缘体区域，设置在上述第4半导体区域内；以及
第2空孔，设置在上述第3绝缘体区域内且与上述第1空孔连结。
5.如权利要求4记载的半导体装置，
上述第3半导体区域在上述第1方向上的长度比上述第2半导体区域在上述第1方向上的长度长。
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