CN104916693A - 半导体装置 - Google Patents

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Abstract

本发明提供耐压高的半导体装置。包含第1和第2区域的半导体装置具备：第1电极、第1、第2半导体层、设置在第2区域的第3半导体层、多个第2、第3电极、第3绝缘膜、第4电极、第4绝缘膜、第5电极。第2电极隔着第1绝缘膜与第1区域的第2及第1半导体层及第2区域的第3、第2及第1半导体层对置。第3电极隔着第2绝缘膜与第1区域的第2及第1半导体层及第2区域的第3、第2及第1半导体层对置，在第2区域中的部分相互分离地设置。第3绝缘膜在第1区域的第2半导体层及第3电极上。第4电极在第1区域的第3绝缘膜及多个第2电极上。第4绝缘膜在第2区域的第2电极上。第5电极在第2区域的第3半导体层、第4绝缘膜及第3电极上。

Description

半导体装置
本申请享受以日本专利申请2014－50258号(申请日：2014年3月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
在用于开关电源等的功率MOSFET(Metal Oxide Silicon Filed EffectTransistor：金属氧化物半导体场效应晶体管)那样的半导体装置中，希望耐压较高。
发明内容
本发明提供一种耐压高的半导体装置。
根据实施方式，包含第1区域和第2区域的半导体装置具备：第1电极；设在上述第1电极上的第1导电型的第1半导体层；设在上述第1半导体层上的第2导电型的第2半导体层；设在上述第2区域中的上述第2半导体层上的第1导电型的第3半导体层；多个第2电极；多个第3电极；第3绝缘膜；第4电极；第4绝缘膜；以及第5电极。上述多个第2电极隔着第1绝缘膜而与上述第1区域中的上述第2半导体层及上述第1半导体层、以及上述第2区域中的上述第3半导体层、上述第2半导体层及上述第1半导体层相对置，并且，该多个第2电极跨越上述第1区域及上述第2区域。上述多个第3电极隔着第2绝缘膜而与上述第1区域中的上述第2半导体层及上述第1半导体层、以及上述第2区域中的上述第3半导体层、上述第2半导体层及上述第1半导体层相对置，该多个第3电极的一部分从上述第1区域跨到上述第2区域，另一部分在上述第2区域中相互分离设置。上述第3绝缘膜设置在上述第1区域中的、上述第2半导体层上以及上述第3电极上。上述第4电极设置在上述第1区域中的、上述第3绝缘膜上以及上述多个第2电极上。上述第4绝缘膜设置在上述第2区域中的上述第2电极上。上述第5电极设置在上述第2区域中的、上述第3半导体层上、上述第4绝缘膜上以及上述多个第3电极上。
附图说明
图1是第一实施方式的半导体装置100的剖面图。
图2是第一实施方式的半导体装置100的剖面图。
图3是从图1及图2的C－C’面观察下方而得到的平面图。
图4是第二实施方式的半导体装置101的平面图。
图5是第三实施方式的半导体装置102的平面图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
(第一实施方式)
图1及图2是第一实施方式的半导体装置100的剖面图。此外，图3是该半导体装置100的平面图。图3是从图1及图2的C－C’面观察下方而得到的平面图。
在图3中，终端区域(第1区域)100a是几乎不流过电流的区域。另一方面，活性区域(第2区域)100b是沿纸面垂直方向流过电流的区域。并且，图3的终端区域100a的A－A’剖面是图1。图3的活性区域100b的B－B’剖面是图2。
如图1及图2所示，半导体装置100具备：漏极电极(第1电极)1、n+型半导体基板(半导体基板)2、n型外延层(第1半导体层)3、p型半导体层(第2半导体层)4、n+型半导体层(第3半导体层)5、多个栅极电极(第2电极)6、多个源极电极(第3电极)7、栅极电极(第4电极)8、源极电极(第5电极)9、绝缘膜(第1绝缘膜)11、绝缘膜(第2绝缘膜)12、绝缘膜13、和绝缘膜(第3绝缘膜)14。
首先，对图1所示的终端区域100a的剖面进行说明。在半导体基板2的下侧，设有铝等的漏极电极1。另一方面，在半导体基板2的上侧，设有n型外延层3。为了减小半导体装置100的导通电阻，n型外延层3的杂质浓度优选较高。在n型外延层3上，设有作为基底(base)层的p型半导体层4。另外，以上的漏极电极1、半导体基板2、n型外延层3以及p型半导体层4是对终端区域100a及活性区域100b共通地设置的。
此外，贯通p型半导体层4并到达n型外延层3的多个沟槽(第1沟槽)TR1相互隔开间隔地形成。在该沟槽TR1的内侧，设有硅氧化膜等绝缘膜11。即，多个绝缘膜11是在n型外延层3上隔开间隔地设置的。
并且，隔着该绝缘膜11，在沟槽TR1内埋入有多晶硅等的栅极电极6。即，栅极电极6的侧面隔着绝缘膜11而与p型半导体层4及n型外延层3对置。并且，栅极电极6的底部隔着绝缘膜11而与n型外延层3对置。
并且，形成有贯通p型半导体层4并到达n型外延层3的多个沟槽(第2沟槽)TR2。在该沟槽TR2的内侧，设有硅氧化膜等绝缘膜12。进而，隔着该绝缘膜12，在沟槽TR2内埋入有钨等的源极电极7。即，源极电极7的侧面隔着绝缘膜12而与p型半导体层4及n型外延层3对置。并且，源极电极7的底部隔着绝缘膜12而与n型外延层3对置。
另外，在源极电极7的上部设有绝缘膜13。另一方面，在栅极电极6的上部未设置绝缘膜。
这样的多个栅极电极6及源极电极7分别隔着绝缘膜11、12，将n型外延层3及p型半导体层4夹持地交替设置。即，在绝缘膜11与绝缘膜12之间，设有n型外延层3以及p型半导体层4。
并且，在p型半导体层4上、绝缘膜11上以及绝缘膜13上，设有硅氧化膜、硅氮化膜等层间绝缘膜14。在层间绝缘膜14上以及栅极电极6上，设有铝等的栅极电极8。换言之，栅极电极8设置在绝缘膜14上，并且栅极电极8的一部分向下方延伸。并且，该一部分隔着绝缘膜11而与p型半导体层4以及n型外延层3对置。
图1所示的终端区域100a的剖面中，在漏极电极1与栅极电极8之间具有绝缘膜14，并且，在漏极电极1与源极电极7之间具有绝缘膜11。由此，终端区域100a中在电极间不流过电流。
接着，关于图2所示的活性区域100b的剖面，以与图1的区别为中心进行说明。在p型半导体层4上，设有n+型半导体层5。在n+型半导体层5的一部分中，设有p+型区域(第4半导体区域)5a。p+型区域5a到达p型半导体层4。
此外，贯通n+型半导体层5及p型半导体层4并到达n型外延层3的多个沟槽TR2相互隔开间隔地形成。在该沟槽TR2的内侧设有绝缘膜12。即，多个绝缘膜12隔开间隔地设在n型外延层3上。
并且，源极电极7隔着该绝缘膜12埋入在沟槽TR2内。即，源极电极7的侧面隔着绝缘膜12而与n+型半导体层5、p型半导体层4以及n型外延层3对置。并且，源极电极7的底部隔着绝缘膜12而与n型外延层3对置。此外，p+型区域5a与绝缘膜12相接。
并且，形成有贯通n+型半导体层5及p型半导体层4并到达n型外延层3的多个沟槽TR1。在该沟槽TR1的内侧设有绝缘膜11。并且，栅极电极6隔着该绝缘膜11埋入在沟槽TR1内。并且，在栅极电极6上设有绝缘膜11。即，栅极电极6的侧面隔着绝缘膜11而与n+型半导体层5、p型半导体层4以及n型外延层3对置。并且，栅极电极6的底部隔着绝缘膜11而与n型外延层3对置。
另外，在栅极电极6的上部设有绝缘膜15。另一方面，在源极电极7的上部未设置绝缘膜。
这样的多个栅极电极6以及源极电极7分别隔着绝缘膜11、12而将p型半导体层4及n+型半导体层5夹持地交替设置。即，在绝缘膜11与绝缘膜12之间，设有n型外延层3、p型半导体层4以及n+型半导体层5。
并且，在n+型半导体层5上、绝缘膜11上、绝缘膜15上以及源极电极7上，设有铝等的源极电极9。换言之，源极电极9设置在n+型半导体层5上、绝缘膜11上以及绝缘膜15上，并且源极电极9的一部分向下方延伸。此外，该一部分隔着绝缘膜12而与n+型半导体层5、p型半导体层4以及n型外延层3对置。此外，源极电极9经由p+型区域5a而与p型半导体层4接触。
另外，在以同一工序形成图1中的栅极电极8和图2中的源极电极9的情况下，两电极的材料相同。
如图所示，与沟槽TR1相比，沟槽TR2形成得更深。与栅极电极6相比，源极电极7形成得更深。此外，与栅极电极6用的绝缘膜11相比，源极电极7用的绝缘膜12更厚。这是因为，栅极电极6－漏极电极1间所要求的耐压与源极电极7－漏极电极1间所要求的耐压不同。由于通常后者需要更高的耐压，因此优选使源极电极7用的绝缘膜12较厚。
在图2所示的剖面中，n+型半导体基板2及n型外延层3成为漏极区域。此外，n+型半导体层5成为源极区域。并且，p型半导体层4成为漂移层。此外，如后述那样，电流从漏极电极1朝向源极电极9流动。
接着，对图3所示的半导体装置100的平面进行说明。图3是从栅极电极8及源极电极9侧观察半导体装置100的平面图。为了便于说明，指定如图示那样相互正交的x轴及y轴。首先对终端区域100a进行说明。
沿y轴方向(单方向)延伸且剖面为大致长方形的多个栅极电极6以条状设置。栅极电极6延伸到活性区域100b。并且，绝缘膜11以将各栅极电极6包围的方式设置。此外，在绝缘膜11与绝缘膜12之间存在p型半导体层4。
并且，设置将半导体装置100整体在x轴方向上横切的栅极电极8(图3中用虚线示出)。由此，沟槽TR1内的各栅极电极6通过栅极电极8相互连接(参照图1)。结果，所有的栅极电极6的电位相等。
另外，栅极电极6的至少一部分(图3的实线所示的部分)与栅极电极8连接即可。栅极电极6的其他部分(图3的双点划线所示的部分)由于在其上部设有层间绝缘膜14，从而与栅极电极8绝缘。
此外，沿y轴方向延伸且剖面为大致长方形的多个源极电极7以条状设置(图3中用双点划线示出)。源极电极7延伸到活性区域100b。并且，绝缘膜12以将各源极电极7包围的方式设置。此外，由于在源极电极7上设有绝缘膜13，因此沟槽TR2内的源极电极7不与栅极电极8连接(参照图1)。
接着，对活性区域100b进行说明。
活性区域100b中，条状的栅极电极6从终端区域100a延伸(图3中用双点划线示出)。即，栅极电极6跨越终端区域100a以及活性区域100b。并且，以将各栅极电极6包围的方式设有绝缘膜11。另外，在栅极电极6上设有绝缘膜15。
此外，多个源极电极7以点状设置。更具体地说，在终端区域100a中的1个源极电极7的延长线上，相互分离地沿Y轴方向设有多个源极电极7。并且，以将各源极电极7包围的方式设有绝缘膜12。将1个源极电极7包围的绝缘膜12与将其他源极电极7包围的绝缘膜12相分离地设置。并且，在绝缘膜12的周围存在p+型区域5a，在其外侧存在n+型半导体层5。在未设置绝缘膜12的n+型半导体层5的区域中，能够沿图3的纸面垂直方向流过电流。
这样，本实施方式的半导体装置100中，设有不是条状而是点状的源极电极7。由此，能够增大在活性区域100b中所占的有效区域、即未设置绝缘膜12的区域(图3的符号p所示的区域等)的比例。结果，能够增大流过的电流，即，能够降低导通电阻。
并且，在活性区域100b中也存在从终端区域100a延伸的源极电极7。该源极电极7是条状，且比栅极电极6短。并且，设有将半导体装置100整体在x轴方向上横切的源极电极9(图3中用虚线示出)。由此，沟槽TR2内的各源极电极7通过源极电极9相互连接(参照图2)。
这里，在从终端区域100a延伸的源极电极7上也设有源极电极9。并且，源极电极7与源极电极9连接。因此，不仅是活性区域100b中的沟槽TR2内的源极电极7，终端区域100a中的沟槽TR2内的源极电极7也成为与源极电极9相同的电位。这样，本实施方式的半导体装置100中，终端区域100a内的源极电极7不会成为浮置。由此，在终端区域100a中，也能维持源极电极7－漏极电极1间的耐压。
另外，只要从终端区域100a延伸的源极电极7的至少一部分(图3的实线所示的部分)与源极电极9连接即可。源极电极7的其他部分(图3的双点划线所示的部分)由于在其上部设有绝缘膜13，从而与源极电极9绝缘。
此外，点状的源极电极7的配置没有特别限制，例如也可以将多个源极电极7以矩阵状配置。但是，优选的是，如图3所示那样交错地(千鸟格状地)配置源极电极7。例如，优选的是，某一列中的源极电极71不配置在相邻的列中的源极电极72的正横方，而是错开地配置。即，在活性区域100b中，沿y轴方向的某一列中的源极电极7相对于相邻的列中的源极电极7，在y轴方向上偏移。此外，在活性区域100b中，源极电极7以规定的节距沿y轴方向设置，源极电极7的y轴方向的偏移量(距离)是该节距的约1/2。
在图3中流过电流的是活性区域100b中的未设置绝缘膜12的部分的、尤其是源极电极7附近的区域。通过将源极电极7如图3所示那样不以矩阵状而是交错地配置，能够减少距源极电极7较远的区域。其结果，能够流过更大的电流。
接着，说明半导体装置100的动作。在使用半导体装置100时，在半导体装置100的漏极电极1与电源端子(未图示)之间连接负载。向电源端子供给例如100V的直流电压。源极电极7、9被接地。向栅极电极6、8供给控制电压。控制信号被设定为高(high)(例如10V)或低(low)(例如0V)。
控制电压为低的情况下，在图2所示的p型半导体层4中不形成沟道。由此，半导体装置100截止。结果，在半导体装置100及负载中不流过电流。
控制电压为高的情况下，在图2所示的p型半导体层4的栅极电极6附近的区域(与栅极绝缘膜11之间的界面)形成n型的沟道。由此，电子从活性区域100b中的源极电极9，经由n+型半导体层5、p型半导体层4中形成的n沟道、n型外延层3以及n+型半导体基板2，向漏极电极1移动。这样，控制电压为高的情况下半导体装置100导通，在半导体装置100以及负载中流过电流。
此时，在半导体装置100中流过电流的是图3所示的活性区域100b中的未设置绝缘膜12的部分。重复说明，由于将源极电极7以点状设置，因此能够使设置绝缘膜12的区域减小，使大电流流过负载。此外，终端区域100a及活性区域100b中的全部的沟槽TR2内的源极电极7成为接地电位。换言之，终端区域100a的源极电极7和活性区域100b的源极电极7都不不会成为浮置。由此，能够较高地维持源极电极7－漏极电极1间的耐压。
以下，简单说明半导体装置100的制造方法的一例。首先，在n+型半导体基板2上，依次堆积成为n型外延层3的n型外延层和成为p型半导体层4的p型半导体层。此外，在堆积在活性区域100b中的p型半导体层上，堆积成为n+型半导体层5的n+型半导体层5。
接着，形成将所堆积的p型半导体层以及n型外延层(在活性区域100b中，也包括n+型半导体层)贯通的沟槽TR2。然后，将沟槽TR2的内侧表面氧化。由此形成绝缘膜12。进而，在绝缘膜12的内侧埋入源极电极7。
此外，形成将所堆积的p型半导体层以及n型外延层(在活性区域100b中，也包括n+型半导体层)贯通的沟槽TR1。然后，将沟槽TR1的内侧表面氧化。由此形成绝缘膜11。进而，在绝缘膜11的内侧埋入栅极电极6。
然后，在整个面上堆积成为绝缘膜13、15的绝缘膜。接着，选择性地去除在终端区域100a中的栅极电极6上堆积的绝缘膜和在活性区域100b中的源极电极7上堆积的绝缘膜。由此，形成用于将栅极电极6与栅极电极8连接的接触孔、以及用于将源极电极7与源极电极9连接的接触孔。
接着，在终端区域100a的整个面上，堆积成为层间绝缘膜14的绝缘膜。并且，选择性地去除栅极电极6上的绝缘膜。通过以上过程，形成n型外延层3、p型半导体层4、n+型半导体层5、栅极电极6、源极电极7以及绝缘膜11～15。
然后，在整个面上堆积成为栅极电极8及源极电极9的金属材料。并且，将堆积在终端区域100a与活性区域100b之间的金属材料去除。由此，在终端区域100a，形成与沟槽TR1内的栅极电极6连接的栅极电极8。并且，在活性区域100b，形成与沟槽TR2内的源极电极7连接的源极电极9。
通过以上这样来制造半导体装置100。另外，各工序能够使用已知的技术来进行。例如，在沟槽TR1、TR2内形成绝缘膜时也可以采用热氧化法。此外，在特定位置形成沟槽TR1、TR2或选择性地将膜去除时也可以采用平板印刷(lithography)技术以及刻蚀技术。并且，半导体层的堆积也可以采用CVD(Chemical Vapor Deposition，化学气相沉积)法。
这样，在第一实施方式中，在活性区域100b中以点状设置源极电极7。由此，能够使流过的电流增大，使导通电阻减小。并且，在活性区域100b的上方设置源极电极9，使终端区域100a及活性区域100b中的沟槽TR2内的全部源极电极7的电位成为与源极电极9相同的电位。由此，能够较高地维持半导体装置100中的源极电极7－漏极电极1间的耐压。
(第二实施方式)
图4是第二实施方式的半导体装置101的平面图。以下，以与图3的不同点为中心进行说明。半导体装置101中，在其外周也形成沟槽TR2。在沟槽TR2的内侧设有绝缘膜12。并且，在绝缘膜12的内侧埋入源极电极7。即，源极电极7设置在半导体装置101的外周。
这样，活性区域100b通过沟槽TR2被完全分离。由此，耐压设计更容易。
(第三实施方式)
图5是第三实施方式的半导体装置102的平面图。以下，以与图4的不同点为中心进行说明。半导体装置102中，终端区域100a中的条状的源极电极7与外周的源极电极7连接。
这样，与第二实施方式同样地，耐压设计更容易。并且，由于条状的源极电极7与外周的源极电极7连接，因此即使不将外周的源极电极7与上方的源极电极9直接连接也很优良，源极电极9的布局的自由度变高。
另外，各实施方式中，例示出设第1导电型为n型、第2导电型为p型的例子，但也可以设第1导电型为p型，第2导电型为n型，并且，各半导体层可以通过对半导体基板进行离子注入而形成，也可以通过堆积半导体膜而形成。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种形态实施，在不脱离发明的主旨的范围内，可以进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求所记载的发明及其等同范围内。

Claims (20)

1.一种半导体装置，包含第1区域和第2区域，其特征在于，具备：
第1电极；
第1导电型的第1半导体层，设置在上述第1电极上；
第2导电型的第2半导体层，设置在上述第1半导体层上；
第1导电型的第3半导体层，设置在上述第2区域中的上述第2半导体层上；
多个第2电极，隔着第1绝缘膜而与上述第1区域中的上述第2半导体层及上述第1半导体层、以及上述第2区域中的上述第3半导体层、上述第2半导体层及上述第1半导体层相对置，并且该多个第2电极跨越上述第1区域及上述第2区域；
多个第3电极，隔着第2绝缘膜而与上述第1区域中的上述第2半导体层及上述第1半导体层、以及上述第2区域中的上述第3半导体层、上述第2半导体层及上述第1半导体层相对置，该多个第3电极的一部分从上述第1区域跨到上述第2区域，该多个第3电极的另一部分在上述第2区域中相互分离地设置；
第3绝缘膜，设置在上述第1区域中的、上述第2半导体层上及上述第3电极上；
第4电极，设置在上述第1区域中的、上述第3绝缘膜上及上述多个第2电极上；
第4绝缘膜，设置在上述第2区域中的上述第2电极上；
第5电极，设置在上述第2区域中的、上述第3半导体层上、上述第4绝缘膜上及上述多个第3电极上。
2.如权利要求1记载的半导体装置，其特征在于，
上述第2电极跨越上述第1区域及上述第2区域而设置为条状。
3.如权利要求1记载的半导体装置，其特征在于，
上述第3电极在上述第1区域中设置为条状。
4.如权利要求1记载的半导体装置，其特征在于，
上述第3电极在上述第2区域设置为点状。
5.如权利要求4记载的半导体装置，其特征在于，
上述第3电极在上述第1区域中在单方向上延伸，并设置为条状，
在上述第1区域中的各个上述第3电极的延长线上，上述第3电极相互分离地沿上述单方向设置。
6.如权利要求5记载的半导体装置，其特征在于，
在上述第2区域中，沿着上述单方向的某个列中的上述第3电极相对于相邻的列中的上述第3电极在上述单方向上偏移。
7.如权利要求6记载的半导体装置，其特征在于，
在上述第2区域中，上述第3电极以规定的节距在上述单方向上设置，
上述第3电极的上述单方向的偏移量是上述节距的1/2。
8.如权利要求4记载的半导体装置，其特征在于，
从上述第5电极侧观察时，上述第2绝缘膜将设置为点状的各个上述第3电极包围，
在上述第2区域中，将1个上述第3电极包围的上述第2绝缘膜，与将其他上述第3电极包围的上述第2绝缘膜相分离地设置。
9.如权利要求1记载的半导体装置，其特征在于，
上述第1区域中的上述第3电极的电位与上述第2区域中的上述第3电极的电位相等。
10.如权利要求1记载的半导体装置，其特征在于，
上述第3电极中的1个设置在半导体装置的外周。
11.如权利要求10记载的半导体装置，其特征在于，
从上述第1区域跨到上述第2区域的上述第3电极，与设置在上述半导体装置的外周的上述第3电极连接。
12.如权利要求1记载的半导体装置，其特征在于，
上述第2绝缘膜比上述第1绝缘膜厚。
13.如权利要求1记载的半导体装置，其特征在于，
在上述第1区域中，上述第2电极和上述第3电极交替地设置。
14.如权利要求1记载的半导体装置，其特征在于，
在贯通上述第2半导体层并到达上述第1半导体层的多个第1沟槽的内侧，设有上述第1绝缘膜，
隔着上述第1绝缘膜，在上述第1沟槽内埋入有上述第2电极，
在贯通上述第2半导体层并到达上述第1半导体层的多个第2沟槽的内侧，设有上述第2绝缘膜，
隔着上述第2绝缘膜，在上述第2沟槽内埋入有上述第3电极。
15.如权利要求1记载的半导体装置，其特征在于，
上述第3电极比上述第2电极形成得更深。
16.如权利要求1记载的半导体装置，其特征在于，
还具备在上述第1电极上设置的第1导电型的半导体基板，
上述第1半导体层设置在上述半导体基板上。
17.如权利要求1记载的半导体装置，其特征在于，
各个上述第2电极通过上述第4电极相互连接。
18.如权利要求1记载的半导体装置，其特征在于，
各个上述第3电极通过上述第5电极相互连接。
19.如权利要求1记载的半导体装置，其特征在于，
具备第2导电型的第4半导体区域，该第2导电型的第4半导体区域设置在上述第3半导体层的一部分，并到达上述第2半导体层，
上述第5电极经由上述第4半导体区域而与上述第2半导体层接触。
20.如权利要求19记载的半导体装置，其特征在于，
上述第4半导体区域与上述第2绝缘膜相接。
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