CN106504787A - 一种嵌入式闪存及其电流比较读出电路 - Google Patents

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Abstract

本发明公开了一种嵌入式闪存及其电流比较读出电路，包括：行译码，连接存储器阵列，用于在输入信号控制下选择对应行并输出字线/字线控制信号WL/WLS；存储器阵列，存储器阵列中每行字线/字线控制信号WL/WLS与每列位线相交处对应一存储单元，用于存储信息，存储器阵列中每行字线WL/WLS与冗余位线相交处对应一冗余存储单元，以在于读操作时匹配存储单元电流以及参考电流两端的容性/阻性负载；列译码，用于在读操作时将选中存储单元接至电流比较读出电路；电流比较读出电路，用于将选中存储单元的信息转换为数字信号输出，通过本发明，能够明显提高闪存的读出可靠性。

Description

一种嵌入式闪存及其电流比较读出电路
技术领域
本发明涉及一种闪存及其电流比较读出电路，特别是涉及一种采用带隙基准源的嵌入式闪存(Eflash)及其电流比较读出电路。
背景技术
图1为一般闪存结构，包括存储器阵列(Memory array)101、行译码(未示出)、列译码(CMUX)102、电流比较器读出电路(Current comparator)103，存储器阵列中每行字线WL/WLS与每列的位线Bitline相交处对应一存储单元bitcell，存储器阵列中每行字线WL/WLS与参考位线Ref Bitline相交处对应一参考存储单元Ref bitcell；
存储器单元电路如图2，电路包括控制管NC1，NR1、选择管NC2,NR2，选择管NC2源极接地，NR2源极悬空，控制管NC1接bitline，NR1漏极接冗余位线Dummy Bitline，控制管NC1,NR1栅极连接WLS，选择管NC2，NR2栅极连接WL。
存储器阵列中每列位线Bitline和参考位线Ref Bitline连接至列译码的输入，如图3，列译码选择信号Ybl_level1、Ybl_level2连接至NMOS管的栅极，位线Bitline连接至上面的NMOS管NcY1的漏极，上面的NMOS管NcY1的源极连接至下面的NMOS管NcY2的漏极，下面的NMOS管NcY2的源极为列译码输出CL，高压信号Vpos_rd连接至NMOS管NcYR1、NcYR2的栅极，参考位线Ref Bitline连接至上面的NMOS管NcYR1的漏极，上面的NMOS管NcYR1的源极连接至下面的NMOS管NcYR2的漏极，下面的NMOS管NcYR2的源极为列译码输出CLref；
列译码输出CL、CLref连接至电流比较器读出电路(Current comparator)，如图4，电流比较器读出电路(Current comparator)由参考单元电流源Irefcell、偏置电流源Ibias、存储单元电流源Icell、NMOS管NM0-1、PMOS管PM0-1以及反相器INV1-2组成，列译码输出CLref连接至参考单元电流源Irefcell一端，参考单元电流源Irefcell一端另一端连接至NMOS管NM0漏极和NMOS管NM0、NM1栅极，NMOS管NM0、NM1源极接地，NMOS管NM1漏极接PMOS管PM0漏极和PMOS管PM0、PM1栅极，PMOS管PM0、PM1源极接电源Vpower，PMOS管PM1漏极接偏置电流源Ibias一端，偏置电流源Ibias另一端接存储单元电流源Icell一端和反相器INV1输入端，存储单元电流源Icell另一端接列译码输出CL，反相器INV1输出端接反相器INV2输入端，反相器INV2输出端为电流比较器读出电路(Current comparator)的输出Dout。
然而，图4所示的闪存结构存在参考电流漂移问题，目前为了解决这个问题，一般采用图5所示电路，用带隙基准产生参考电流，但是该结构参考电流不能真实匹配位线上寄生负载对电流的影响，读出性能差异较大。
可见，现有技术中的两类电流比较读出电路存在参考电流幅值漂移或寄生负载不匹配从而影响读出精度的问题，因此，实有必要提出一种技术手段，以解决上述问题。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种嵌入式闪存及其电流比较读出电路，其采用带隙基准源输出产生偏置电流Ibias，消除了Ibias随工艺、温度、bitcell擦写次数变化而产生的参考电流漂移。
本发明之另一目的在于提供一种嵌入式闪存及其电流比较读出电路，其Ibias端以及Icell端所连接的冗余位线dummy bitline和位线bitline在设计制造过程中连线长度相同，并且线上所连接的bitcell数量一致，因此冗余位线dummy bitline和位线bitline寄生负载相同，这样两条信号线上寄生负载对电流的影响保持一致，消除了寄生负载不同对两组电流所造成的电流差异。
为达上述及其它目的，本发明提出一种嵌入式闪存，包括：
行译码，用于在输入信号控制下选择对应行并输出字线/字线控制信号WL/WLS；
存储器阵列，存储器阵列中每行字线/字线控制信号WL/WLS与每列的位线Bitline相交处对应一存储单元bitcell，用于存储信息，存储器阵列中每行字线WL/WLS与冗余位线Dummy Bitline相交处对应一冗余存储单元Dummy bitcell，以于读操作时匹配存储单元电流以及参考电流两端的容性/阻性负载，该存储器阵列中每行字线WL/WLS连接至该行译码的输出，该存储器阵列中每列位线Bitline和冗余位线Dummy Bitline连接至列译码的输入；
列译码，用于将选中的位线Bitline和冗余位线Dummy Bitline连接至电流比较读出电路；
电流比较读出电路，用于将选中存储单元的信息转换为数字信号输出。
进一步地，该存储单元包括级联的控制管Nc1、选择管Nc2，选择管Nc2源极接地，控制管Nc1漏极接位线Bitline，选择管Nc2栅极连接字线WL，控制管Nc1栅极连接字线控制信号WLS。
进一步地，该冗余存储单元包括级联的控制管NR1、选择管NR2，选择管NR2源极悬空，控制管NR1漏极接冗余位线Dummy Bitline，选择管NR2栅极连接字线WL，控制管NR1栅极连接字线控制信号WLS
进一步地，该控制管Nc1/NR1为SONOS器件，该选择管Nc2/NR2为NMOS管。
进一步地，该列译码由至少两个NMOS管级联形成。
进一步地，该列译码包括第三NMOS管NcY1、第四NMOS管NcY2、第五NMOS管NYR1、第六NMOS管，列译码选择信号Ybl_level1、Ybl_level2连接至第三NMOS管NcY1、第四NMOS管NcY2的栅极，位线Bitline连接至第三NMOS管NcY1的漏极，第三NMOS管NcY1的源极连接至第四NMOS管NcY2的漏极，第四NMOS管NcY2的源极为列译码输出CL，高压信号Vpos_rd连接至第五NMOS管NcYR1、第六NMOS管NcYR2的栅极，冗余位线Dummy Bitline连接至第五NMOS管NYR1的漏极，第五NMOS管NYR1的源极连接至第六NMOS管NYR2的漏极，第六NMOS管NYR2的源极为列译码输出CLref。
进一步地，所述电流比较读出电路包括偏置电流源Ibias、存储单元电流源Icell、第七NMOS管NM0、第一PMOS管PM0、第二PMOS管PM1以及第一反相器INV1、第二反相器INV2。
进一步地，带隙基准源输出vnbias连接至第七NMOS管NM0栅极，第七NMOS管NM0源极接地，第七NMOS管NM1漏极接第一PMOS管PM0漏极和第一PMOS管PM0、第二PMOS管PM1栅极，第一PMOS管PM0、第二PMOS管PM1源极接电源，第二PMOS管PM1漏极接偏置电流源Ibias一端和该列译码输出CLref，该偏置电流源Ibias另一端接存储单元电流源Icell一端和第一反相器INV1输入端，该存储单元电流源Icell另一端接该列译码输出CL，该第一反相器INV1输出端接该第二反相器INV2输入端，该第二反相器INV2输出端为该电流比较读出电路的输出Dout。
为达到上述目的，本发明还提供一种电流比较读出电路，应用于嵌入式闪存，其特征在于：该电流比较读出电路采用带隙基准源输出产生偏置电流源Ibias。
进一步地，所述电流比较读出电路包括偏置电流源Ibias、存储单元电流源Icell、第七NMOS管NM0、第一PMOS管PM0、第二PMOS管PM1以及第一反相器INV1、第二反相器INV2，带隙基准源输出vnbias连接至第七NMOS管NM0栅极，第七NMOS管NM0源极接地，第七NMOS管NM0漏极接第一PMOS管PM0漏极和第一PMOS管PM0、第二PMOS管PM1栅极，第一PMOS管PM0、第二PMOS管PM1源极接电源，第二PMOS管PM1漏极接偏置电流源Ibias一端和列译码输出CLref，该偏置电流源Ibias另一端接存储单元电流源Icell一端和第一反相器INV1输入端，该存储单元电流源Icell另一端接列译码输出CL，该第一反相器INV1输出端接该第二反相器INV2输入端，该第二反相器INV2输出端为该电流比较读出电路的输出Dout。
与现有技术相比，本发明一种嵌入式闪存及其电流比较读出电路通过采用带隙基准源输出产生偏置电流Ibias，消除了偏置电流Ibias随工艺、温度、bitcell擦写次数变化而产生的参考电流漂移，同时，本发明Ibias端以及Icell端所连接的冗余位线dummybitline和位线bitline在设计制造过程中连线长度相同，并且线上所连接的bitcell数量一致，因此冗余位线dummy bitline和位线bitline的寄生负载相同，这样两条信号线上寄生负载对电流的影响保持一致，消除了寄生负载不同对两组电流所造成的电流差异，能够明显提高eflash的读出可靠性。
附图说明
图1为一般闪存结构的结构示意图；
图2为一般闪存的位线生成电路的电路示意图；
图3为一般闪存的列译码电路的电路示意图；
图4为一般闪存采用Ref bitcell(参考位线单元)的读出电路示意图；
图5为现有技术中另一种闪存结构的结构示意图；
图6为本发明一种嵌入式闪存的结构示意图；
图7为本发明较佳实施例中存储单元bitcell和冗余存储单元Dummy bitcell的细部结构；
图8为本发明较佳实施例中列译码电路的示意图；
图9为本发明较佳实施例中电流比较读出电路的电路示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图6为本发明一种嵌入式闪存的结构示意图。如图6所示，本发明一种嵌入式闪存包括：行译码(未示出)、存储器阵列(Memory array)20、列译码(CMUX)40、电流比较读出电路(Current comparator)50。
其中，行译码(未示出)为常用电路，用于在输入信号控制下选择对应行并输出字线/字线控制信号WL/WLS；存储器阵列(Memory array)20为常规结构，存储器阵列中每行字线/字线控制信号WL/WLS与每列的位线Bitline相交处对应一存储单元bitcell，用于存储信息，存储器阵列中每行字线/字线控制信号WL/WLS与冗余位线Dummy Bitline相交处对应一冗余存储单元Dummy bitcell，其作用在于读操作时匹配存储单元电流以及参考电流两端的容性/阻性负载,图7为存储单元bitcell和冗余存储单元Dummy bitcell的细部结构，每个存储单元bitcell由SONOS器件Nc1、NMOS管Nc2组成，每个冗余存储单元Dummy bitcell由SONOS器件NR1、NMOS管NR2组成；列译码(CMUX)40由NMOS管NcY1、NCY2、NYR1、NYR2组成，用于将选中的位线(bitcell)和冗余位线(Dummy Bitline)连接至电流比较读出电路(Current comparator)50；电流比较读出电路(Current comparator)50由偏置电流源Ibias、存储单元电流源Icell、NMOS管NM1、PMOS管PM0-PM1以及反相器INV1-INV2组成，用于将选中存储单元的信息转换为数字信号输出。
存储器阵列中每行字线WL/WLS连接至行译码的输出，如图7，存储单元/冗余存储单元由SONOS器件和NMOS管级联形成，存储单元最下面的选择管NMOS管Nc2源极接地vgnd，冗余存储单元最下面的选择管NMOS管NR2源极悬空，最上面的SONOS器件Nc1、NR1漏极接位线Bitline或冗余位线Dummy Bitline，最上面的SONOS器件Nc1、NR1的源极接下面的选择管NMOS管Nc2、NR2的漏极，每行字线WL/WLS与位线Bitline或冗余位线Dummy Bitline交叉点对应一存储单元(bitcell)或冗余存储单元(Dummy bitcell)。
存储器阵列中每列位线Bitline和冗余位线Dummy Bitline连接至列译码40的输入，如图8所示，列译码选择信号Ybl_level1、Ybl_level2连接至NMOS管NcY1、NcY2的栅极，位线Bitline连接至上面的NMOS管NcY1的漏极，上面的NMOS管NcY1的源极连接至下面的NMOS管NcY2的漏极，下面的NMOS管NcY2的源极为列译码输出CL，高压信号Vpos_rd连接至NMOS管NYR1、NYR2的栅极，冗余位线Dummy Bitline连接至上面的NMOS管NYR1的漏极，上面的NMOS管NcYR1的源极连接至下面的NMOS管NYR2的漏极，下面的NMOS管NYR2的源极为列译码输出CLref。
列译码输出CL、CLref连接至电流比较读出电路(Current comparator)50，如图9所示，电流比较读出电路(Current comparator)由偏置电流源Ibias、存储单元电流源Icell、NMOS管NM0、PMOS管PM0-PM1以及反相器INV1-INV2组成。带隙基准源输出vnbias连接至NMOS管NM0栅极，NMOS管NM0源极接地，NMOS管NM1漏极接PMOS管PM0漏极和PMOS管PM0、PM1栅极，PMOS管PM0、PM1源极接电源Vpower，PMOS管PM1漏极接偏置电流源Ibias一端和列译码输出CLref，偏置电流源Ibias另一端接存储单元电流源Icell一端和反相器INV1输入端，存储单元电流源Icell另一端接列译码输出CL，反相器INV1输出端接反相器INV2输入端，反相器INV2输出端为电流比较器读出电路(Current comparator)的输出Dout。
以下将配合图6-图8说明本发明的具体工作过程：
1)当本发明之嵌入式闪存(eflash)处于读操作状态，与地址对应的bitcell栅级信号WL为高电平；CL预充电到0.6V，列译码(CMUX)40根据地址选择CL与相对应Bitline相连，CLref与相对应冗余位线dummy Bitline相连；带隙基准源输出基准电压产生参考电流Ibias。
2)位线电流bitcell current(Icell)通过列译码(CMUX)40直接传输到电流比较读出电路，同Ibias比较，如果bitcell存储数据“0”，Icell电流幅值大于Ibias电流幅值，电流比较读出电路输出dout输出“0”；如果bitcell存储数据“1”，Icell电流幅值小于Ibias电流幅值，电流比较读出电路输出dout输出“1”。
可见，本发明一种嵌入式闪存及其电流比较读出电路通过采用带隙基准源输出产生偏置电流Ibias，消除了偏置电流Ibias随工艺、温度、bitcell擦写次数变化而产生的参考电流漂移，同时，本发明Ibias端以及Icell端所连接的冗余位线dummy bitline和位线bitline在设计制造过程中连线长度相同，并且线上所连接的bitcell数量一致，因此冗余位线dummy bitline和位线bitline的寄生负载相同，这样两条信号线上寄生负载对电流的影响保持一致，消除了寄生负载不同对两组电流所造成的电流差异，能够明显提高eflash的读出可靠性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种嵌入式闪存，包括：
行译码，连接存储器阵列，用于在输入信号控制下选择对应行并输出字线/字线控制信号WL/WLS；
存储器阵列，存储器阵列中每行字线/字线控制信号WL/WLS与每列的位线Bitline相交处对应一存储单元bitcell，用于存储信息，存储器阵列中每行字线WL/WLS与冗余位线Dummy Bitline相交处对应一冗余存储单元Dummy bitcell，以于读操作时匹配存储单元电流以及参考电流两端的容性/阻性负载，该存储器阵列中每行字线WL/WLS连接至该行译码的输出，该存储器阵列中每列位线Bitline和冗余位线Dummy Bitline连接至列译码的输入；
列译码，用于将选中的位线Bitline和冗余位线Dummy Bitline连接至电流比较读出电路；
电流比较读出电路，用于将选中存储单元的信息转换为数字信号输出。
2.如权利要求1所述的一种嵌入式闪存，其特征在于：该存储单元包括级联的控制管Nc1、选择管Nc2，选择管Nc2源极接地，控制管Nc1漏极接位线Bitline，选择管Nc2栅极连接字线WL，控制管Nc1栅极连接字线控制信号WLS。
3.如权利要求1所述的一种嵌入式闪存，其特征在于：该冗余存储单元包括级联的控制管NR1、选择管NR2，选择管NR2源极悬空，控制管NR1漏极接冗余位线Dummy Bitline，选择管NR2栅极连接字线WL，控制管NR1栅极连接字线控制信号WLS。
4.如权利要求2或3所述的一种嵌入式闪存，其特征在于：该控制管Nc1/NR1为SONOS器件，该选择管Nc2/NR2为NMOS管。
5.如权利要求4所述的一种嵌入式闪存，其特征在于：该列译码由至少两个NMOS管级联形成。
6.如权利要求5所述的一种嵌入式闪存，其特征在于：该列译码包括第三NMOS管NcY1、第四NMOS管NcY2、第五NMOS管NYR1、第六NMOS管，列译码选择信号Ybl_level1、Ybl_level2连接至第三NMOS管NcY1、第四NMOS管NcY2的栅极，位线Bitline连接至第三NMOS管NcY1的漏极，第三NMOS管NcY1的源极连接至第四NMOS管NcY2的漏极，第四NMOS管NcY2的源极为列译码输出CL，高压信号Vpos_rd连接至第五NMOS管NcYR1、第六NMOS管NcYR2的栅极，冗余位线Dummy Bitline连接至第五NMOS管NYR1的漏极，第五NMOS管NYR1的源极连接至第六NMOS管NYR2的漏极，第六NMOS管NYR2的源极为列译码输出CLref。
7.如权利要求6所述的一种嵌入式闪存，其特征在于：所述电流比较读出电路包括偏置电流源Ibias、存储单元电流源Icell、第七NMOS管NM0、第一PMOS管PM0、第二PMOS管PM1以及第一反相器INV1、第二反相器INV2。
8.如权利要求7所述的一种嵌入式闪存，其特征在于：带隙基准源输出vnbias连接至第七NMOS管NM0栅极，第七NMOS管NM0源极接地，第七NMOS管NM1漏极接第一PMOS管PM0漏极和第一PMOS管PM0、第二PMOS管PM1栅极，第一PMOS管PM0、第二PMOS管PM1源极接电源，第二PMOS管PM1漏极接偏置电流源Ibias一端和该列译码输出CLref，该偏置电流源Ibias另一端接存储单元电流源Icell一端和第一反相器INV1输入端，该存储单元电流源Icell另一端接该列译码输出CL，该第一反相器INV1输出端接该第二反相器INV2输入端，该第二反相器INV2输出端为该电流比较读出电路的输出Dout。
9.一种电流比较读出电路，应用于嵌入式闪存，其特征在于：该电流比较读出电路采用带隙基准源输出产生偏置电流源Ibias。
10.如权利要求9所述的一种电流比较读出电路，其特征在于：所述电流比较读出电路包括偏置电流源Ibias、存储单元电流源Icell、第七NMOS管NM0、第一PMOS管PM0、第二PMOS管PM1以及第一反相器INV1、第二反相器INV2，带隙基准源输出vnbias连接至第七NMOS管NM0栅极，第七NMOS管NM0源极接地，第七NMOS管NM0漏极接第一PMOS管PM0漏极和第一PMOS管PM0、第二PMOS管PM1栅极，第一PMOS管PM0、第二PMOS管PM1 源极接电源，第二PMOS管PM1漏极接偏置电流源Ibias一端和列译码输出CLref，该偏置电流源Ibias另一端接存储单元电流源Icell一端和第一反相器INV1输入端，该存储单元电流源Icell另一端接列译码输出CL，该第一反相器INV1输出端接该第二反相器INV2输入端，该第二反相器INV2输出端为该电流比较读出电路的输出Dout。
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