CN106486457A - 芯片载体、器件及方法 - Google Patents

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    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
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    • H01L2224/32058—Shape in side view being non uniform along the layer connector
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/32105—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting bonding areas being not aligned with respect to each other
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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Abstract

提供了芯片载体、器件及方法。根据多种实施例，一种芯片载体(100a、100b、100c、100d)可以包括：芯片支撑区(102)，被配置为支撑芯片；芯片接触区(104)，包括用于电接触所述芯片的至少一个接触垫(104c)；其中，在所述芯片接触区(104)中减薄所述芯片载体(100a、100b、100c、100d)，使得所述芯片载体(100a、100b、100c、100d)在所述至少一个接触垫(104c)处的第一厚度(104d)小于所述芯片载体(100a、100b、100c、100d)在所述芯片支撑区(102)中的第二厚度(102d)。

Description

芯片载体、器件及方法
技术领域
多个实施例总体上涉及一种芯片载体、器件及方法。
背景技术
通常情况下，可以在晶圆(或衬底或载体)上和/或中以半导体技术分离或嵌入式地加工半导体芯片(也称为集成电路/IC、芯片或微芯片)。加工就绪的芯片(例如，嵌入式集成电路)可以装配到彼此电接触的衬底中或上以形成具有一定的功能的器件，例如：智能卡或其他芯片卡。
对于芯片1502的装配(参见图15A和图15B)，胶料1504涂覆到衬底1506上。然后，将芯片1502面向下放置到胶1504中，换句话说，芯片1512的接触凸块1502面朝衬底1506的接触区1516。在芯片1502的装配过程中，将外部机械负荷和热施加到芯片1502，以使接触凸块1512与接触区1516物理接触，并固化胶1504以将芯片1502永久粘贴到衬底1506上。额外的内部机械负荷可能由于胶1504的固化过程(胶固化过程)而产生，在固化过程中，胶1504体积缩小，导致在芯片1506和衬底1506之间的张力。
由于机械负荷，芯片1502可能会变形，导致弯曲应力施加到芯片1502，这起因于在胶固化过程中胶1504的收缩和由于将芯片1506按压到衬底1506上而引起的芯片的弯曲应力的组合。
在将芯片1502装配到传统衬底1506上时，在加压固化过程中由在衬底1506后侧上的热电极支撑具有接触凸块1512的接触区1516。这会导致芯片1502在纵向上的倾斜定向(参见图15B)和芯片1502在横向上的机械弯曲(参见图15A)。例如在装配到芯片卡中时，由装配过程引起的机械应力可能会损坏器件，例如降低芯片的可靠性。例如，机械负荷可以促使芯片中的裂纹形成和裂纹扩展，导致不受控制的或不确定的行为，例如，芯片和器件的故障或机能失常。
发明内容
根据多个实施例，芯片载体可以包括：芯片支撑区，所述芯片支撑区被配置为支撑芯片；芯片接触区，所述芯片接触区包括至少一个接触垫，用于电接触芯片；其中，芯片载体在芯片接触区中变薄，以使得芯片载体在至少一个接触垫处的第一厚度小于芯片载体在芯片支撑区中的第二厚度。
附图说明
在附图中，总的来说相似的参考标记在全部不同附图中指代相同的部件。附图不一定按照比例，重点主要在于例示本发明的原理。在以下说明中，参考以下附图说明了本发明的多个实施例，在附图中：
图1A到图1D分别在横截面图中显示了根据多个实施例的芯片载体；
图2A和图2B分别在正视图或横截面图中示意性显示了根据多个实施例的芯片载体；
图3A到图3D分别在横截面图中示意性显示了根据多个实施例的方法中的根据多个实施例的芯片载体；
图4A到图4D分别在横截面图中示意性显示了根据多个实施例的方法中的根据多个实施例的器件；
图5A和图5B分别在正视图或横截面图中示意性显示了根据多个实施例的芯片载体；
图6A在正视图或横截面图中示意性显示了根据多个实施例的器件；
图6B在后视图或横截面图中示意性显示了根据多个实施例的器件；
图7A在横截面图中示意性显示了根据多个实施例的器件；
图7B在后视图或横截面图中示意性显示了根据多个实施例的芯片载体；
图8A和图8B分别在横截面图中示意性显示了根据多个实施例的方法的根据多个实施例的器件；
图9A和图9B分别在横截面图中示意性显示了根据多个实施例的方法中的根据多个实施例的器件；
图10A和图10B分别在横截面图中示意性显示了根据多个实施例的方法中的根据多个实施例的器件；
图11A到图11D分别在横截面图中示意性显示了根据多个实施例的方法中的根据多个实施例的芯片载体；
图12A到图12D分别在横截面图中示意性显示了根据多个实施例的方法中的根据多个实施例的芯片载体；
图13A到图13D分别在横截面图中示意性显示了根据多个实施例的方法中的根据多个实施例的芯片载体；
图14在示意性流程图中显示了根据多个实施例的方法；及
图15A和图15B分别显示了传统的器件。
具体实施方式
以下的详细说明参考了附图，附图通过例示显示了可以实践本发明的具体细节和实施例。
本文使用词语“示例性的”来表示“充当示例、实例或说明”。本文描述为“示例性的”任何实施例或设计都不必然解释为相对于其他实施例或设计是优选地或有优势的。
相关于“在侧面或表面上”形成的沉积材料使用的词语“在……上”在本文中用于表示可以“直接”，例如直接接触，在隐含的侧面或表面上形成沉积材料。相关于“在侧面或表面上”形成的沉积材料使用的词语“在……上”在本文中用于表示“间接”在隐含的侧面或表面上形成沉积材料，具有布置在隐含的侧面或表面与沉积材料之间的一个或多个额外的层。
相关于结构(或衬底、晶圆或载体)的“横向”延伸或“横向”紧邻于使用的术语“横向”可以在本文用于表示沿衬底、晶圆或载体的表面的延伸或位置关系。其表示衬底的表面(载体的表面或晶圆的表面)可以充当参考，通常称为衬底的主要加工表面(载体或晶圆的主要加工表面)。此外，相关于结构的(或结构元件的)“宽度”使用的术语“宽度”在本文可以用于表示结构的横向延伸。此外，相关于结构的(或结构元件的)高度使用的术语“高度”在本文可以用于表示沿垂直于结构的表面(例如垂直于结构的主要加工表面)的方向的结构的延伸。相关于层的“厚度”使用的术语“厚度”在本文可以用于表示层垂直于沉积层的支撑物(材料)的表面的空间延伸。如果支撑物的表面平行于衬底的表面(例如平行于主要加工表面)，沉积在支撑物上的层的“厚度”就可以与层的高度相同。此外，“垂直”结构可以被称为在垂直于横向(例如垂直于衬底的主要加工表面)的方向上延伸的结构，“垂直”延伸可以被称为沿垂直于横向的方向的延伸(例如垂直于衬底的主要加工表面的延伸)。
根据多个实施例，可以减小在装配过程中芯片受到的机械应力。说明性地，可以提供器件(也称为芯片器件、模块或半导体模块)，器件包括装配的芯片，其中，器件包括高可靠性。
根据多个实施例，可以提供用于半导体模块的衬底(也称为芯片载体)。芯片可以以倒装芯片技术装配，也称为“衬底上倒装芯片”(常用)。换句话说，芯片可以借助其接触区朝向芯片载体来装配。
根据多个实施例，可以提供半导体模块，例如FCOS模块，包括一个或多个电路结构。每一个电路结构都可以被配置为提供预定的功能，如除了别的以外，可以是非接触式通信(也称为非接触式通信电路)、储存或显示信息。例如，可以以“线圈整合模块非接触式”(COM-CL)技术配置电路结构。在此情况下，电路结构可以包括线圈或由线圈形成，例如扁平线圈(例如由箔形成)。
根据多个实施例，薄或非常薄的芯片可以装配到芯片载体上。非常薄的芯片可以具有从约30μm到80μm范围内的厚度，薄的芯片可以具有在约80μm到约200μm范围内的厚度。例如，包括非接触式通信电路的器件可以提供非接触式芯片卡，例如用于象“公共交通”、“标识(ID)”或“银行业”的应用。
在FCOS组件中，芯片的端子(接触端)由金属接触凸块覆盖，金属接触凸块例如以凸点技术(金球凸点)、化学镀镍-金(NiAu)技术(NiAu凸块)或其他适当的技术例如由金属(例如金)制成。
根据多个实施例，形成开口可以包括冲孔、蚀刻、激光烧蚀中的至少一个或由冲孔、蚀刻、激光烧蚀中的至少一个形成。
图1A、图1B、图1C和图1D分别在横截面图中示意性地显示了根据多个实施例的芯片载体100a到100d(例如沿第一支撑面102t观察的)，包括芯片支撑区102，被配置为支撑芯片(未示出)，和芯片接触区104，包括至少一个接触垫104c。每一个芯片载体100a到100d都可以在芯片接触区104中减薄，以使得每一个芯片载体100a到100d在至少一个接触垫104c的第一厚度104d小于每一个芯片载体100a到100d在芯片支撑区102的第二厚度102d。
根据多个实施例，至少一个接触垫104c限定接触面104s，当在每一个芯片载体100a到100d上接收芯片时，在接触面104s物理接触芯片。说明性地，接触面104s可以是芯片接触区104在每一个芯片载体100a到100d的第一侧(说明性地，前侧)上的正面，例如至少一个接触垫104c的正面。
根据多个实施例，芯片支撑区102限定用于支撑芯片的第一支撑面102t，和用于在接收芯片时，例如压在每一个芯片载体100a到100d上时，支撑芯片支撑区104的第二支撑面102b。说明性地，第一支撑面102t可以是芯片支撑区102在每一个芯片载体100a到100d的第一侧(说明性地，前侧)上的正面。说明性地，第二支撑面102b可以是芯片支撑区102在每一个芯片载体100a到100d的第二侧(说明性地，背侧)上的背面。
根据多个实施例，芯片接触区104限定用于在接收芯片时，例如压在每一个芯片载体100a到100d上时，支撑芯片接触区104的第三支撑面104b。说明性地，第三支撑面104b可以是芯片接触区104在每一个芯片载体100a到100d的第一侧(说明性地，前侧)上的背面。
根据多个实施例，第一支撑面102t、第二支撑面102b、第三支撑面104b、接触面104s中的至少一个可以是平面。第一支撑面102t和接触面104s可以布置在每一个芯片载体100a到100d的第一侧上，第二支撑面102b和第三支撑面104b可以布置在每一个芯片载体100a到100d与第一侧相对相对的第二侧上。当在芯片支撑区102上接收芯片时，第一支撑面102t和接触面104s可以朝向芯片。在装配芯片过程中，第二支撑面102b和第三支撑面104b可以朝向支撑元件。
根据多个实施例，第二支撑面102b可以基本上平行于(换句话说，具有小于约10°，例如小于约5°，例如小于约1°的最大倾斜，例如平行于)接触面104s、第三支撑面104b、第一支撑面102t中的至少一个(例如至少成对地)。换句话说，第二支撑面102b可以基本上平行于接触面104s、第三支撑面104b和/或第一支撑面102t。
根据多个实施例，接触面104s和第三支撑面104b中的至少一个布置在第一支撑面102t和第二支撑面102b之间。例如，第三支撑面104b可以布置在第一支撑面102t和第二支撑面102b之间，如图1A所示的(换句话说，第三支撑面104b可以凹陷到芯片载体100a中)。在此情况下，芯片载体100a可以包括凹陷的第三支撑面104b。可替换地或者另外地，接触面104s可以布置在第一支撑面102t和第二支撑面102b之间，如图1B、图1C和图1D所示的(换句话说，接触面104s可以凹陷到每一个芯片载体100a到100d中)。在此情况下，每一个芯片载体100a到100d可以包括凹陷的接触面104s。
根据多个实施例，在接触面104s和第三支撑面104b之间的距离可以小于在第一支撑面102t和第二支撑面102b之间的距离。在接触面104s和第三支撑面104b之间的距离可以限定第一厚度104d。在第一支撑面102t和第二支撑面102b之间的距离可以限定第二厚度102d。
第一厚度104d可以小于第二厚度102d的约90％，例如小于第二厚度102d的约80％，例如小于第二厚度102d的约70％，例如小于第二厚度102d的约60％，例如小于第二厚度102d的约50％，例如小于第二厚度102d的约40％，例如从在第二厚度102d的约30％到第二厚度102d的约80％的范围中。
根据多个实施例，至少一对接触面104s和第一支撑面102t；或者第二支撑面102b和第三支撑面104b可以共面(成对地)。如，接触面104s和第一支撑面102t可以共面，如图1A所示的。可替换地或者另外地，第二支撑面102b和第三支撑面104b可以共面，如图1B、图1C和图1D所示的。
根据多个实施例，每一个芯片载体100a到100b可以包括在芯片接触区104中与至少一个接触垫104c交叠的凹部104r。换句话说，在横向中，凹部104r的周边可以比至少一个接触垫104c的周边延伸得更远。例如，至少一个接触垫104c的横向延伸可以小于凹部104r的横向延伸。
根据多个实施例，至少一个接触垫104c可以布置在凹部104r的对面，如图1A所示的。换句话说，至少一个接触垫104c可以布置在第一侧上，凹部104r可以布置在第二侧上。
可替换地，至少一个接触垫104c可以布置在凹部104r的同侧上，如图1B、图1C和图1D所示的。换句话说，至少一个接触垫104c可以布置在第一侧上，凹部104r可以布置在第一侧上。
至少一个接触垫104c可以被布置为远离第三支撑面104b，如图1A、1B和图1C所示的。
可替换地，至少一个接触垫104c可以包括第三支撑面104b的至少一部分，如图1D所示的。换句话说，至少一个接触垫104c可以在第二侧上暴露出。
根据多个实施例，至少一个接触垫104c可以布置在凹部中，如图1B所示的。可替换地或者另外地，至少一个接触垫104c可以至少部分地由凹部104r露出。换句话说，至少一个接触垫104c的至少一部分可以由凹部104r露出。
芯片载体100a可以被配置为在第一侧上接收芯片。例如，芯片载体100a可以被配置为在芯片载体100a与凹部104r相对的侧面上接收芯片(未示出)，例如如果至少一个接触垫104c布置在凹部104r的对面。可替换地，芯片载体100b到100c可以被配置为在形成凹部104r的芯片载体100b到100c的侧面上接收芯片，例如如果至少一个接触垫104c布置在凹部104r中或者至少部分地由凹部104r暴露出。
根据多个实施例，例如至少在芯片支撑区102或芯片接触区104的一个中(换句话说，例如至少在芯片支撑区102和芯片接触区104的一个中)，每一个芯片载体100a到100c可以包括包含多于一层的叠层物或由包含多于一层的叠层物形成。叠层物可以包括至少一个箔，基层箔、金属箔中的至少一个。例如叠层物可以是箔。
可替换地，例如至少在芯片支撑区102或芯片接触区104的一个中，芯片载体100b到100c可以包括引线框，或由引线框形成。引线框可以包括金属或合金，或者由金属或合金形成。金属或合金分别可以原则上包括每一种适合的金属，例如镍或铜的至少一个。根据多个实施例，合金可以包括铜基合金或镍基合金或由铜基合金或镍基合金形成。合金可以进一步包括合金元素，例如锡或锌的至少一个。
图2A在正视图或横截面图中(例如具有垂直于第一支撑面102t的观察方向)示意性例示了根据多个实施例的芯片载体200a，例如芯片载体100a到100d中的一个或以下所述的另一个芯片载体。根据多个实施例，芯片接触区104可以由芯片支撑区102部分围绕。例如，在至少一个方向上，芯片接触区104可以比芯片支撑区102延伸得更远。
图2B在正视图或横截面图中(类似于图2A)示意性例示了根据多个实施例的芯片载体200b，例如芯片载体100a到100d中的一个或以下所述的另一个芯片载体。根据多个实施例，芯片接触区104可以由芯片支撑区102(完全)围绕。
图3A、图3B、图3C和图3D分别在横截面图(类似于图1A)中示意性例示了根据多个实施例的方法中的根据多个实施例的芯片载体，例如类似于在前所示芯片载体100a到100d中的一个配置的。
每一个芯片载体300a到300d可以包括叠层物或由叠层物形成，叠层物包括以下的至少一个：电隔离基层302、基层302上的，换句话说，在每一个芯片载体300a到300d的第一侧上的第一金属化部304，基层302上的，换句话说，在每一个芯片载体300a到300d的第二侧上的第二金属化部306。换句话说，电隔离基层302可以布置在第一金属化部304与第二金属化部306之间。
例如，例如至少在芯片支撑区102或芯片接触区104的一个中，每一个芯片载体300a到300d可以包括电隔离基层302和第一金属化部304，或由电隔离基层302和第一金属化部304形成。换句话说，至少在芯片接触区104中，可以对第二金属化部306进行开口或者至少部分去除第二金属化部306，如图3A和图3C所示。例如，芯片接触区104的第二侧可以没有金属，如图3A所示。
可替换地，例如至少在芯片支撑区102或芯片接触区104的一个中，每一个芯片载体300a到300d可以包括电隔离基层302和第二金属化部306，或由电隔离基层302和第二金属化部306形成。换句话说，至少在芯片接触区104中，可以对第一金属化部304进行开口或者至少部分去除第一金属化部304，如图3A和图3B所示。
根据多个实施例，可以构造第一金属化部304以形成至少一个接触垫104c，如图3A和图3B所示。换句话说，第一金属化部304可以包括至少一个接触垫104c。例如，芯片载体300a和300b可以包括开口304o(也称为沟槽304o)，至少部分地围绕至少一个接触垫104c。开口304o可以至少延伸通过第一金属化部304。开口304o可以布置在第一侧上。换句话说，第一金属化部304可以包括包含至少一个接触垫104c或由至少一个接触垫104c形成的至少一个第一部分(例如在芯片接触区104中)，和由开口304o与第一部分分离的至少一个第二部分(例如在芯片支撑区102中)。第一金属化部304的第二部分可以至少部分地围绕该至少一个接触垫104c。第一金属化部304的第二部分可以包括第一支撑面102t。开口304o可以至少部分地，例如在第一侧上，暴露出电隔离基层302(换句话说，开口304o可以暴露出电隔离基层302的至少一部分)。
根据多个实施例，可以构造第二金属化部306以在至少一个接触垫104c的对面形成凹部104r，如图3A所示。换句话说，可以在芯片接触区104中对第二金属化部306进行开口，以提供在芯片载体300a中的凹部104r。凹部104r可以至少部分地露出电隔离基层302，例如在第二侧上。凹部104r可以与开口304o交叠，以使得电隔离基层302的至少一部分302e可以在两侧(第一侧和第二侧)上暴露出，如图3A所示。可替换地或者另外地，电隔离基层302的至少一部分302e(例如部分围绕至少一个接触垫104c的至少一部分302e)可以没有金属。
电隔离基层302的至少一部分302e可以布置在芯片载体300a的连接区314中(说明性地，进一步减薄的区)。芯片载体300a可以包括在连接区314中的第三厚度314d，小于芯片载体300a在芯片接触区104，例如在至少一个接触垫104c，中的第一厚度104d(例如由于露出的电隔离基层302)。换句话说，芯片载体300a可以包括在连接区314中的第三厚度314d，小于芯片载体300a在芯片支撑区102中的第二厚度104d。
连接区314可以围绕芯片接触区104。连接区314可以布置在芯片接触区104与芯片支撑区102之间(例如由芯片支撑区102围绕)。
第三厚度314d(进一步减薄的区)可以在连接区314中提供芯片载体300a减小的应力/应变率。换句话说，在芯片接触区104中，例如在至少一个接触垫104c，的芯片载体100a的应力/应变率(第一应力/应变率)可以大于在连接区314中的芯片载体300a的应力/应变率(第三应力/应变率)。此外，在芯片支撑区102中的芯片载体100a的应力/应变率(第二应力/应变率)可以大于在连接区314中的芯片载体300a的应力/应变率。可任选地，第二应力/应变率可以大于第一应力/应变率。
应力/应变率可以理解为达到一定应变所需的应力。说明性地，应力/应变率越低，材料或区域就越容易变形。应力/应变率可以定义材料或区域的下列参数中的至少一个：极限强度；屈服强度(也称为屈服点)，杨氏模量，刚度。应力/应变率越大，下列参数中的至少一个就越大：极限强度；屈服强度，杨氏模量，刚度模量。
刚度可以理解为材料或区域对变形的抵抗。例如，可以提供芯片载体300a在连接区314中减小的刚度。换句话说，芯片载体100a在芯片接触区104，例如在至少一个接触垫104c，中的刚度(第一刚度)可以大于芯片载体300a在连接区314中的刚度(第三刚度)。此外，，芯片载体100a在芯片支撑区102中的刚度(第二刚度)可以大于芯片载体300a在连接区314中的刚度。可任选地，第二刚度可以大于第一刚度。
凹部104r的深度可以由第二金属化部306的厚度来限定，例如凹部104r的深度可以基本上等于第二金属化部306的厚度。
可以按照第三厚度314d调整连接区314在远离至少一个接触垫104c的方向上(例如平行于第一支撑面102t)的延伸304d(例如开口304o的延伸)。根据多个实施例，延伸304d可以大于第三厚度314d的约400％，例如大于第三厚度314d的约500％，大于第三厚度314d的约600％，大于第三厚度314d的约700％，大于第三厚度314d的约800％，例如大于第三厚度314d的约900％，例如大于第三厚度314d的约1000％，例如在从第三厚度314d的约400％到约1500％的范围中。例如，延伸304d可以大于约100μm，例如大于约120μm，例如大于约140μm，例如大于约160μm，例如大于约180μm，例如大于约200μm，例如大于约250μm，例如大于约300μm，例如在从约150μm到约500μm的范围中。第三厚度314d可以在从约10μm到约50μm的范围中，例如在从约20μm到约40μm的范围中，例如约25μm。
至少一个接触垫104c(例如至少一个接触垫104c中的每一个接触垫)例如平行于第一支撑面102t的延伸可以在从约200μm到约400μm的范围中，例如约300μm。
对于所示的芯片载体300a，可替换地，凹部104r可以由图3B中所示的间隔层308提供。换句话说，芯片载体300b可以包括间隔层308。间隔层308可以布置在第一金属化部304上，例如至少部分地在芯片支撑区102中。换句话说，间隔层308可以至少部分地在芯片支撑区102中覆盖第一金属化部304。
可任选地，间隔层308可以延伸到芯片接触区104中。例如，间隔层308可以至少部分覆盖开口304o，例如与开口304o中的电隔离基层302物理接触。可替换地，开口304o可以延伸通过间隔层308和第一金属化部304。
可任选地，间隔层308可以至少部分地在至少一个接触垫104c上延伸。换句话说，至少一个接触垫104c可以部分地由间隔层308覆盖。间隔层308可以包括通过间隔层308延伸的开口以提供凹部104r。凹部104r可以至少部分地暴露出至少一个接触垫104c。换句话说，凹部104r可以暴露出至少一个接触垫104c的至少一部分。可替换地，例如当开口304o通过间隔层308和第一金属化部304延伸时，凹部104r可以(完全)暴露出至少一个接触垫104c。
在使用间隔层308时，间隔层308可以包括第一支撑面102t。换句话说，在芯片载体300b上接收的芯片可以由间隔层308支撑。说明性地，间隔层308限定了在芯片和至少一个接触垫104c(例如其接触面104s)之间的距离。
根据多个实施例，在芯片接触区104和芯片支撑区102中的至少一个上共形地形成间隔层308。换句话说，间隔层308的表面轮廓可以类似于芯片载体300b(如在芯片接触区104和芯片支撑区102的至少一个中)、例如以下的至少一个：第一金属化部304、开口304o、电隔离基层302的表面轮廓。
可替换地，在芯片接触区104和芯片支撑区102中的至少一个上非共形地形成间隔层308。换句话说，间隔层308的表面轮廓可以不同于芯片载体300b(如在芯片接触区104和芯片支撑区102的至少一个中)、例如以下的至少一个：第一金属化部304、开口304o、电隔离基层302的表面轮廓。例如，间隔层308可以包括平面轮廓(例如在开口304o上)，例如包括第一支撑面102t或由第一支撑面102t形成。
根据多个实施例，间隔层308可以具有从约10μm到约50μm的范围中的厚度，例如在从约20μm到约40μm的范围中的厚度(例如至少在芯片支撑区102上)。
间隔层308可以包括各种各样的材料或由各种各样的材料形成，例如包括电绝缘材料。这可以提供芯片与第一金属化部304的电隔离。
例如，间隔层308可以包括阻焊材料或由阻焊材料形成，例如非金属材料或阻焊剂。例如，间隔层308可以包括聚合物阻焊层或由聚合物阻焊层形成，例如阻焊剂，例如树脂(如环氧树脂)。另外，阻焊材料可以包括氧化物或由氧化物形成，例如氧化物阻挡材料，例如金属氧化物。
可替换地，间隔层308可以包括粘合剂或由粘合剂形成，例如聚合物粘合剂，例如环氧粘合剂。
可任选地，间隔层308可以包括间隔颗粒或由间隔颗粒形成(如电绝缘间隔颗粒)，例如具有从约10μm到约50μm的范围中的，例如从约20μm到约40μm的范围中的尺寸，例如直径。间隔颗粒可以包括聚合物或由聚合物形成。
凹部104r的深度可以由(例如在芯片支撑区102中的)间隔层308的厚度限定，例如凹部104r的深度可以基本上等于(例如在芯片支撑区102中的)间隔层308的厚度。
对于每一个芯片载体300a和300b，可替换地，第二金属化部306可以包括至少一个接触垫104c，如图3C和图3D所示的。例如，可以构造第二金属化部306以形成至少一个接触垫104c，如图3C所示。换句话说，第二金属化部306可以包括至少一个接触垫104c。例如，芯片载体300c可以包括开口304o(也被称为沟槽304o)，至少部分地围绕该至少一个接触垫104c。开口304o可以至少延伸通过第二金属化部306。开口304o可以布置在第二侧面上。换句话说，第二金属化部306可以包括包含至少一个接触垫104c或由至少一个接触垫104c形成的至少一个第一部分(例如在芯片接触区104中)，和由开口304o与第一部分分离的至少一个第二部分(例如在芯片支撑区102中)。第二金属化部306的第二部分可以至少部分地围绕该至少一个接触垫104c。第二金属化部306的第二部分可以包括第二支撑面102b。开口304o可以至少部分地，例如在第二侧上，露出电隔离基层302。
可任选地，该至少一个接触垫104c可以连接到(例如由至少一个电线)第一金属化部304和第二金属化部306中的至少一个的第二部分。例如，该至少一个接触垫104c可以例如在至少一个方向上连接到第二金属化部306的第二部分，如图3D中示例性所示的。可替换地或者另外地(未示出)，该至少一个接触垫104c可以(例如在至少一个方向上)连接到例如芯片载体300a、芯片载体300b中的至少一个中的第一金属化部304的第二部分。
如图3C和图3D所示的，凹部可以由电隔离基层302和第一金属化部304提供(说明性地，由通过电隔离基层302和第一金属化部304延伸的开口提供)。换句话说，芯片载体300c和300d可以包括通过电隔离基层302和第一金属化部304延伸的开口以形成凹部104r。凹部的底部可以由该至少一个接触垫104c，例如由接触面104s提供。换句话说，凹部104r可以露出接触面104s。
凹部104r的深度可以由(例如在芯片支撑区102中的)第二金属化部306和电隔离基层302的厚度限定，例如凹部104r的深度可以基本上等于(例如在芯片支撑区102中的)第二金属化部306的厚度和电隔离基层302的厚度的总和。
根据多个实施例，电隔离基层302可以具有从约10μm到约50μm的范围中的厚度，例如在从约20μm到约30μm的范围中的，例如约25μm的厚度。
根据多个实施例，第一金属化部304或第二金属化部306中的至少一个可以具有从约5μm到约30μm的范围中的厚度，例如在从约10μm到约20μm的范围中的，例如约15μm的厚度。
根据多个实施例，电隔离基层302包括聚合物或由聚合物(例如聚酰亚胺)形成，例如箔(聚合物箔)的形式。例如，电隔离基层302可以包括弹性体或热塑性材料或由弹性体或热塑性材料形成。
根据多个实施例，第一金属化部304或第二金属化部306中的至少一个可以包括金属或由金属形成，例如铜、镍等，例如金属箔。可替换地或者另外地，第一金属化部304或第二金属化部306中的至少一个可以包括至少部分电沉积金属层或由至少部分电沉积金属层形成。例如，形成第一金属化部304或第二金属化部306中的至少一个可以包括形成种子层(例如在基层上，例如在第一侧或第二侧的至少一个上)，及在至少一个种子层上电沉积(电镀)一个或多个金属层(一个或多个电沉积金属层)。
对于芯片载体300a的第二侧上的凹部104r，可替换地或者另外地，可以例如在间隔层308中的第一侧上形成凹部104r。换句话说，芯片载体300a可以包括凹部104r，可以可任选地包括间隔层308和形成于间隔层308中的另外的凹部104r，类似于芯片载体300b。在此情况下，连接区314可以免于间隔层308(不受覆盖)。这可以实现使芯片载体300a适应于更大的突出高度。
对于芯片载体300a的第一侧上的凹部104r，可替换地或者另外地，凹部104r可以在电隔离基层302中至少形成或延伸，类似于芯片载体300c或300d。芯片载体300b的凹部104r可以延伸通过间隔层308，并通过电隔离基层302，类似于芯片载体300c。在此情况下，芯片载体300b的凹部104r还可以延伸通过第一金属化部304，至少一个接触垫104c可以由第二金属化部306提供。这可以实现使芯片载体300a适应于更大的突出高度。
图4A、图4B、图4C和图4D分别在横截面图(类似于图1A)中示意性例示了根据多个实施例的方法中的根据多个实施例的器件400a到400d。每一个器件400a到400d都可以包括芯片载体402和芯片404。
芯片载体402可以类似于芯片载体300a到300d的任意一个来配置。可替换地，每一个芯片载体402可以类似于本文所述的另一个芯片载体来配置，例如芯片载体100a到100d、芯片载体500a、500b的任意一个。
芯片载体402可以包括芯片支撑区102，被配置为支撑芯片404，例如芯片404具有小于或等于芯片支撑区102的尺寸。此外，芯片载体402可以包括芯片接触区104，包括至少一个接触垫104c，用于电接触芯片104。
芯片载体402可以在芯片接触区104中减薄，以使得在至少一个接触垫104c的芯片载体402的厚度104d(第一厚度，例如参见如图1A至1D)小于在芯片支撑区102的芯片载体402的厚度102d(第二厚度，例如参见图1A至1D)。
根据多个实施例，芯片404可以包括至少一个接触突起部404p。至少一个接触突起部404p可以具有在从约10μm到约50μm的范围中的，例如在从约20μm到约40μm的范围中的，例如在从约25μm到约35μm的范围中的，例如约30μm的突出高度404d(从芯片404延伸离开)。
根据多个实施例，可以在芯片载体402上接收芯片404，以使得至少一个接触突起部404p至少部分地延伸到芯片接触区104中，如到凹部104r中。至少一个接触突起部404p可以物理接触至少一个接触垫104c，例如其接触面104s(例如参见图1至图1D)。至少一个接触突起部404p可以电接触(电连接)至少一个接触垫104c，例如其接触面104s。
根据多个实施例，在第一厚度和第二厚度之间的差小于突起高度404d。说明性地，在第一厚度和第二厚度之间的差可以限定凹部104的深度。凹部104的深度可以小于突起高度404d。说明性地，这可以实现由接触面104s接触至少一个接触突起部404p。
根据多个实施例，至少一个接触突起部404p可以包括凸点或由凸点形成。
根据多个实施例，至少一个接触突起部404p可以包括金属或由金属形成，例如焊料，例如，包括以下至少一个或由以下至少一个形成：锡(Sn)、铅(Pb)。例如，焊料可以是锡基焊料合金或铅基焊料合金。可任选地，焊料合金可以包括合金元素，如Mg、Zn、Zr、Ni、Pd或Au。
可任选地，每一个器件400a到400d可以包括布置在芯片404和芯片载体402之间的粘合层(未示出，例如参见图8A或图8B)。粘合层可以被配置为将芯片404粘附到芯片支撑区102上。
如图4A所示，芯片载体402可以类似于芯片载体300a。芯片载体402可以在芯片接触区104和芯片支撑区102之间的连接区314。连接区314可以被配置为将芯片接触区与芯片支撑区弹性耦合，以使得可以通过使得连接区314变形而移位至少一个触点以便接收芯片404的至少一个接触突起部404p。
连接区314可以响应于施加到芯片接触区104的机械负荷(例如压力)而变形，以使得可以位移芯片接触区104以便接收芯片404的接触突起部404p。换句话说，芯片接触区104可以借助连接区由芯片支撑区102可移动地(例如弹性地)支撑。换句话说，芯片接触区104和芯片支撑区102由可变形的连接区314连接，其中，可变形的连接区314至少可弹性变形或塑性变形。换句话说，连接区314被配置为响应于施加到芯片接触区域104的机械负荷而变形，使得芯片接触区域104可以由机械负荷移动(移位)，例如，在不失去芯片支撑区的支撑的情况下借助连接区。例如，可以配置在芯片接触区104和芯片支撑区102之间的连接区314以使得芯片接触区104借助连接区314由芯片支撑区102弹性支撑。
例如，连接区314可以被配置为当相对于芯片支撑区102位移芯片接触区104(例如接触面104s)时可弹性变形(偏转)，例如如果连接区314包括弹性材料或由弹性材料(如弹性体)形成。换句话说，连接区314可以被配置为将芯片弹性接触区102(例如接触面104s)与芯片支撑区102弹性耦合。可替换地或者另外地，例如如果连接区314包括热塑性材料或由热塑性材料形成，连接区314可以被配置为当相对于芯片支撑区102位移芯片接触区104(例如接触面104s)时可弹性变形。
弹性变形(也可以被称为柔性耦合)可以理解为变形(例如，通过弯曲、拉伸或压缩)，其能够在变形或偏转(例如，位移或扭曲)后，换句话说，在释放后，独立地返回到原始结构(例如，形状或位置)。塑性变形可以理解为在变形后，换句话说，在释放后，保持变形。根据多个实施例，连接区314可以被配置为包括弹性变形和塑性变形的叠加。
通过使得在连接区314的芯片载体402变形，可以在第一侧上的芯片接触区104中形成凹部104r，如图4A所示。根据多个实施例，芯片载体402在连接区314中变形，以便在第一侧上的芯片接触区104中形成凹部104r，如图4A所示。例如，芯片载体402可以在连接区314中变形。例如，芯片载体300a可以包括在第二侧上的凹部104r。在使得芯片接触区104移位时，芯片接触区104可以移动到第二侧上的凹部104r，以使得一个凹部104r在第一侧上，如图4A所示。在此情况下，当在芯片载体402上接收芯片404时，第三支撑面104b可以与第二支撑面102b共面。换句话说，至少一个接触突起部404p可以延伸到由连接区314中的芯片载体402变形提供的在第一侧上的凹部104r中，其中，至少一个接触突起部404p可以接触至少一个接触垫104c。例如，当芯片载体402在连接314区中变形时，电隔离基层302可以皱缩成波状。
根据多个实施例，芯片404的至少一个接触突起部404p可以至少部分延伸到第一侧上的凹部104r中，以使得芯片404被设置为基本上平行于芯片支撑区102，如平行于其第一支撑面102t。
电隔离基层302可以完全暴露在至少连接区314中。如前所述，芯片载体402在连接区314中的第三厚度314d可以小于以下至少一个：第一厚度104d或第二厚度102t。
如图4B所示，芯片载体402可以类似于芯片载体300b。在此情况下，至少一个接触突起部404p可以延伸到由间隔层308中的开口提供的凹部104r中并接触至少一个接触垫104c。如图4C所示，芯片载体402可以类似于芯片载体300c，如图4D所示，芯片载体402可以类似于芯片载体300d。在此情况下，至少一个接触突起部404p可以延伸到由电隔离基层302和第一金属化部304中的开口提供的凹部104r中，其中，至少一个接触突起部404p可以接触至少一个接触垫104c。
图5A在正视图或横截面图(类似于图2A)中示意性例示了根据多个实施例的芯片载体500a。可以类似于芯片载体100a、芯片载体300a中的至少一个配置芯片载体500b。
如图5A所示，至少一个接触垫104c可以包括两个接触垫104c。在可替换的实施例中，至少一个接触垫104c也可以包括多于两个接触垫104c，例如，三，四，五，六，七，八，九，十，多于十(等)个接触垫104c。
可任选地，芯片载体500a可以包括电路区504。电路区504可以至少部分地围绕芯片支撑区102和芯片接触区104。
第一金属化部304中的开口304o可以部分围绕至少一个接触垫104c。在此情况下，至少一个接触垫104c包括两个或多个接触垫104c，开口304o也可以在两个或多个接触垫104c之间延伸(说明性地，将两个或多个接触垫104c彼此分离)。至少一个接触垫104c可以电连接到电路区504。例如，至少一个接触垫104c的每一个接触垫可以由电线514(至少一条电线514)电连接到每一个电路区504。
芯片载体500a可以包括布置在电路区504中的一个或多个(至少一个)电路结构504c，例如电连接到至少一条电线514。例如，一个或多个电路结构504c可以包括非接触式通信电路或由非接触式通信电路形成，例如包括线圈或由线圈形成。非接触式通信电路可以被配置为响应于通信信号(例如通过磁场传送的)而生成或修改电信号。可替换地或另外地，非接触式接口电路504可以被配置为响应于电信号而产生或修改通信信号。电信号可以通过电线514在至少一个接触垫104c和电路区504之间传送。
例如，可以构造第一金属化部304以形成电路结构504c，例如，在第一金属化部304的第三部分中(参见图5A)。第一金属化部304的第三部分可以至少部分地围绕第一金属化部304的第二部分。
可任选地，芯片载体500a可以包括分离区结构508。分离区结构508可以包括一个或多个沟槽和在分离区结构508的两个沟槽之间延伸的连接部。例如，一个或多个沟槽可以至少部分地通过(部分通过或完全通过)芯片载体500a而延伸。分离区结构508可以至少部分地围绕芯片支撑区102。例如，芯片支撑区102可以由分离区结构的508的一个或多个连接部连接到电路区504。分离区结构508可以被配置为使芯片支撑区102(相对于电路区504)位移，以便吸收施加到加工就绪的器件的芯片支撑区102的机械负荷。
例如，可以构造第一个金属化部304(例如包括一个或多个开口)，以提供分隔区结构508的一个或多个沟槽。可替换地或另外地，可以构造第二金属化部306(例如包括一个或多个开口)，以提供分离区结构的508的一个或多个沟槽。
可任选地，可以构造电隔离基层302(例如，包括一个或多个开口)，以提供分隔区结构508的一个或多个沟槽，例如如果分隔区结构508的一个或多个沟槽延伸通过芯片载体500a。可替换地或另外地，电隔离基层302可以由分隔区结构508露出。
图5B在正视图或横截面图(类似于图2A)中示意性例示了根据多个实施例的芯片载体500b。可以类似于芯片载体100b、100c、100d、300b、300c、300d中的任意一个配置芯片载体500b。
如图5A所示，凹部104r(第一侧上的)可以暴露出至少一个接触垫104c(例如两个接触垫)，及可任选地，芯片载体500b的部分电线514。
图6A在正视图或横截面图(类似于图2A)中示意性例示了根据多个实施例的器件600a。器件600a可以包括芯片载体402和芯片404。可以类似于本文所述的任意一个芯片载体来配置芯片载体402，例如芯片载体100a到100d的、芯片载体300a到300d的，芯片载体500a、500b的任意一个。
根据多个实施例，芯片载体402可以包括在以下的至少之一的至少一个凹部104r：在芯片载体402的第一侧上(其在图6A中可见)，或在芯片载体402的第二侧上(在图6A的视图中被隐藏)。例如，芯片载体402可以包括在芯片载体402的第二侧上的凹部104r，类似于芯片载体100a、300a。可替换地或者另外地，芯片载体402可以包括在芯片载体402的第一侧上的凹部104r，类似于芯片载体100b到100d和300b到300d(示出为虚线)。
半透明地示出了芯片404以显示芯片接触区104，其至少部分地由芯片404覆盖。可以根据预定的功能配置芯片404，例如与例如电路结构504c形成于其中的电路区504一起实施预定的功能。预定的功能可以包括以下之一或由以下之一构成：非接触式通信、文档管理、认证、数据储存和应用处理。例如，芯片404可以被配置为与例如电路结构504c形成于其中的电路区504一起实施非接触式通信。
图6B在后视图或横截面图(在第二侧上)中示意性例示了根据多个实施例的芯片载体600b。可以类似于本文所述的任意一个芯片来配置芯片载体600b，例如芯片载体100a到100d的、芯片载体300a到300d的，芯片载体500a、500b、芯片载体402的任意一个。
根据多个实施例，芯片载体600b可以包括在芯片载体600b的第二侧上的凹部104r。可任选地，芯片载体600b可以包括在芯片载体600b的第一侧上的另外凹部104r(该视图中被隐藏)。
根据多个实施例，可以至少在芯片载体600b的第二侧上形成分离区结构508，如图6B所示。可任选地，分离区结构508可以延伸通过芯片载体600b(其表示从第一侧到第二侧)。可替换地，另外的分离区结构508可以形成于芯片载体600b的第一侧上(参见图5A)。换句话说，分离区结构508可以形成于芯片载体600b的第一侧或与第一侧相对的芯片载体600b的第二侧中的至少一个上。可替换地，分离区结构可以延伸通过芯片载体600b。
类似地，至少一个电路结构504c可以形成于以下的至少一个上：芯片载体600b的露出至少一个接触垫104c的侧面(例如第一侧)；芯片的与至少一个接触垫104c的暴露出侧面相对的侧面(例如第二侧)。
图7A和图7B分别示意性例示了根据多个实施例的器件700a，其中，图7B在正视图(类似于图2A，例如在第一侧上观看的)中显示了器件700a，图7A在横截面图701中显示了器件700a。器件可以包括如前所述的芯片载体402，和芯片404，例如类似于芯片载体的100a、芯片载体300a的至少一个配置的。
根据多个实施例，芯片载体402至少在连接区314及可任选的芯片接触区104中在其第二侧(与接触面104s相对)上可以没有金属。这可以提供可移位的芯片接触区104。
通过将芯片压在芯片载体上，芯片404的至少一个接触突起部404p可以物理接触至少一个接触垫104c并将机械负荷，如力，传递到芯片接触区104。机械负荷可以将芯片接触区104移动到它在机械负荷被施加到芯片接触区104之前所在的参考位置之外。由此可以使芯片接触区104移位，并可以使连接区314变形。
图8A在横截面图中例示了根据多个实施例的器件800a，例如类似于横截面图701中的器件700a。图8B在横截面图中例示了根据多个实施例的器件800b，例如类似于横截面图703中的器件700a。
器件800a、800d可以包括布置在芯片404和芯片载体402之间的粘合层802，例如在芯片404与以下的至少一个之间：芯片接触区104、芯片支撑区102。粘合层802可以被配置为将芯片404粘附到芯片载体402，例如到以下的至少一个：芯片接触区104、芯片支撑区102。在芯片404和芯片支撑区102之间的粘合层802的层厚度802d可以沿跟随芯片的周边404r的路径(其表示在芯片支撑区102与芯片404的边缘之间)基本上是均匀的。换句话说，芯片404和芯片支撑区102之间的粘合层802的层厚度802d可以沿跟随芯片的周边404r的路径(其表示在芯片支撑区102与芯片404的边缘之间)基本上恒定。换句话说，芯片404和芯片支撑区102之间的粘合层802的层厚度802d可以沿跟随芯片404的周边基本上是均匀的。可以获得或者另外地，芯片404和芯片支撑区102之间的粘合层802的层厚度802d可以沿通过至少一个接触突起部404p的粘合层802线性路径(例如沿横截面7021、横截面703中的至少一个)基本上是均匀的。线性路径可以平行于第一支撑面102t。
例如，粘合层802的层厚度802d的相对偏差(例如沿芯片404的周边、线性路径中的至少一个)可以小于约50％，例如小于约小于40％，例如小于约30％，例如小于约20％，例如小于约10％，例如小于约5％，如0％(常数)。相对偏差可以理解为相对于其平均(值)的值的偏差。
根据多个实施例，第一厚度104d和突出高度404d的总和基本上等于第二厚度102t和粘合层802的层厚度802d的总和。在此情况下，第三支撑面104b可以与第二支撑面102b在同一平面上。术语基本上等于可以理解为基本上彼此相等的两个值之间的差可以小于一个值的约50％，例如小于约40％，例如小于约30％，例如小于约20％，例如小于约10％，例如小于约5％，例如约0％(相等)。
说明性地，可以提供芯片载体402(衬底)的修改后的芯片接触区104(接触范围)。略微放大在芯片载体402的第一侧上的芯片接触区104中的凹部104r(窗口)(说明性地，衬底的芯片侧的)，在芯片载体402的第二侧(后侧)上的芯片接触区104中可以布置另外的凹部104r。换句话说，芯片载体402可以包括在第一侧、第二侧的至少一个上的芯片接触区104中的开口。
为了将芯片404粘附到芯片载体402上，可以固化粘合层802，例如通过加热粘合层802(例如，在加压的同时至少10秒)。粘合层802可以包括粘合材料或由粘合材料形成，例如聚合物粘合剂，例如环氧粘合剂。可任选地，粘合层802可以包括与间隔层308相同的材料或由与间隔层308相同的材料形成。说明性地，间隔层308和粘接层802可以在两步骤固化过程中形成。换句话说，在固化间隔层308后，可以形成粘合层802。可以使用印刷(如丝网印刷或油墨印刷)形成粘合层802。可替换地或另外地，可以使用层压工艺形成粘合层802。可替换地或另外地，可以使用光学处理(例如光刻、光化学)形成粘合层802。
可任选地，粘合剂层802可以包括填料颗粒，例如电绝缘颗粒。填料颗粒可以具有从约10μm到约50μm的范围中的，例如从约20μm到约40μm的范围中的尺寸，例如直径。
根据多个实施例，连接区314的特性(例如其柔软特性)可以由电隔离基层302(例如以带的形式提供)结合凹部104r设计来限定。根据多个实施例，可以提供芯片404到芯片载体402的平坦且均匀的粘合。
为了将芯片404粘附到芯片载体402上，可以将芯片404压在芯片载体402上。将芯片404压在芯片载体402上可以包括形成在芯片404和芯片支撑区102之间的粘合材料802的层厚度802d沿跟随芯片404的周边404r的路径基本上是均匀的。可任选地，将芯片404压在芯片载体402上可以包括将热能传递给粘合材料802用于加热粘合材料802。通过加热粘合材料802可以固化它。
可任选地，将芯片压在芯片载体上(例如，压力或压合速度)基于粘合材料的粘度。
可任选地，将芯片404压在芯片载体402上可以基于粘合层802中的填料颗粒的尺寸。例如，可以摆动芯片以导致填料颗粒从至少一个接触垫104c和至少一个接触突起部404p之间的区域去除。
可任选地，将芯片404压在芯片载体402上可以包括通过使芯片载体402变形(例如在其连接区314中)而使芯片接触区104移位(例如，至少一个接触垫104c)以形成凹部104r(在第一侧上)，在其中可以接收至少一个接触突起部404p。
可任选地，芯片载体402可以包括电隔离基层，在其上，至少一个接触垫104c可以形成于例如类似于芯片载体300a的芯片载体402的第一侧上。
可任选地，芯片载体402可以包括电隔离基层302，在其上，第一金属化部304(例如包括至少一个接触垫104c)形成于例如类似于芯片载体300a到300d的芯片载体402的第一侧上。可替换地或者另外地，芯片载体402可以包括电隔离基层，在其上，第二金属化部306形成于例如类似于芯片载体300a到300d的芯片载体402的第二侧上。
芯片载体402可以包括与至少一个接触垫104c相对的开口814(参见图1A)(例如在第二金属化部306中，例如类似于图3A)。例如，电隔离基层302可以由开口814露出。例如，芯片接触区104在第二侧上可以没有金属。可任选地，连接区314在第一侧和第二侧上可以没有金属。
图9A在横截面图(类似于图8A)中示意性例示了根据多个实施例的方法中的根据多个实施例的器件900a。图9B在横截面图(类似于图8A)中示意性例示了根据多个实施例的方法中的根据多个实施例的器件900b。如前所述，芯片载体402在其芯片接触区104中可以包括在芯片载体402的第一侧上的凹部104r。
例如，衬底载体402可以包括用于至少一个接触垫104c的每一个接触垫的一个凹部114r，例如两个凹部114r，如图9A和9B中所示，或多于两个凹部114r。
可任选地，芯片载体402可以包括电隔离基层，在其上，至少一个接触垫104c形成于芯片载体402的第二侧上，如图8A和8B所示，例如类似于芯片载体300b到300d(例如参见图3C和图3D)。
可任选地，芯片载体402可以包括电隔离基层，在其上，第一金属化部形成于芯片载体402的第一侧上，例如类似于芯片载体300a到300d。可替换地或者另外地，芯片载体402可以包括电隔离基层，在其上，第二金属化部(例如包括至少一个接触垫104c)形成于芯片载体402的第二侧上，例如类似芯片载体300a到300d。
根据多个实施例，在芯片接触区104中对电隔离基层302进行开口，以在芯片载体300c和300d中提供凹部104r，如图8A所示，例如类似于图3C和图3D。在此情况下，至少一个接触垫104c是布置在凹部104r中(参见图1B)或者至少部分由凹部104r露出(参见图1C和图1D)中的至少一个。
说明性地，芯片载体402基材包括在芯片接触区104中的至少一个凹部114r(端子孔)。至少一个凹部114r(换句话说，一个或多个凹部114r)可以接收至少一个接触突起部404p(如凸点)，使得至少一个接触垫104c可以物理接触至少一个接触垫104c(例如其接触面104s)。例如，至少一个接触垫104c可以布置在与芯片404相对的一侧上，如图9A所示，其中，至少有一个接触突起部404p接触至少一个接触垫104c的内侧。例如，接触垫104c可以由第二金属化部提供，其与芯片404相对地布置(说明性地，芯片载体402的后侧金属)，例如参见图3C和图3D。
另一方面，形成露出至少一个接触垫104c的内侧的凹部104r(参见图9A)可能需要比图8A中所示的芯片载体402更多的处理步骤。另一方面，与图8A中所示的芯片载体402相比，可以提供较深的凹部104r以露出至少一个接触垫104c的内侧(参见图9A)。因此，可以接收更大的突出高度。
可替换地或者另外地，间隔层308(例如，在衬底载体402的芯片侧上的阻焊层)，例如阻焊遮罩，可以布置于芯片载体402的第一侧(芯片侧)上。说明性地，间隔层308可以提供均匀的平面用于贴附芯片404。
至少一个接触突起部404p延伸到由间隔层308提供的至少一个凹部104r中。第二部分104可以布置(例如接触)在芯片载体402的第一侧金属化部(也称为第一金属化部)上。
另一方面，形成间隔层308可能需要比图8A中所示的芯片载体402更多的处理步骤。另一方面，与图8A中所示的芯片载体402相比，可以由间隔层308提供较深的凹部104r(参见图9B)。可任选地，
间隔层308的厚度308d(至少在芯片支撑区102中)可以适用于各种芯片404设计，例如各种突出高度。换句话说，至少一个凹部104r的深度可以按照某个芯片404设计的凸出高度借助间隔层308的厚度308d调整。
例如，与图8A中所示的芯片载体402相比，使用间隔层308可以接收更大的突出高度。可替换地，与图8A中所示的芯片载体402相比，使用间隔层308也可以接收更小的突出高度。间隔层308可以减少在芯片404和芯片载体402之间的热耦合，其可能会影响包括高功率元件(如功率器件)的芯片404的性能(如热性能)。
为了增加芯片404和芯片载体402之间的热耦合，间隔层308可以包括导热间隔颗粒(例如导电的或电绝缘的)，例如间隔颗粒包括碳或由碳形成。
图10A和图10B分别在横截面图中示意性显示了根据多个实施例的方法中的根据多个实施例的器件。
方法可以包括在1000a中提供芯片载体402。可以如本文所述地配置芯片载体402，例如包括减薄的芯片接触区，使得芯片载体在至少一个接触垫的第一厚度小于芯片载体在芯片支撑区中的第二厚度。方法可以进一步包括在1000a中在芯片载体402中布置包括至少一个接触突起部404p的芯片404，使至少一个接触突起部404p布置在芯片接触区104上(例如芯片载体402的至少一个接触垫上)。
方法可以包括在1000b中将芯片404压在芯片载体402上(也称为加压过程)，以使得至少一个接触突起部404p移入芯片载体402中，例如进入其芯片接触区104中，例如进入在其中提供或形成的凹部中。换句话说，通过将芯片404压在芯片载体402上，至少一个接触突起部404p可以至少部分延伸到芯片载体402中，例如进入其芯片接触区104中，例如进入在其中提供或形成的凹部中。通过将芯片404压在芯片载体402上，至少一个接触突起部404p可以物理接触或电连接到至少一个接触垫104c中的至少一个。
方法可以可任选地包括在芯片404和芯片载体402(例如其芯片支撑区)之间布置粘合材料(未示出)，其中，粘合材料被配置为将芯片404粘附在芯片支撑区。可以配置按压，使得粘合材料在芯片404和芯片载体402(例如至少在其芯片支撑区中)之间形成粘合层。可以进一步配置按压，使得在芯片404和芯片载体402(例如其芯片支撑区)之间的粘性材料的层厚度(说明性地，粘合层的厚度)沿以下至少之一基本上是均匀的：跟随芯片的周边404r的路径，通过至少一个接触突起部404p的线性路径(说明性地，提供均匀的胶高度)。换句话说，芯片404可以基本上平行于芯片支撑区102而设置。
可任选地，将芯片404压在芯片载体402上基于以下至少一个：第一厚度和第二厚度之间的差；接触突起部的突出高度。换句话说，按压芯片404可以被配置为基于以下至少一个调整粘合层的层厚度(换句话说，芯片404与第一支撑面的距离)：第一厚度和第二厚度之间的差；接触突起部的突出高度，例如，使得第一厚度和突出高度的总和基本上等于第二厚度和粘合层的厚度的总和。
例如，将芯片404压在芯片载体402上可以基于凹部的深度(在第一侧、第二侧的至少一个上)和突出高度。凹部的深度和突出高度的差可以限定粘合层的预期厚度。将芯片404压在芯片载体402上可以基于粘合层的预期厚度。例如，当粘合剂层的当前厚度基本上等于粘合层的预期厚度时，可以停止将芯片404压在芯片载体402上。突出高度可以在从约25μm到约35μm的范围中。凹部的深度可以在从约10μm到约50μm的范围中，例如在从约20μm到约40μm的范围中。
可替换地或者另外地，形成至少一个接触突起部404p可以基于以下至少一个：凹部的深度(在第一侧、第二侧的至少一个上)和粘合层的预定厚度。粘合层的预定厚度可以由粘合材料的物理特性(如粘度、填料颗粒等)限定。例如，在凹部的深度和预定厚度之间的差可以限定预期突出高度。例如，形成至少一个接触突起部可以包括形成与预期突出高度基本上相等的至少一个接触突起部的突起高度。例如，预期突出高度可以在从约25μm到约35μm的范围中。预定厚度可以在从约1μm到约20μm的范围中，例如在从约5μm到约10μm的范围中。
可任选地，将芯片404压在芯片载体402上包括将压力传递到芯片404上，其中，压力基于第一厚度和第二厚度之间的差。例如，压力可以被配置为调整粘合层的层厚度(换句话说，芯片404与第一支撑面的距离)，以使得第一厚度和突起高度的总和基本上等于第二厚度和粘合层的层厚度的总和。
可任选地，提供芯片载片402包括在第一支撑元件1002上布置芯片载体402。第一支撑元件1002可以包括平面表面，在其上布置芯片载体402，例如与第一支撑元件1002的平面表面接触。
可任选地，将芯片404压在芯片载体402上包括将第二支撑元件1004应用到芯片404上，用于将压力传递到芯片404上。例如，芯片404和芯片载体402可以布置在第一支撑元件1002和第二支撑元件1004之间。为了将芯片404压在芯片载体402上，可以减少第一支撑元件1002和第二支撑元件1004之间的距离，直到第二支撑元件1004与芯片404物理接触。因此，第二支撑元件1004可以包括与芯片404物理接触的平面表面。为了将芯片404压在芯片载体1002上，第一支撑元件1002和第二支撑元件1004可以将压力传递给芯片404和芯片载体402。
根据多个实施例，将芯片404压在芯片载体402上包括将芯片设置为基本上平行于芯片载体402的芯片支撑区102，例如平行于第一支撑面。换句话说，从芯片404到芯片支撑区102的距离(说明性地，间隙)可以沿以下至少之一是均匀的：跟随芯片的周边404r的路径，通过至少一个接触突起部404p的线性路径(说明性地，提供统一的间隙高度)。
这可以通过将第一支撑面平行于第一支撑元件1002的平面表面而设置并将芯片404(例如，它朝向芯片载体402的表面)也平行于第二支撑元件1002的平面表面而设置来实现。这可以通过另外将第一支撑元件1002的平面表面平行于第二支撑元件1004的平面表面而设置来实现。
可任选地，将芯片404压在芯片载体402上包括将热能传递给芯片404或芯片载体402中的至少一个，用于将热能传递给位于间隙中的粘合材料(用于加热粘合材料)。这可以实现固化粘合材料(也称为固化过程)。传递热能可以包括加热第一支撑元件1002或第二支撑元件1004的至少一个。因此，第一支撑元件1002或第二支撑元件1004的至少一个可以被配置为产生热能(说明性地，第一支撑元件1002或第二支撑元件1004的至少一个可以被配置为热电极)。第一支撑元件1002或第二支撑元件1004的至少一个可以是固化站的部分。
粘合材料可以是非导电粘合材料(绝缘粘合材料)或导电粘合材料，例如各向异性导电粘合材料(例如，包括导电填料颗粒)中的至少一个。
可任选地，将芯片404压在芯片载体402上(例如，压力或压合速度的至少一个)基于粘合材料的粘度。粘合材料的粘度越大，以下的至少一个越小：压力或压合速度。
在衬底载体402包括连接区314的情况下，在(粘合层的)加压过程或固化过程中的至少一个可以包括使衬底载体402在连接区(接触范围窗口区域)中定向朝向芯片载体402的第二侧变形(例如弯曲)，以使得第三支撑面(如由电隔离基层302提供的)与第一支撑元件1002(说明性地，后侧热电极)物理接触。
当固化粘合层(如其粘合材料，例如是胶料)时(说明性地，在固化过程后)，芯片404和芯片载体402可以在其彼此的相对位置固定。换句话说，芯片/芯片载体布置固定在由第二支撑元件1004与第一支撑元件1002的距离限定的位置上。说明性地，到芯片404的大部分或基本上全部弯曲应力(如在横截面方向701或在横截面方向703中的至少一个上)可以借助这个过程避免。
根据多个实施例，凸出高度可以是与在芯片载体芯片侧和背侧上的金属厚度(第二金属化部的厚度)有关的接触凸块高度的适当选择的结果，例如芯片可以如图4A所示地布置在衬底上。在纵向上(参见图7B，线701)及在横向上(参见图7B，线703)借助均匀的胶高度将芯片粘到至少一个接触垫(至少一个晶片垫)上。此外，借助这个布置可以避免横向上的弯曲应力。
例如，通过从芯片载体402的第一侧和第二侧以热的热电极1002、1004按压芯片404和芯片载体402，在最后的粘合材料(说明性地，胶)固化步骤中可以永久结合该复合物。粘合材料固化并将芯片404固定在芯片载体402上，而至少一个接触突起部404p实现在芯片404和芯片载体402之间的电接触(说明性地，是按压接触)。
可任选地，将芯片404压在芯片载体402上可以包括减小粘合材料的层厚度。例如，在按压前(在前)的层厚度可以在从约10μm到约50μm的范围中，例如从约20μm到约40μm的范围中。例如，在按压后的层厚度可以在从约1μm到约20μm的范围中，例如从约5μm到约10μm的范围中。例如，将芯片404压在芯片载体402上可以包括将粘合材料的层厚度减小至少约50％。
根据多个实施例，该方法可以用于同时形成多于一个器件的批量加工，例如大于或等于8个器件，大于或等于16个器件，例如大于或等于32个器件。
图11A到图11D分别在横截面图中示意性显示了根据多个实施例的方法中的根据多个实施例的芯片载体。
说明性地，为了形成芯片载体，在将第一金属化部304或第二金属化部306(后侧金属)中的至少一个层叠在电隔离基层302上之前可以形成开口(稍后提供一个或多个凹部104r)。例如，可以配置开口以使得在第二侧上的芯片接触区104没有金属，例如为了接收至少一个接触突起部。这可以避免与凸出高度相关的损害变形，例如在器件的器件(模块)稳定性和热性能方面。
方法可以包括在1100a中提供电隔离基层302。方法可以包括在1100b中形成通过电隔离基层302的开口1102。形成通过电隔离基层302的开口1102可以包括冲孔、蚀刻、激光烧蚀中的至少一个或由冲孔、蚀刻、激光烧蚀中的至少一个形成。
方法可以包括在1100c中在电隔离基层302的背侧(也称为第二侧)上层叠(贴附)背侧金属化部306(也称为第二金属化部306)。层叠(贴附)背侧金属化部306可以包括覆盖在背侧上的开口1102。方法可以包括在1100d中在电隔离基层302的前侧(也称为第一侧)上层叠(贴附)前侧金属化部304(也称为第一金属化部304)。在前侧金属化部304中可以进一步形成开口1104。在前侧金属化部304中形成开口1104可以包括冲孔、蚀刻、激光烧蚀中的至少一个或由冲孔、蚀刻、激光烧蚀中的至少一个形成。
根据多个实施例，在将前侧金属化部304层叠到电隔离基层302之前，可以在前侧金属化部304中形成另外的开口1104。在此情况下，可以配置层叠前侧金属化部304，以使得另外的开口1104布置在开口1102上。
可替换地，在将前侧金属化部304层叠到电隔离基层302之后，可以形成另外的开口1104。在此情况下，形成另外的开口1104可以包括在开口1102上形成另外的开口1104。开口1102和另外的开口1104可以提供凹部104r，用于接收至少一个接触突起部。
根据多个实施例，类似地可以按照该方法形成至少一个另外的凹部。
可任选地，方法可以包括形成至少一个接触垫，其中至少一个接触垫由凹部104r露出或布置在凹部104r中。
图12A到图12D分别在横截面图中示意性显示了根据多个实施例的方法中的根据多个实施例的芯片载体。
方法可以包括在1200a中提供电隔离基层302。方法可以进一步包括在1200b中在电隔离基层302的前侧上层叠第一金属化部304。
方法可以进一步包括在1200c中构造第一金属化部304以形成至少一个接触垫104c。构造第一金属化部304可以包括形成通过第一金属化部304的开口304e，其中，开口304e可以部分围绕至少一个接触垫104c。换句话说，形成至少一个接触垫104c包括在芯片接触区中形成金属化部层304(也称为第一金属化部304)和构造金属化部层304。构造第一金属化部304可以包括使用在掩模(例如光刻)、蚀刻工艺、激光烧蚀中的至少一个。构造第一金属化部304可以包括在第一金属化部304上(例如在形成开口304e后)形成一个或多个另外的层，例如使用电镀(例如使用电工艺)。一个或多个另外的层可以包括金属或由金属形成，例如镍或铜的至少一个。
方法可以进一步包括在1200d中在电隔离基层302的第二侧上层叠第二金属化部306。可以在第二金属化部306形成开口1204。形成开口1204可以包括冲孔、蚀刻、激光烧蚀中的至少一个或由冲孔、蚀刻、激光烧蚀中的至少一个形成。
根据多个实施例，在将第二金属化部306层叠到电隔离基层302之前，可以形成开口1204。在此情况下，可以配置层叠第二金属化部306，以使得开口1204布置在第二侧上的至少一个接触垫104c上。
可替换地，在将第二金属化部306层叠到电隔离基层302之后，可以形成开口1204。在此情况下，形成开口1204可以包括在第二侧上的至少一个接触垫104c上形成开口1204。开口1204可以提供凹部104r，用于接收至少一个接触突起部。
图13A和图13B分别在横截面图中示意性显示了根据多个实施例的方法中的根据多个实施例的芯片载体。
方法可以包括在1300a中在类似于1200c(参见图1200b)的处理阶段中提供芯片载体。方法可以进一步包括在1300a中将第二金属化部306层叠到电隔离基层302的第二侧上。可任选地，类似于1200d，可以在第二金属化部306中形成开口(未示出)。方法可以进一步包括在1300b中在第一金属化部304上形成间隔层308。在间隔层308中例如使用掩模可以形成开口1302。开口1302可以至少部分地(部分或完全)露出至少一个接触垫104c。例如如果类似于1200d，在第二金属化部306中形成开口，开口1302可以露出在第一金属化部304中的开口304e。换句话说，可以结合连接区314使用间隔层308。
可任选地，方法可以包括在1300b中根据要在芯片载体上接收的芯片的突出高度调整间隔层308的厚度308d。
形成间隔层308可以包括形成间隔层308的平面表面，用于提供第一支撑面102t。
开口1302可以提供凹部104r，用于接收至少一个接触突起部404p。换句话说，该方法可以包括对间隔层308进行开口，以提供凹部104r。
图13C和图13D分别在横截面图中示意性显示了根据多个实施例的方法中的根据多个实施例的芯片载体，例如除了本文所述的一个方法以外的，例如除了如前所述的方法1100a到1100d、方法1200a到1200d、方法1300a到1300b中的至少一个以外的。
方法可以包括在1300c中通过构造第一金属化部304而形成电路结构504c。可替换地或者另外地，方法可以包括在1300c中通过构造第一金属化部304而形成分隔区结构508。分隔区结构508可以可任选地至少通过第一金属化部304延伸。
可任选地，形成分隔区结构508可以包括构造电隔离基层302。换句话说，分隔区结构508可以可任选地至少通过电隔离基层302延伸。
在另外的或可替换地步骤中，方法可以包括在1300d中通过构造第二金属化部306而形成电路结构504c。可替换地或者另外地，方法可以包括在1300c中通过构造第二金属化部306而形成分隔区结构508。分隔区结构508可以可任选地至少通过第二金属化部306延伸。
可任选地，形成分隔区结构508可以包括构造电隔离基层302。换句话说，分隔区结构508可以可任选地至少通过电隔离基层302延伸。
图14在示意性流程图中显示了根据多个实施例的方法1400。
方法1400可以包括在1402中在芯片载体的芯片接触区中形成至少一个接触垫，用于电接触芯片。方法1400可以进一步包括在1404中形成被配置为支撑芯片的芯片支撑区。方法1400可以进一步包括在1406中局部减薄芯片接触区，以使得芯片载体在至少一个接触垫的第一厚度小于芯片载体在芯片支撑区中的第二厚度。
根据多个实施例，减薄芯片接触区包括在芯片载体中形成与至少一个接触垫相对的凹部(参见例如步骤1200d，参见例如图1A、图3A)。
可替换地或者另外地，减薄芯片接触区包括在芯片载体中形成凹部，其中，至少一个接触垫是在凹部中形成或者至少部分地由凹部露出中的至少一个(参见例如步骤1300b，参见步骤1100d，参见图1B到图1D，参见图3B到图3D)。
根据多个实施例，减薄芯片接触区可以包括在以下至少一个中形成凹部：芯片载体的基层(参见步骤1100c)、芯片载体的金属化部(参见步骤1100d，惨步骤1200d)。
根据多个实施例，减薄芯片接触区可以包括蚀刻芯片载体。
根据多个实施例，蚀刻(或蚀刻过程)可以包括干法蚀刻、等离子体蚀刻、湿法蚀刻、离子蚀刻中的至少一种。可任选地，蚀刻可以包括使用掩模，如光掩模。
可替换地，减薄芯片接触区可以包括在将芯片布置在芯片载体上之前使芯片载体塑性变形。例如，变形芯片载体可以包括使芯片接触区104中的引线框平坦化(例如，至从50μm到约30μm)。可替换地或者另外地，变形芯片载体包括在芯片接触区104中模压引线框。
根据多个实施例，形成至少一个接触垫包括对芯片载体进行冲孔，例如，如果芯片载体包括引线框或由引线框形成。
根据多个实施例，减薄芯片接触区包括在芯片载体的基层中形成开口(参见步骤1100b)。
根据多个实施例，方法可以进一步包括在芯片接触区中形成覆盖基层的开口以便提供芯片载体的凹部的金属化部层(参见步骤1100c)。
根据多个实施例，减薄芯片接触区可以包括形成与至少一个接触垫相对的第二金属化部，及对第二金属化部进行局部开口以形成凹部(参见步骤1200d)。
根据多个实施例，使芯片接触区中的第二金属化部开口以在芯片载体中提供凹部可以包括暴露出至少一个接触垫。可替换地或者另外地，方法可以包括将至少一个接触垫布置在凹部中。
根据多个实施例，芯片载体可以包括箔或由箔形成，例如箔可以包括叠层物或由叠层物形成。叠层物可以包括至少一个基层和至少一个金属化部层或由至少一个基层和至少一个金属化部层形成。例如，叠层物可以包括电隔离基层、第一金属化部和第二金属化部或由电隔离基层、第一金属化部和第二金属化部形成。
根据多个实施例，方法可以包括提供芯片载体；在芯片载体的芯片接触区中形成至少一个接触垫，用于电接触芯片；及局部减薄芯片接触区(换句话说，减薄在芯片接触区中的芯片载体)，以使得芯片载体在至少一个接触垫的第一厚度小于芯片载体在芯片支撑区中的第二厚度。芯片载体可以至少包括基层(例如电隔离基层)和金属化部或至少由基层和金属化部而形成，其中，金属化部可以包括至少第一金属化部(在第一侧上)和第二金属化部(在与第一侧相对的第二侧上)中的至少一个或由第一金属化部和第二金属化部中的至少一个形成。可以提供具有基层和第一金属化部和第二金属化部中的至少一个的芯片载体，例如作为预制品。
(局部)减薄芯片接触区可以包括对芯片载体进行开口以形成以下至少一个：与至少一个接触垫相对的凹部(参见例如图12D)，部分围绕至少一个接触垫的开口(参见例如图12D或图13A)，露出至少一个接触垫的凹部(参见例如图11D或图13B)。露出至少一个接触垫的凹部可以延伸通过第一金属化部和基层(参见例如图11D)。可替换地或者另外地，露出至少一个接触垫的凹部可以延伸通过间隔层(参见例如图13B)。与至少一个接触垫相对的凹部可以延伸通过第一金属化部(参见例如图12D)。部分围绕至少一个接触垫的开口可以延伸通过第一金属化部(参见例如图12D、图13B、图4C)。使芯片载体开口可以包括使以下中的至少一个开口或构造以下中的至少一个：第一金属化部、第二金属化部、基层。
可任选地，方法可以包括至少在芯片接触区和芯片支撑区中减薄芯片载体，例如完整的芯片载体，例如在减薄芯片接触区(自身)之前。换句话说，方法可以包括两步骤的减薄过程，包括第一减薄步骤，其中，至少在芯片接触区和芯片支撑区中减薄半导体载体，及第二减薄步骤，其中在芯片接触区中减薄半导体载体，但不减薄芯片支撑区。
至少在芯片接触区和芯片支撑区中减薄芯片载体可以限定第二厚度。例如，至少在芯片接触区和芯片支撑区中减薄芯片载体可以包括减薄第一金属化部或第二金属化部的至少一个。至少在芯片接触区和芯片支撑区中减薄芯片载体可以有利于减薄芯片接触区(在第二过程步骤中)，例如对芯片载体进行开口。
在芯片接触区和芯片支撑区中的至少一个中减薄芯片载体(换句话说，至少在芯片接触区和芯片支撑区中减薄芯片载体，或者在芯片接触区中减薄芯片载体)可以包括蚀刻芯片载体、利用激光烧蚀芯片载体中的至少一个。
根据多个实施例，减薄芯片接触区(例如通过使芯片载体开口)可以包括使用光刻工艺。例如，光刻工艺包括在芯片载体上(例如在第一侧上和第二侧上的至少一个)形成掩模结构(例如，包括延伸通过层的一个或多个开口的层)。掩模结构可以包括抗蚀剂或由抗蚀剂形成，例如光致抗蚀剂。可替换地或者另外地，光刻工艺可能包括照射掩膜结构(如将掩模结构暴露于光)。可替换地或者另外地，光刻工艺可以包括蚀刻芯片载体(例如在第一金属化部和第二金属化部中的至少一个)，例如使用掩模结构，以使芯片载体开口。
根据多个实施例中，一种方法(参见例如图11D，图12D，图13B，图13C，图13D)可以包括可任选的步骤：在芯片载体上形成一个或多个金属层(例如一个或多个电沉积金属层)，例如在减薄芯片载体后(例如在芯片接触区和芯片支撑区的至少一个中)，例如在减薄芯片接触区后。一个或多个金属层可以包括以下至少一个：包括镍或由镍形成的层，包括金、钯的至少一个或由金、钯的至少一个形成的层，包括铜或由铜形成的层。
一个或多个金属层或一个或多个金属层的至少一个金属层的厚度可以在从约1nm到约1μm的范围内，例如在从约10nm到约100nm的范围内，例如约20nm。例如，形成一个或多个金属层可以包括使用电镀。
此外，以下将说明多种实施例。
1、一种芯片载体，包括：
芯片支撑区，被配置为支撑芯片；
芯片接触区，包括至少一个接触垫，所述至少一个接触垫用于电接触芯片；
其中，在芯片接触区中减薄芯片载体，以使得芯片载体在所述至少一个接触垫处的第一厚度小于芯片载体在芯片支撑区中的第二厚度。
2、根据实施例1的芯片载体，
其中，所述至少一个接触垫限定了芯片被物理接触的接触面；
其中，芯片支撑区限定了在芯片被接收时，用于支撑芯片的第一支撑面和用于支撑芯片支撑区的第二支撑面；并且
其中，芯片接触区限定了在芯片被接收时，用于支撑芯片接触区的第三支撑面。
3、根据实施例2的芯片载体，
其中，接触面或第三支撑面中的至少一个布置在第一支撑面与第二支撑面之间，以使得在接触面与第三支撑面之间的距离小于在第一支撑面与第二支撑面之间的距离。
4、根据实施例2或3的芯片载体，
其中，所述第二支撑面基本上平行于所述接触面、所述第三支撑面和所述第一支撑面中的至少一个。
5、根据实施例2至4之一的芯片载体，
其中，在接触面与第三支撑面之间的距离限定了第一厚度。
6、根据实施例2至5之一的芯片载体，
其中，在第一支撑面与第二支撑面之间的距离限定了第二厚度。
7、根据实施例2至6之一的芯片载体，进一步包括：
其中，接触面或第三支撑面中的至少一个布置在第一支撑面与第二支撑面之间，以使得在接触面与第三支撑面之间的距离小于在第一支撑面与第二支撑面之间的距离。
8、根据实施例2至7之一的芯片载体，
其中，接触面和第一支撑面、或者第二支撑面和第三支撑面中的至少一对是共面的。
9、根据实施例1至8之一的芯片载体，进一步包括：
在芯片接触区中与至少一个接触垫交叠的凹部。
10、根据实施例9的芯片载体，
其中，至少一个接触垫被配置为：
布置在凹部中和/或由所述凹部至少部分地暴露出；或者
被布置为与凹部相对。
11、根据实施例9或10的芯片载体，
其中，所述芯片载体被配置为如果所述至少一个接触垫布置在所述凹部中或由凹部暴露出，则在所述芯片载体的形成凹部的一侧上接收所述芯片。
12、根据实施例9或10的芯片载体，
其中，所述芯片载体被配置为如果至少一个接触垫被布置为与凹部相对，则在芯片载体的与凹部相对的一侧上接收所述芯片。
13、根据实施例1至12之一的芯片载体，进一步包括：
分隔区结构，至少部分地围绕芯片支撑区，以使得芯片支撑区能够响应于一机械负荷而被移位。
14、根据实施例13的芯片载体，
其中，所述分隔区结构被形成在所述芯片载体的第一侧上和/或被形成在所述芯片载体的与所述第一侧相对的第二侧上；或
其中，所述分隔区结构延伸穿过所述芯片载体。
15、根据实施例1至14之一的芯片载体，进一步包括：
电连接到至少一个接触垫的至少一个电路结构构。
16、根据实施例15的芯片载体，
其中，所述至少一个电路结构形成于以下的至少一个上：
芯片载体暴露出至少一个接触垫的一侧；或
芯片的与至少一个接触垫的露出侧相对的一侧。
17、根据实施例1至16之一的芯片载体，进一步包括：
第一金属化部，构造所述第一金属化部以形成至少一个接触垫。
18、根据实施例17的芯片载体，
其中，构造所述第一金属化部以形成以下的至少一个：
电路结构；
分隔区结构。
19、根据实施例1至18之一的芯片载体，进一步包括：
与至少一个接触垫相对的第二金属化部。
20、根据实施例19的芯片载体，
其中，构造所述第二金属化部以形成以下的至少一个：
电路结构；
分隔区结构。
21、根据实施例19或20的芯片载体，
其中，在芯片接触区中使第二金属化部开口，以在芯片载体中提供一凹部，其中，至少一个接触垫被配置为：
布置为与凹部相对；或
由凹部暴露出。
22、根据实施例1至21之一的芯片载体，进一步包括：
芯片接触区中的沟槽，其中，所述沟槽部分地围绕至少一个接触垫。
23、根据实施例1至22之一的芯片载体，进一步包括：
电隔离基层，在所述电隔离基层之上形成以下的至少一个：
位于芯片载体的第一侧上的至少一个接触垫；
位于芯片载体的第一侧上的第一金属化部；
位于芯片载体的第二侧上的第二金属化部。
24、根据实施例23的芯片载体，
其中，所述基层在芯片接触区中被开口，以在芯片载体中提供一凹部；其中，至少一个接触垫被配置为布置在凹部中和/或至少部分地由凹部暴露出。
25、根据实施例23的芯片载体，
凹部与至少一个接触垫相对，其中，所述基层由凹部暴露出。
26、根据实施例13或14之一以及实施例23至25之一的芯片载体，
其中，所述基层由分隔区结构暴露出。
27、根据实施例22以及实施例第23至25之一的芯片载体，
其中，所述分隔体区延伸穿过所述基层。
28、根据实施例22以及实施例23至25之一的芯片载体，
其中，所述基层由所述沟槽暴露出。
29、根据实施例23至28之一的芯片载体，
其中，所述基层包括聚合物。
30、根据实施例23至29之一的芯片载体，
其中，所述基层包括弹性体、热塑性塑料中的至少一个。
31、根据实施例23至30之一的芯片载体，
其中，所述基层是箔。
32、根据实施例1至31之一的芯片载体，进一步包括：
至少在芯片支撑区中的电隔离间隔层，用于在间隔层之上安装芯片，其中，使间隔层开口以在芯片载体中提供凹部，其中，至少一个接触垫被配置为布置在所述凹部中和/或至少部分地由所述凹部暴露出。
33、根据实施例32的芯片载体，
其中，所述间隔层包括限定第一支撑面。
34、根据实施例32或33的芯片载体，
其中，间隔层共形地或非共形地形成于芯片接触区和芯片支撑区的至少一个上方。
35、根据实施例32至34之一的芯片载体，
其中，间隔层部分覆盖至少一个接触垫。
36、根据实施例32至35之一的芯片载体，
其中，间隔层包括阻焊材料。
37、根据实施例32至36之一的芯片载体，
其中，间隔层包括聚合物。
38、根据实施例32至37之一的芯片载体，
其中，间隔层包括树脂。
39、根据实施例32至38之一的芯片载体，
其中，间隔层包括粘合剂。
40、根据实施例32至39之一的芯片载体，
其中，间隔层包括氧化物材料。
41、根据实施例32至39之一的芯片载体，
其中，间隔层包括间隔物颗粒。
42、根据实施例1至41之一的芯片载体，
其中，所述至少一个接触垫包括至少两个接触垫。
43、根据实施例1至42之一的芯片载体，
其中，所述至少两个接触垫响应于来自以下至少一个的机械负荷而被移位：彼此；芯片支撑区。
44、根据实施例1至43之一的芯片载体，进一步包括以下至少一个：
叠层物，所述叠层物包括以下中的至少一个：
电隔离基层；
第一金属化部，在芯片载体的第一侧上的基层上方；
第二金属化部，在芯片载体的第二侧上的基层上方；或
引线框。
45、一种器件，包括：
芯片载体，所述芯片载体包括：
芯片支撑区，被配置为支撑芯片；
芯片接触区，包括至少一个接触垫，所述至少一个接触垫用于电接触芯片；
其中，在芯片接触区中减薄芯片载体，以使得芯片载体在所述至少一个接触垫处的第一厚度小于芯片载体在芯片支撑区中的第二厚度；及
芯片，所述芯片包括：
至少一个接触突起部；
其中，所述芯片被接收在所述芯片载体之上，以使得所述至少一个接触突起部至少部分地延伸到所述芯片接触区中，并由所述至少一个接触垫电接触。
46、根据实施例45的器件，
其中，所述至少一个接触突起部包括突出高度；
其中，在第一厚度和第二厚度之间的差小于所述突出高度。
47、根据实施例45或46的器件，
布置在芯片和芯片载体之间的粘合材料，被配置为将芯片粘附到芯片支撑区，其中，粘合材料的在芯片和芯片支撑区之间的层厚度沿遵循芯片的周边的路径基本上是均匀的。
48、根据实施例46和47的器件，
其中，第一厚度和突出高度的总和基本上等于第二厚度和粘合层的层厚度的总和。
49、根据实施例45至48之一的器件，
其中，使得芯片载体变形，以便在芯片接触区(例如在第一侧上)中形成凹部；并且
其中，芯片的至少一个接触突起部至少部分地延伸到凹部中，以使得芯片被设置为基本上平行于芯片支撑区。
50、根据实施例45至48之一的器件，
其中，所述至少一个接触垫布置在所述芯片载体的凹部中或由所述芯片载体的凹部暴露出；并且
其中，所述芯片的至少一个接触突起部至少部分地延伸到凹部中，以使得芯片被设置为基本上平行于芯片支撑区。
51、根据实施例46至50之一的器件，
其中，所述芯片载体被进一步被配置为根据实施例2至44之一的芯片载体。
52、一种方法，包括：
提供芯片载体，所述芯片载体包括：
芯片支撑区，被配置为支撑芯片；
芯片接触区，包括至少一个接触垫，所述至少一个接触垫用于电接触芯片；
其中，在芯片接触区中减薄所述芯片载体，以使得芯片载体在至少一个接触垫处的第一厚度小于芯片载体在芯片支撑区中的第二厚度；
将包括至少一个接触突起部的芯片布置在所述芯片载体之上，以使得至少一个接触突起部布置在所述至少一个接触垫之上；
将芯片压在所述芯片载体上，以使得至少一个接触突起部至少部分地延伸到芯片接触区中，并电接触到所述至少一个接触垫。
53、根据实施例52的方法，
其中，基于以下中的至少一个来将芯片压在所述芯片载体上：
在第一厚度和第二厚度之间的差；
至少一个接触突起部的突出高度。
54、根据实施例52或53的方法，
其中，将芯片压在所述芯片载体上包括将压力传递给芯片，其中，所述压力基于在第一厚度和第二厚度之间的差。
55、根据实施例52至54之一的方法，
其中，提供芯片载体包括将芯片载体布置在第一支撑元件上；并且
其中，将芯片压在所述芯片载体上包括将第二支撑元件应用于芯片上，用于将压力传递给芯片。
56、根据实施例52至55之一的方法，
其中，将芯片压在所述芯片载体上包括使芯片基本上平行于芯片支撑区而设置。
57、根据实施例52至56之一的方法，进一步包括：
至少在芯片支撑区与芯片之间布置粘合材料。
58、根据实施例57的方法，
其中，将芯片压在所述芯片载体上包括将热能传递给粘合材料，用于加热粘合材料。
59、根据实施例57或58的方法，
其中，将芯片压在所述芯片载体上包括：在芯片和芯片支撑区之间形成沿遵循芯片的周边的路径基本上是均匀的粘合材料的层厚度。
60、根据实施例59的方法，
其中，第一厚度和突出高度的总和基本上等于第二厚度和粘合材料的层厚度的总和。
61、根据实施例57至60之一的方法，
其中，基于粘合材料的粘度来将芯片压在所述芯片载体上。
62、根据实施例57至61之一的方法，
其中，所述粘合材料包括填料颗粒。
63、根据实施例62的方法，
其中，基于填料颗粒的尺寸来将芯片压在所述芯片载体上。
64、根据实施例52至63之一的方法，
其中，将芯片压在所述芯片载体上包括：将芯片的至少一个接触突起部至少部分地移动到凹部中，其中，至少一个接触垫被配置为布置在凹部中和/或至少部分地由凹部暴露出，以使得芯片被设置为基本上平行于芯片支撑区。
65、根据实施例64的方法，
其中，将芯片压在所述芯片载体上包括：通过使芯片载体变形而使得至少一个接触垫移位，以形成朝向芯片的、用于接收至少一个接触突起部的凹部。
66、根据实施例52至65之一的方法，
其中，所述芯片载体被进一步配置为根据实施例2至44之一的芯片载体。
67、一种方法，包括：
在芯片载体的芯片接触区中形成至少一个接触垫，所述至少一个接触垫用于电接触芯片；
形成芯片支撑区，所述芯片支撑区被配置为支撑芯片；
部分地减薄芯片接触区，以使得芯片载体在至少一个接触垫处的第一厚度小于芯片载体在芯片支撑区中的第二厚度。
68、根据实施例67的方法，
其中，减薄芯片接触区包括：在芯片载体中、与至少一个接触垫相对地形成一凹部。
69、根据实施例67的方法，
其中，减薄芯片接触区包括：在芯片载体中形成一凹部，其中，至少一个接触垫被配置为形成于凹部中和/或至少部分地由凹部暴露出。
70、根据实施例67至79之一的方法，
其中，减薄芯片接触区包括：在以下至少一个中形成一凹部：芯片载体的基层，芯片载体的金属化部。
71、根据实施例67至70之一的方法，
其中，减薄芯片接触区包括蚀刻芯片载体。
72、根据实施例67至71之一的方法，
其中，减薄芯片接触区包括在将芯片布置在芯片载体上方之前，使芯片载体塑性变形。
73、根据实施例67至72之一的方法，
其中，形成至少一个接触垫包括对所述芯片载体进行冲孔。
74、根据实施例67至73之一的方法，
其中，减薄芯片接触区包括在芯片载体的基层中形成开口；
在芯片接触区中形成覆盖所述开口的金属化部层，以提供芯片载体的凹部。
75、根据实施例67至74之一的方法，
其中，形成至少一个接触垫包括：在芯片接触区中形成金属化部层；以及构造所述金属化部层以形成至少一个接触垫。
76、根据实施例67至75之一的方法，
其中，减薄芯片接触区包括：与至少一个接触垫相对地形成第二金属化部；以及使所述第二金属化部部分地开口以形成凹部。
77、一种芯片载体，包括：
芯片支撑区，被配置为支撑芯片；
芯片接触区，包括至少一个接触垫，所述至少一个接触垫用于电接触芯片；
连接区，位于芯片接触区与芯片支撑区之间，以使得芯片接触区借助连接区由芯片支撑区可移动地支撑。
78、一种芯片载体，包括：
芯片支撑区，被配置为支撑芯片；
芯片接触区，包括至少一个接触垫，所述至少一个接触垫用于电接触芯片；
连接区，位于芯片接触区与芯片支撑区之间，以使得芯片接触区借助连接区由芯片支撑区弹性支撑。
79、根据实施例77或78的芯片载体，
其中，在芯片接触区中减薄芯片载体，以使得芯片载体在至少一个接触垫处的第一厚度小于芯片载体在芯片支撑区中的第二厚度。
80、根据实施例77至79之一的芯片载体，
其中，芯片载体在连接区中的第三厚度小于芯片载体在至少一个接触垫处的第一厚度。
81、根据实施例77至80之一的芯片载体，进一步包括：
至少在连接区中被完全暴露出的基层。
82、根据实施例77至81之一的芯片载体，
其中，芯片载体在芯片支撑区中的应力/应变率大于在连接区中的应力/应变率。
83、根据实施例77至82之一的芯片载体，
其中，所述芯片载体在连接区中没有金属。
84、一种芯片载体，包括：
芯片支撑区，被配置为支撑芯片；
芯片接触区，包括至少一个接触垫，所述至少一个接触垫用于电接触芯片；
在接触区中的凹部，所述凹部用于接收芯片的至少一个接触突起部，其中，至少一个接触垫布置在凹部中或由凹部暴露出。
85、根据实施例84的芯片载体，进一步包括：
基层，其中，所述凹部延伸穿过所述基层。
86、根据实施例84或85之一的芯片载体，进一步包括：
间隔层，其中，所述凹部延伸穿过所述基层。
87、根据实施例84至86之一的芯片载体，进一步包括：
金属化部，所述凹部延伸穿过所述金属化部。
尽管参考特定实施例具体显示并说明了本发明，但本领域技术人员应理解，在不脱离由所附权利要求书限定的本发明的精神和范围的情况下，可以做出形式和细节上的多种改变。本发明的范围因而由所附权利要求书来指明，因此旨在包含落入权利要求的等同形式和范围内的全部变化。

Claims (20)

1.一种芯片载体(100a、100b、100c、100d)，包括：
芯片支撑区(102)，所述芯片支撑区(102)被配置为支撑芯片；
芯片接触区(104)，所述芯片接触区(104)包括至少一个接触垫(104c)，所述至少一个接触垫(104c)用于电接触所述芯片；
其中，在所述芯片接触区(104)中减薄所述芯片载体(100a、100b、100c、100d)，以使得所述芯片载体(100a、100b、100c、100d)在所述至少一个接触垫(104c)处的第一厚度(104d)小于所述芯片载体(100a、100b、100c、100d)在所述芯片支撑区(102)中的第二厚度(102d)。
2.根据权利要求1所述的芯片载体(100a、100b、100c、100d)，进一步包括：
位于所述芯片接触区(104)中的、与所述至少一个接触垫(104c)交叠的凹部。
3.根据权利要求2所述的芯片载体(100a、100b、100c、100d)，
其中，所述至少一个接触垫(104c)被配置为：
设置在所述凹部(104r)中和/或由所述凹部(104r)至少部分地暴露出；或
与所述凹部(104r)相对地设置。
4.根据权利要求1至3中任意一项所述的芯片载体(100a、100b、100c、100d)，进一步包括：
电连接到所述至少一个接触垫(104c)的至少一个电路结构(504c)。
5.根据权利要求1至4中任意一项所述的芯片载体(100a、100b、100c、100d)，进一步包括：
第一金属化部(304)，所述第一金属化部(304)被构造成形成所述至少一个接触垫(104c)。
6.根据权利要求5所述的芯片载体(100a、100b、100c、100d)，
其中，所述第一金属化部(304)被构造成形成以下中的至少一个：
电路结构(504c)；
分隔区结构(508)。
7.根据权利要求1至6中任意一项所述的芯片载体(100a、100b、100c、100d)，进一步包括：
第二金属化部(306)，所述第二金属化部(306)与所述至少一个接触垫(104c)相对。
8.根据权利要求7所述的芯片载体(100a、100b、100c、100d)，
其中，所述第二金属化部(306)被构造成形成以下中的至少一个：
电路结构(504c)；
分隔区结构(508)。
9.根据权利要求7或8所述的芯片载体(100a、100b、100c、100d)，
其中，所述第二金属化部(306)在所述芯片接触区(104)中被开口，以在所述芯片载体(100a、100b、100c、100d)中提供凹部(104r)；
其中，所述至少一个接触垫(104c)被配置为：
与所述凹部(104r)相对地设置；或
由所述凹部(104r)暴露出。
10.根据权利要求1至9中任意一项所述的芯片载体(100a、100b、100c、100d)，进一步包括：
电隔离间隔层(308)，所述电隔离间隔层(308)至少位于用于将芯片安装在所述间隔层(308)上方的所述芯片支撑区(102)中，其中，所述间隔层(308)被开口以在所述芯片载体(100a、100b、100c、100d)中提供凹部(104r)，其中，所述至少一个接触垫(104c)被配置为设置在所述凹部(104r)中和/或由所述凹部至少部分地(104r)暴露出。
11.根据权利要求10所述的芯片载体(100a、100b、100c、100d)，
其中，所述间隔层(308)包括阻焊材料。
12.一种器件(400a、400b、400c、400d)，包括：
芯片载体(100a、100b、100c、100d)，所述芯片载体(100a、100b、100c、100d)包括：
芯片支撑区(102)，所述芯片支撑区(102)被配置为支撑芯片；
芯片接触区(104)，所述芯片接触区包括至少一个接触垫(104c)，所述至少一个接触垫(104c)用于电接触所述芯片；
其中，在所述芯片接触区(104)中减薄所述芯片载体(100a、100b、100c、100d)，以使得所述芯片载体(100a、100b、100c、100d)在所述至少一个接触垫(104c)处的第一厚度(104d)小于所述芯片载体(100a、100b、100c、100d)在所述芯片支撑区(102)中的第二厚度(102d)；以及
芯片(404)，所述芯片(404)包括：
至少一个接触突起部(404p)；
其中，在所述芯片载体(100a、100b、100c、100d)上方接收所述芯片(404)，以使得所述至少一个接触突起部(404p)至少部分地延伸到所述芯片接触区(104)中，并由所述至少一个接触垫(104c)电接触。
13.根据权利要求12所述的器件(400a、400b、400c、400d)，
其中，所述至少一个接触突起部(404p)包括一突出高度(404d)；其中，所述第一厚度(104d)与所述第二厚度(102d)之间的差小于所述突出高度(404d)。
14.根据权利要求12或13所述的器件(400a、400b、400c、400d)，
粘合材料，所述粘合材料设置在所述芯片(404)与所述芯片载体(100a、100b、100c、100d)之间，并被配置为将所述芯片(404)粘附到所述芯片支撑区(102)，其中，所述粘合材料的在所述芯片(404)与所述芯片支撑区(102)之间的层厚度沿遵循所述芯片(404)的周边的路径基本上是均匀的。
15.根据权利要求12至14中任意一项所述的器件(400a、400b、400c、400d)，
其中，所述第一厚度(104d)和所述突出高度(404d)的总和基本上等于所述第二厚度(102d)和所述粘合层的层厚度的总和。
16.根据权利要求12至15中任意一项所述的器件(400a、400b、400c、400d)，
其中，所述芯片载体(100a、100b、100c、100d)被变形，以便在所述芯片接触区中形成凹部(104r)；并且
其中，所述芯片(404)的所述至少一个接触突起部(404p)至少部分地延伸到所述凹部(104r)中，以使得所述芯片(404)被设置为基本上平行于所述芯片支撑区(102)。
17.根据权利要求12至16中任意一项所述的器件(400a、400b、400c、400d)，
其中，所述至少一个接触垫(104c)被设置在所述芯片载体(100a、100b、100c、100d)的凹部(104r)中或由所述芯片载体(100a、100b、100c、100d)的凹部(104r)暴露出；并且
其中，所述芯片(404)的所述至少一个接触突起部(404p)至少部分地延伸到所述凹部(104r)中，以使得芯片(404)被设置为基本上平行于所述芯片支撑区(102)。
18.一种方法，包括：
提供芯片载体(100a、100b、100c、100d)，所述芯片载体包括：
芯片支撑区(102)，所述芯片支撑区(102)被配置为支撑芯片；
芯片接触区(104)，所述芯片接触区包括至少一个接触垫(104c)，所述至少一个接触垫(104c)用于电接触所述芯片(404)；
其中，在所述芯片接触区(104)中减薄所述芯片载体(100a、100b、100c、100d)，以使得所述芯片载体(100a、100b、100c、100d)在所述至少一个接触垫(104c)处的第一厚度(104d)小于所述芯片载体(100a、100b、100c、100d)在所述芯片支撑区(102)中的第二厚度(102d)；
将包括至少一个接触突起部(404p)的芯片(404)设置在所述芯片载体(100a、100b、100c、100d)上方，以使得所述至少一个接触突起部(404p)被布置在所述至少一个接触垫(104c)上方；
将所述芯片(404)压在所述芯片载体(100a、100b、100c、100d)上，以使得所述至少一个接触突起部(404p)至少部分地延伸到所述芯片接触区(104)中，并与所述至少一个接触垫(104c)电接触。
19.根据权利要求18所述的方法，
其中，将芯片(404)压在所述芯片载体(100a、100b、100c、100d)上包括：将所述芯片(404)的至少一个接触突起部(404p)至少部分地移动到凹部(104r)中，其中，所述至少一个接触垫(104c)被配置为设置在所述凹部(104r)中和/或至少部分地由所述凹部(104r)暴露出，以使得所述芯片(404)被设置为基本上平行于所述芯片支撑区(102)。
20.根据权利要求18或19所述的方法，
其中，将所述芯片(404)压在所述芯片载体(100a、100b、100c、100d)上包括：通过使所述芯片载体(100a、100b、100c、100d)变形而使得所述至少一个接触垫(104c)移位，以形成朝向所述芯片(404)的、用于接收所述至少一个接触突起部(404p)的凹部(104r)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114090095A (zh) * 2022-01-19 2022-02-25 苏州浪潮智能科技有限公司 一种多路服务器中cpu的bios加载方法及相关组件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107025481B (zh) * 2016-02-02 2021-08-20 上海伯乐电子有限公司 柔性印制电路板及应用其的智能卡模块和智能卡
US10720379B2 (en) * 2018-12-19 2020-07-21 Cree, Inc. Robust integrated circuit package

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030164548A1 (en) * 2002-03-04 2003-09-04 Lee Teck Kheng Flip chip packaging using recessed interposer terminals
CN1477702A (zh) * 2002-07-09 2004-02-25 恩益禧电子股份有限公司 用于制造电子封装的半导体安装衬底和生产这种半导体安装衬底的生产过程
US20050104196A1 (en) * 2003-11-18 2005-05-19 Denso Corporation Semiconductor package
US20070184629A1 (en) * 2002-07-31 2007-08-09 Georg Bogner Method for producing a surface-mountable semiconductor component
CN101140915A (zh) * 2006-09-08 2008-03-12 聚鼎科技股份有限公司 电子元件的散热衬底
CN101145552A (zh) * 2006-09-12 2008-03-19 日月光半导体制造股份有限公司 集成电路封装用基板及其制造方法
US20080179725A1 (en) * 2007-01-30 2008-07-31 Phoenix Precision Technology Corporation Package structure with circuits directly connected to semiconductor chip
CN102106194A (zh) * 2006-12-14 2011-06-22 英特尔公司 具有凹嵌的器件的陶瓷封装衬底
CN103579012A (zh) * 2013-10-24 2014-02-12 天水华天科技股份有限公司 带焊球面阵列四面扁平无引脚封装件生产方法
CN103779240A (zh) * 2012-10-19 2014-05-07 三星泰科威株式会社 制造电路板的方法及使用其制造的芯片封装件和电路板
CN104409439A (zh) * 2014-11-04 2015-03-11 上海兆芯集成电路有限公司 线路基板
CN204496538U (zh) * 2014-11-06 2015-07-22 北京豹驰智能科技有限公司 一种多层布线式耦合式双界面卡载带模块

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19541039B4 (de) 1995-11-03 2006-03-16 Assa Abloy Identification Technology Group Ab Chip-Modul sowie Verfahren zu dessen Herstellung
US20040129453A1 (en) 2003-01-07 2004-07-08 Boggs David W. Electronic substrate with direct inner layer component interconnection
EP2589082B1 (en) 2010-06-29 2018-08-08 Cooledge Lighting Inc. Electronic devices with yielding substrates

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030164548A1 (en) * 2002-03-04 2003-09-04 Lee Teck Kheng Flip chip packaging using recessed interposer terminals
CN1477702A (zh) * 2002-07-09 2004-02-25 恩益禧电子股份有限公司 用于制造电子封装的半导体安装衬底和生产这种半导体安装衬底的生产过程
US20070184629A1 (en) * 2002-07-31 2007-08-09 Georg Bogner Method for producing a surface-mountable semiconductor component
US20050104196A1 (en) * 2003-11-18 2005-05-19 Denso Corporation Semiconductor package
CN101140915A (zh) * 2006-09-08 2008-03-12 聚鼎科技股份有限公司 电子元件的散热衬底
CN101145552A (zh) * 2006-09-12 2008-03-19 日月光半导体制造股份有限公司 集成电路封装用基板及其制造方法
CN102106194A (zh) * 2006-12-14 2011-06-22 英特尔公司 具有凹嵌的器件的陶瓷封装衬底
US20080179725A1 (en) * 2007-01-30 2008-07-31 Phoenix Precision Technology Corporation Package structure with circuits directly connected to semiconductor chip
CN103779240A (zh) * 2012-10-19 2014-05-07 三星泰科威株式会社 制造电路板的方法及使用其制造的芯片封装件和电路板
CN103579012A (zh) * 2013-10-24 2014-02-12 天水华天科技股份有限公司 带焊球面阵列四面扁平无引脚封装件生产方法
CN104409439A (zh) * 2014-11-04 2015-03-11 上海兆芯集成电路有限公司 线路基板
CN204496538U (zh) * 2014-11-06 2015-07-22 北京豹驰智能科技有限公司 一种多层布线式耦合式双界面卡载带模块

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114090095A (zh) * 2022-01-19 2022-02-25 苏州浪潮智能科技有限公司 一种多路服务器中cpu的bios加载方法及相关组件

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Publication number Publication date
US20170062358A1 (en) 2017-03-02
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