CN106486171A - 用于阻抗校准的搜索 - Google Patents

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Abstract

本发明公开了用于阻抗校准的搜索。本发明涉及一种非易失性存储器装置。非易失性存储系统包括阻抗代码校准电路。该装置具有分别耦接至校准节点的第一可变阻抗电路和第二可变阻抗电路。该装置具有控制电路，该控制电路被配置成访问用于先前的阻抗校准的先前的阻抗代码并且将先前的阻抗代码划分成主阻抗代码和剩余阻抗代码。控制电路被配置成以施加于第一可变阻抗电路的主阻抗代码开始执行对新阻抗代码的搜索，同时保持施加于第二可变阻抗电路的剩余阻抗代码。控制电路被配置成将针对第一可变阻抗电路的最终阻抗代码与剩余阻抗代码相加，以生成用于阻抗校准的新阻抗代码。

Description

用于阻抗校准的搜索
技术领域
本技术涉及半导体装置和/或非易失性存储器装置。
背景技术
大多数半导体装置包括：输入电路，其被配置成经由输入垫(或引脚)接收来自外界的信号；以及输出电路，其被配置成经由输出垫(或引脚)将内部信号提供至外部。输入电路具有用于与外部传输线进行阻抗匹配的端接电阻器。输出电路具有输出驱动器，该输出驱动器具有电阻(Ron)。端接电阻器和输出驱动器二者的阻抗可能由于各种情况如电源电压的变化、工作温度的变化等而发生变化。因此，可能产生阻抗失配。
阻抗失配可以引起信号反射，这可能破坏信号完整性。随着电子产品的工作速度增大，在半导体装置之间连接的信号的摆动宽度(即高逻辑电平与低逻辑电平之间的差)已经逐渐减小，以使得信号传输所耗费的延迟时间最小化。然而，信号的摇摆宽度的减小使信号容易暴露于外部噪声，从而使得信号反射由于阻抗失配而在接口端子处变得更严峻。因此，阻抗失配可能导致数据的高速传输存在困难以及造成输出数据失真。
为了缓解阻抗失配，装置的输出驱动器和装置的端接电阻器周期性地被校准。例如，在装置刚被重置之后，可以将ZQ校准命令发送至装置。这称为长ZQ校准命令。在已经进行初始校准之后，可以向装置发送短ZQ校准命令以对校准进行更新。通常，装置不会被给定如要完成长ZQ校准命令那样长的时间来完成短ZQ校准命令。对于装置而言，能够在时间限制内完成短ZQ校准命令可能是具有挑战性的。
附图说明
在不同的附图中，相同的附图标记指代相同的部件。
图1A是用于校准阻抗代码的电路的一个实施方式的图。
图1B是用于校准阻抗代码的电路的一个实施方式的图。
图2描述了当执行二进制搜索以确定阻抗代码时可以使用的二进制搜索树。
图3描述了用于执行其中使用主可变阻抗电路和剩余可变阻抗电路的阻抗校准的过程。
图4A是具有上拉复制电路和下拉复制电路的阻抗代码确定电路的实施方式的图。
图4B是使用图4A的电路来确定阻抗代码的一个实施方式的流程图。
图5A描述了图4A的主二进制加权上拉复制电路的一个实施方式。
图5B描述了图4A的剩余二进制加权上拉复制电路的一个实施方式。
图6A描述了图4A的主二进制加权下拉复制电路414a的一个实施方式。
图6B描述了图4A的剩余二进制加权下拉复制电路414b的一个实施方式。
图7是具有ESD电路系统的装置的一个实施方式的图。
图8A是其中可以实施多个实施方式的3D堆叠非易失性存储器装置的立体视图。
图8B是存储器装置如图8A的3D堆叠非易失性存储器装置的功能框图。
具体实施方式
本文中所公开的是一种用于校准阻抗代码的技术。在一个实施方式中，执行ZQ校准。在一个实施方式中，执行短ZQ校准。本文中所公开的技术对新阻抗代码执行快速搜索，使得满足时序约束。本文中所公开的技术对新阻抗代码执行准确搜索，使得满足准确度约束。
图1A是用于校准阻抗代码的电路的一个实施方式的图。可以将该电路用于ZQ校准过程，以确定例如上拉校准代码或下拉校准代码。
可变阻抗电路104包括主可变阻抗电路104a和剩余可变阻抗电路104b。可变阻抗电路104被提供有可变阻抗电路电压(VVIC)。可变阻抗电路电压可以为地电压(ground)、某个固定的正电压或某个固定的负电压。可变阻抗电路104连接至校准节点。在一个实施方式中，可变阻抗电路104a、104b均为上拉电路。在一个实施方式中，可变阻抗电路104a、104b均为下拉电路。
校准节点被定位在校准元件106的一侧。校准元件的另一侧被设置有校准元件电压(VCE)。校准元件电压可以为地电压、某个固定正电压或某个固定负电压。在一个实施方式中，校准元件106为高精度参考电阻器。在一个实施方式中，图1A中的各个部件被定位在芯片上，而参考电阻器被定位在芯片之外。参考电阻器可以为相对于其校准可变阻抗电路104a、104b的高精度电阻器。在这个示例中，相对于参考电阻器校准主可变阻抗电路104a和剩余可变阻抗电路104b的并联阻抗。然而，不要求校准元件106是参考电阻器。在一个实施方式中，校准元件106为上拉复制电路。
主可变阻抗电路104a被配置成使其阻抗响应于阻抗代码而变化。类似地，剩余可变阻抗电路104b被配置成使其阻抗响应于阻抗代码而变化。可变阻抗电路104的阻抗可以为主可变阻抗电路104a和剩余可变阻抗电路104b的阻抗的函数。在一个实施方式中，可变阻抗电路104的阻抗是主可变阻抗电路104a和剩余可变阻抗电路104b的并联阻抗的函数。
可变阻抗电路104a、104b中的每一个均可以包括多个电路元件例如晶体管。在一个实施方式中，可变阻抗电路104a、104b响应于其各自的阻抗代码来使那些晶体管接通或关断，以改变相应的电路104a、104b的阻抗。在一个实施方式中，主可变阻抗电路104a和剩余可变阻抗电路104b均为二进制加权晶体管电路。在一个实施方式中，主可变阻抗电路104a被配置成响应于“n”位阻抗代码的不同的值具有2n个不同的阻抗。在一个实施方式中，剩余可变阻抗电路104b被配置成响应于“r”位阻抗代码的不同的值具有2r个不同的阻抗。在一个实施方式中，“r”小于“n”。图5A和图6A提供了主可变阻抗电路104a的各个实施方式的进一步细节。图5B和图6B提供了剩余可变阻抗电路104b的各个实施方式的进一步细节。
控制逻辑单元102向主可变阻抗电路104a提供主阻抗代码DAC<n:0>，并且向剩余可变阻抗电路104b提供剩余阻抗代码REM<r:0>。在一个实施方式中，控制逻辑单元102在改变主阻抗代码DAC<n:0>的同时使剩余阻抗代码REM<r:0>保持恒定。在这种方式下，控制逻辑单元102可以控制可变阻抗电路104a、104b的阻抗，并且因此控制校准节点处的电压。
比较器108将参考电压VREF与校准节点处的电压进行比较。比较器108可以输出指示校准节点处的电压是高于VREF还是低于VREF的信号。这个信号被反馈回至控制逻辑单元102。在一个实施方式中，VREF等于VVIC/2。
因此，控制逻辑单元102可以取决于来自比较器108的信号来改变主阻抗代码DAC<n:0>的值，以增大或减小主可变阻抗电路104a的阻抗。在一个实施方式中，控制逻辑单元102执行二进制搜索，二进制搜索首先涉及相对大的步长大小以及随后涉及较小的步长大小。然而，如以下将说明的，对剩余可变阻抗电路104b的使用允许控制逻辑单元102跳过搜索中的早期的步骤，这加快了搜索。
当完成搜索时，控制逻辑单元102通过将最近的DAC<n:0>与REM<r:0>相加来确定New_DAC<n:0>。这个值可以存储在锁存器110中。这个值还可以被提供至电路如输出驱动器(图1中未示出)。在下次执行阻抗校准时，控制逻辑单元102访问来自最近校准的New_DAC<n:0>，其现在被称为Previous_DAC<n:0>。控制电路102根据Previous_DAC<n:0>来确定DAC<n:0>和REM<r:0>。
图1B是用于校准阻抗代码的电路的一个实施方式的图。这个电路及其操作与图1A的电路及其操作类似，并且将不对其进行深入描述。在图1B中，主可变阻抗电路104a和剩余可变阻抗电路104b并联地连接至校准节点。电路104a、104b二者均被提供有可变阻抗电路电压(VVIC)。可变阻抗电路电压可以为地电压、某个固定正电压或某个固定负电压。在一个实施方式中，可变阻抗电路104a、104b均为上拉电路。在一个实施方式中可变阻抗电路104a、104b均为下拉电路。
图2描述了二进制搜索树200，例如，当执行二进制搜索以确定阻抗代码时，可以由图1A或图1B的控制逻辑单元102使用二进制搜索树200。在示例二进制搜索树200中，每个节点(除了叶节点之外)具有两个子节点。首先，将讨论以下示例：当使用图1A或图1B的主可变阻抗电路104a而不使用剩余可变阻抗电路104b时，可以如何使用二进制搜索树200。图3讨论了以下实施方式:当使用图1A或图1B的主可变阻抗电路104a和剩余可变阻抗电路104b二者时，可以如何使用二进制搜索树200。使用主可变阻抗电路104a和剩余可变阻抗电路104b二者可以加快二进制搜索。这有助于电路满足用于寻找新阻抗代码的时序要求。
在仅使用主可变阻抗电路104a的示例中，可以对新阻抗代码执行全二进制搜索。在要执行全二进制搜索的情况下，则二进制搜索将会使用“64”的二进制表示作为阻抗代码而在搜索树的顶部处开始。在这个示例中，可以将七位阻抗代码“1000000”施加于主可变阻抗电路104a作为DAC_<n:0>的值。这取决于主可变阻抗电路104a相对于校准元件106的阻抗的阻抗以及提供至主可变阻抗电路104a的电压VVIC和提供至校准元件106的电压VCE来产生校准节点上的电压。比较器108将校准节点上的电压与其VREF输入进行比较，并且将比较信号输出至控制逻辑单元102。然后，控制逻辑单元102基于比较来确定全二进制搜索中的下一步骤。在本示例中，全二进制搜索中的下一步骤为“32”或“96”。因此，在下一步骤中，控制逻辑单元102对主可变阻抗电路104a施加“0100000”或“1100000”作为DAC_<n:0>的值。全二进制搜索以这种方式继续，直到发现二进制搜索树的底部处的阻抗代码为止。要注意的是，全二进制搜索覆盖示例二进制搜索树200中的整个范围的27个可能值。
图3描述了用于执行其中使用主可变阻抗电路104a和剩余可变阻抗电路104b二者的阻抗校准的过程。过程可以由图1A或图1B的校准电路来实现，但不限于此。在一个实施方式中，过程执行ZQ校准。这可以为短ZQ校准。
在步骤302中，访问先前的阻抗代码。在一个实施方式中，先前的阻抗代码用于先前的阻抗校准。在执行ZQ校准的实施方式中，这可以来自长ZQ校准或先前的短ZQ校准。参照图1A或图1B，控制逻辑单元102可以访问来自锁存器110的Previous_DAC<n:0>。
在步骤304中，先前的阻抗代码被划分成第一(或主)阻抗代码和第二(或剩余)阻抗代码。在一个实施方式中，主阻抗代码将用于被输入至主可变阻抗电路104a的DAC<n:0>。在一个实施方式中，剩余阻抗代码将用于被输入至剩余可变阻抗电路104b的REM<r:0>。
在一个实施方式中，主阻抗代码为来自搜索树中的特定级的节点。作为一个示例，搜索树为二进制搜索树。剩余阻抗代码为主阻抗代码与先前的阻抗代码之差。在一个实施方式中，假定新阻抗代码将会在先前的阻抗代码的特定范围内。
以下示例将用于说明。假定先前的阻抗代码为67(例如“1000011”)。为了确保可以在二进制搜索树的整个范围中的任何地方发现新阻抗代码，一个可能的选项是在搜索树的顶部处开始搜索。然而，这会需要七个步骤来到达二进制搜索树的底部。在本实施方式中，不是从二进制搜索树的顶部开始二进制搜索，而是在二进制搜索树的较低级处开始二进制搜索。作为一个示例，可以在从二进制搜索树的顶部起在第三级处开始二进制搜索。这可以被认为是可以覆盖二进制搜索树的整个范围的全二进制搜索的第三步骤。可替选地，可以在第二级、第四级或甚至更低的级处开始二进制搜索。因此，在本示例中，主阻抗代码可以为16、48、80或112(参见图2)。可以通过查找(在二进制搜索树的所选择的级处的)这些阻抗代码中小于或等于先前的代码的最接近的阻抗代码来确定主阻抗代码。例如，48小于或等于67。这得到余数19，其可以充当第二阻抗代码。
应注意的是，二进制搜索不搜索二进制搜索树的整个范围。参照图3，示例搜索在“48”处开始沿路径向下进行。这产生从33至64的范围内的可能值。然而，当添加余数19时，最终范围为52至83。应注意的是，52至83的最终范围是从先前的阻抗代码67加上16或减去15得到的。因此，在本示例中，假定新阻抗代码将会在七位先前的阻抗代码加上16或减去15的范围内。针对包括但不限于短ZQ校准的应用而言，这样的假定提供了足够多的准确度。应注意的是，为了节省更多的时间，可以在二进制树200的更向下得多的位置处开始二进制搜索。
在步骤306中，控制逻辑单元102将主阻抗代码施加于主可变阻抗电路104a。步骤306还可以描述为将主阻抗代码施加于第一组可变阻抗元件例如一组晶体管。因此，在本示例中，控制逻辑单元102将“0110000”施加于主可变阻抗电路104a作为DAC<n:0>。
在步骤308中，控制逻辑单元102将剩余阻抗代码施加于剩余可变阻抗电路104b。步骤308还可以描述为将剩余阻抗代码施加于第二组可变阻抗元件例如一组晶体管。因此，在本示例中，控制逻辑单元102将“10011”施加于剩余可变阻抗电路104b作为REM<r:0>。在本示例中，剩余可变阻抗电路104a接收五位阻抗代码。然而，剩余阻抗代码可以具有更多或更少的位。
在步骤310中，通过改变主阻抗代码同时保持第二阻抗代码来执行搜索。可以执行各种搜索算法。可以通过改变主阻抗代码来执行搜索。在某些实施方式中，所使用的搜索算法是用于搜索树数据结构的搜索算法。当然，可以在本方案的实施方式中使用用于搜索任何集合的元件的搜索算法。可以使用的搜索算法的示例包括但不限于：二进制搜索、词典搜索、加权搜索、二分搜索、斐波纳契搜索、线性搜索、深度优先搜索、宽度优先搜索、三分搜索等。在使用二进制搜索的示例中，施加于主可变阻抗电路104a的阻抗代码“1000011”使得主可变阻抗电路104a具有特定阻抗。施加于剩余可变阻抗电路104b的阻抗代码“10011”使得剩余可变阻抗电路104b具有特定阻抗。应注意的是，两个阻抗代码总计(或求和)为先前的阻抗代码67(“1000011”)。在一个实施方式中，当从校准节点观察时，主可变阻抗电路104a和剩余可变阻抗电路104b的结合阻抗为在不使用剩余可变阻抗电路104b的情况下将先前的阻抗代码67(“1000011”)施加于主可变阻抗电路104a的等同方式。实际上，这允许二进制搜索从先前的阻抗代码开始。在多种情形下，不期望新阻抗代码相对于先前的阻抗代码变化得过多。例如，可以期望新阻抗代码在先前的阻抗代码大约加上16或减去16的范围内。因此，从先前的阻抗代码有效地开始新二进制搜索可以引起快速二进制搜索。
在图1B的实施方式中，剩余可变阻抗电路104b与主可变阻抗电路104a并联地连接至校准节点。向主可变阻抗电路104a和剩余可变阻抗电路104b二者施加电压(VVIC)。因此，校准节点上的电压是主可变阻抗电路104a与剩余可变阻抗电路104b的并联阻抗、校准元件106的阻抗以及电压VCE和VVIC的函数。
比较器108将校准节点上的电压与其输入参考电压VREF进行比较。在一个实施方式中，VREF为VVIC/2并且VCE为地电压。然而，VREF的其它值也是可以的。比较器108将比较信号提供至控制逻辑单元102。控制逻辑单元102基于比较信号来确定主可变阻抗电路104a的下一阻抗代码。参照图2的二进制搜索树，取决于比较结果，下一阻抗代码为“40”或“56”。
然后，控制逻辑单元102将下一阻抗代码施加于主可变阻抗电路104a，同时保持施加至剩余可变阻抗电路104b的阻抗代码相同。例如，然后，控制逻辑单元102将“0101000”施加于主可变阻抗电路104a，同时保持施加至剩余可变阻抗电路104b的“10011”。应注意的是，这两个阻抗代码总计为59。在一个实施方式中，将阻抗代码19施加于剩余可变阻抗电路104b同时将阻抗代码40施加于主可变阻抗电路104a等同于以下：在不使用剩余可变阻抗电路104b的情况下，将阻抗代码59施加于主可变阻抗电路104a。通过等同意味着在从校准节点来观察的阻抗方面。
在一个实施方式中，控制逻辑单元102以这种方式继续进行搜索，直到到达搜索树的底部为止。为了示例，可以在施加于主可变阻抗电路104a的最近的阻抗代码为54(“0110110”)时结束搜索。
在步骤312中，控制逻辑单元102将施加于主可变阻抗电路104a的最近的阻抗代码与在剩余可变阻抗电路104b处保持的阻抗代码相加。在本示例中，将54与19相加得到73(“1001001”)。这是新的七位阻抗代码。参照图1A和图1B，这是指New_DAC<n:0>，其可以被存储在锁存器110中。New_DAC<n:0>还可以被提供至例如输出驱动器。
应注意的是，跳过早期的搜索步骤所节省的时间可以大于第一次出现时的时间。早期的搜索步骤在阻抗代码的方面具有相对大的变化。例如，在示例二进制搜索树200中，阻抗代码变化为32、16、8、4、2、1。在步骤之间，阻抗代码的较大的变化可以导致校准节点的电压的较大的变化。可以针对这个电压采取非平凡时间量来解决。因此，可以采取较长的时间来执行早期的步骤中的一个。因此，跳过早期的步骤避免了可能需要采取较长的时间来执行的一些步骤。应注意的是，图3的过程不限于二进制搜索。
图4A是具有上拉复制电路和下拉复制电路的阻抗代码确定电路的实施方式的图。元件中的一些元件是图1B的电路中的对应的元件的一个实施方式。主二进制加权上拉复制电路404a是图1B的主可变阻抗电路104a的一个实施方式。剩余二进制加权上拉复制电路404b是图1B的剩余可变阻抗电路104b的一个实施方式。比较器408是图1B的比较器108的一个实施方式。在这种情况下，参考电压被称为VREFP，并且被输入至比较器408的非反相输入端。在一个实施方式中，VREFP等于VDD/2。比较器408的反相输入端连接至ZQ节点。比较器408输出比较信号P_comp，其被提供至控制逻辑单元402。参考电阻器406为校准元件106的一个实施方式。参考电阻器406可以为高精度电阻器，其可以被定位在芯片之外。在一个实施方式中，参考电阻器为240欧姆。在图4A中，ZQ节点对应于图1B的校准节点。
控制逻辑单元402将DAC_P<n:0>提供至主二进制加权上拉复制电路404a。控制逻辑单元402将REM_P<r:0>提供至剩余二进制加权上拉复制电路404a。以如针对图1A和图1B的电路描述的方式类似的方式来使用这些阻抗代码，以执行搜索来确定针对ZQ节点的新阻抗代码。
图4A的电路具有可以充当来自图1B的元件的一个实施方式的另外的元件。主二进制加权下拉复制电路414a是图1B的主可变阻抗电路104a的一个实施方式。剩余二进制加权下拉复制电路414b是图1B的剩余可变阻抗电路104b的一个实施方式。比较器418是图1B的比较器108的一个实施方式。在这种情况下，参考电压被称为VREFN，并且被输入至非反相输入端。在一个实施方式中，VREFN等于VDD/2。比较器418的反相输入端连接至DQ节点。比较器418输出比较信号N_comp，其被提供至控制逻辑单元402。二进制加权上拉复制电路416是图1B的校准元件106的一个实施方式。DQ节点是图1B的校准节点的一个实施方式。
图4B是使用图4A的电路来确定阻抗代码的一个实施方式的流程图。在步骤452中，控制逻辑单元402访问用于先前的ZQ阻抗校准的先前的ZQ阻抗代码。参照图4A，控制逻辑单元402从锁存器410访问Previous_DAC_P<n:0>。
在步骤454中，控制逻辑单元402选择搜索树如二进制搜索树200中的开始节点，以用于搜索新ZQ阻抗代码。这个步骤还用于生成主ZQ阻抗代码。主ZQ阻抗代码将充当被施加于主加权上拉复制电路404a的DAC_P<n:0>的初始值。在步骤456中，控制逻辑单元402生成剩余ZQ阻抗代码。剩余ZQ阻抗代码将充当被施加于剩余加上拉权复制电路404b的REM_P<r:0>的初始值。步骤456至步骤456是图3的步骤304的一个实施方式。因此，将不对这些步骤进行详细讨论。
在步骤456中，控制逻辑单元402执行对新ZQ阻抗代码的搜索。在一个实施方式中，这是二进制搜索。这是图3的步骤308至312的一个实施方式。由于已经描述了搜索的示例，所以将不详细描述步骤456。在步骤456中，首先，控制逻辑单元402可以将DAC_P<n:0>的初始值施加于主二进制加权上拉复制电路404a，并且将REM_P<r:0>施加于剩余二进制加权上拉复制电路404b。然后，改变DAC_P<n:0>的值，直到完成搜索为止。被施加于主二进制加权上拉复制电路404a的最终的DAC_P<n:0>与REM_P<r:0>相加，以产生最终的ZQ阻抗代码。这被称为New_DAC_P<n:0>。New_DAC_P<n:0>的值可以被存储在锁存器410中。因此，步骤452至458共同形成图3的过程的一个实施方式。
然后，如由步骤460至468所反映的，图4B的过程继续执行对DQ阻抗代码的另一搜索。在一个实施方式中，这是二进制搜索。在步骤460中，控制逻辑单元访问用于先前的DQ阻抗校准的先前的DQ阻抗代码。参照图4A，控制逻辑单元从锁存器410访问Previous_DAC_N<n:0>。在实践中，这个步骤可以在执行步骤452时执行。
在步骤462中，控制逻辑单元402选择搜索树如二进制搜索树200中的开始节点以用于搜索新的DQ阻抗代码。这个步骤还用于生成主DQ阻抗代码。主DQ阻抗代码将充当被施加于主加权复制下拉电路414a的DAC_N<n:0>的初始值。在步骤464中，控制逻辑单元生成剩余DQ阻抗代码。剩余DQ阻抗代码将充当被施加于剩余加权复制下拉电路414b的REM_N<r:0>的初始值。步骤462至464是图3的步骤304的一个实施方式。因此，将不对这些步骤进行详细描述。
在步骤466中，控制逻辑单元402执行对新的DQ阻抗代码的搜索。在一个实施方式中，这是二进制搜索。这是图3的步骤308至312的一个实施方式。由于已经描述了搜索的示例，所以将不详细描述步骤466。在步骤466中，控制逻辑单元402将在步骤458中发现的最终的ZQ阻抗代码施加于二进制加权上拉复制电路416。例如，施加New_DAC_P<n:0>。
在步骤466中，首先，控制逻辑单元402可以将DAC_N<n:0>的初始值施加于主二进制加权下拉复制电路414a，并且将REM_N<r:0>施加于剩余二进制加权上拉复制电路414b。然后，改变DAC_N<n:0>的值，直到完成搜索为止。被施加于主二进制加权下拉复制电路414a的最终的DAC_N<n:0>与REM_N<r:0>相加，以生成最终的DQ阻抗代码。这被称为New_DAC_N<n:0>。New_DAC_N<n:0>的值可以存储在锁存器410中。因此，步骤460至466共同形成图3的过程的一个实施方式。
图5A描述了图4A的主二进制加权上拉复制电路404a的一个实施方式。该电路404a还可以用于图4A的二进制加权上拉复制电路416。该电路404a还可以用于图1A或图1B的主可变阻抗电路104a。该电路404a以及本文中的其它电路被称为“复制电路”，这是因为其可以复制装置中的其它电路。例如，主二进制加权上拉复制电路404a可以复制输出驱动器的一部分。主二进制加权上拉复制电路404a包括晶体管502-0、502-1、502-2、502-3、502-4、502-5和502-6。在一个实施方式中，晶体管502是P沟道晶体管。每个晶体管502的一个端子连接至供电电压VVIC。应注意的是，VVIC在图4A中被称为相对于主二进制加权上拉复制电路404a和二进制加权上拉复制电路416二者的VDD。每个晶体管的另一端子连接至电阻器514。电阻器514连接至校准节点。应注意的是，校准节点在图4A中被称为相对于主二进制加权上拉复制电路404a的ZQ。应注意的是，校准节点被称为图4A中相对于二进制加权上拉复制电路416的DQ。
晶体管502中的每一个的栅极由阻抗代码DAC_P<n:0>的位中的一个位控制。晶体管502-0的栅极由被称为DAC_P<n:0>的最不显著的位的DAC_P_0控制。晶体管502-1的栅极由DAC_P_1控制。晶体管502-2的栅极由DAC_P_2控制。晶体管502-3的栅极由DAC_P_3控制。晶体管502-4的栅极由DAC_P_4控制。晶体管502-5的栅极由DAC_P_5控制。晶体管502-6的栅极由被称为DAC_P<n:0>的最显著的位的DAC_P_6控制。
晶体管可以为“二进制加权的”，使得晶体管502-0具有“1”的权重，晶体管502-1具有“2”的权重，晶体管502-2具有“4”的权重，晶体管502-3具有“8”的权重，晶体管502-4具有“16”的权重，晶体管502-5具有“32”的权重，以及晶体管502-6具有“64”的权重。通过权重意味着晶体管对主二进制加权上拉复制电路404a的阻抗的影响。
在一个实施方式中，晶体管502具有二进制加权沟道宽长比(W/L)。例如，二进制加权沟道W/L可以为1×、2×、4×、8×、16×、32×和64×。晶体管W/L还可以称为晶体管大小。
在一个实施方式中，主二进制加权上拉复制电路404a的晶体管502由多个晶体管来实现。因此，要理解的是，晶体管502中的每一个可以表示一个或更多个晶体管。此外，在用于实现晶体管502-0至502-6的晶体管的数目之间可以存在二进制关系。例如，晶体管502-0可以使用单个晶体管来实现，晶体管502-1可以使用两个晶体管来实现，晶体管502-2可以使用四个晶体管来实现等。在本示例中，实现晶体管中的每一个可以具有相同的W/L。
图5B描述了图4A的剩余二进制加权上拉复制电路404b的一个实施方式。电路还可以用于剩余可变阻抗电路(图1A或图1B，104b)。剩余二进制加权复制电路404b包括晶体管512-0、512-1、512-2、512-3和512-4。在一个实施方式中，晶体管512是p沟道晶体管。每个晶体管512的一个端子连接至供电电压VVIC。应注意的是，VVIC在图4A中被称为VDD。每个晶体管的另一端子连接至电阻器524。电阻器524连接至校准节点。应注意的是，校准节点在图4A中是指ZQ。在一个实施方式中，电阻器524具有与主二进制加权上拉复制电路404a的电阻器514相同的阻抗。
晶体管中的每一个的栅极由阻抗代码REM_P<r:0>的位中的一个位控制。晶体管512-0的栅极由被称为REM_P<r:0>的最不显著的位的REM_P_0控制。晶体管512-1的栅极由REM_P_1控制。晶体管512-2的栅极由REM_P_2控制。晶体管512-3的栅极由REM_P_3控制。晶体管512-4的栅极由被称为REM_P<r:0>的最显著的位的REM_P_4控制。
晶体管可以为“二进制加权的”，使得晶体管512-0具有“1”的权重，晶体管512-1具有“2”的权重，晶体管512-2具有“4”的权重，晶体管512-3具有“8”的权重，晶体管512-4具有“16”的权重，晶体管512-5具有“32”的权重。
在一个实施方式中，剩余二进制加权复制电路404b中的晶体管512与主二进制加权上拉复制电路404a中的对应的晶体管502在其对阻抗的影响方面类似。例如，晶体管512-0可以与晶体管502-0在配置方面类似，晶体管512-1可以与晶体管502-1在配置方面类似，晶体管512-2可以与晶体管502-2在配置方面类似，晶体管512-3可以与晶体管502-3在配置方面类似，而晶体管512-4可以与晶体管502-4在配置方面类似。因此，对主二进制加权上拉复制电路404a的实现晶体管的数目以及W/L的讨论适于剩余二进制加权复制电路404b。
此外，在一个实施方式中，剩余二进制加权复制电路404b中的晶体管512可以与主二进制加权上拉复制电路404a中的对应的晶体管在其对阻抗的影响方面类似。例如，晶体管512-0可以与晶体管502-0对阻抗具有类似的影响，晶体管512-1可以与晶体管502-1对阻抗具有类似的影响等。应注意的是，在正如输入至主二进制加权上拉复制电路404a那样向剩余二进制加权复制电路404b输入相同的阻抗代码的情况下，类似的晶体管将会接通/关断。晶体管502、512可以被配置成使得在向每个复制电路404a、404b输入相同的阻抗代码的情况下，相应的复制电路将具有相同的阻抗。例如，向剩余二进制加权复制电路404b输入代码“100100”可以导致剩余二进制加权复制电路404b具有与以下阻抗相同的阻抗：向主二进制加权上拉复制电路404a输入“00100100”时主二进制加权上拉复制电路404a具有的阻抗。
图6A描述了图4A的主二进制加权下拉复制电路414a的一个实施方式。应注意的是，图6A的电路还可以用于实现图1A或图1B的主可变阻抗电路104a。主二进制加权下拉复制电路414a可以复制输出驱动器的一部分。主二进制加权下拉复制电路414a包括晶体管602-0、602-1、602-2、602-3、602-4、602-5和602-6。在一个实施方式中，晶体管602是n沟道晶体管。每个晶体管602的一个端子连接至电压VVIC。应注意的是，VVIC在图4A中被描述为地电压。每个晶体管的另一端子连接至电阻器614。电阻器614连接至校准节点。应注意的是，校准节点在图4A中是指DQ。应注意的是，在另一实施方式中，不同于使电阻器614连接至DQ节点，电阻器614可以连接至ZQ节点。因此，电阻器614可以连接至芯片外参考电阻器如图4A中的参考电阻器406(具有针对芯片外参考电阻器的合适的供电电压)。
晶体管602中的每一个的栅极由阻抗代码DAC_N<n:0>的位中的一个位控制。晶体管602-0的栅极由被称为DAC_P<n:0>的最不显著的位的DAC_N_0控制。晶体管602-1的栅极由DAC_N_1控制。晶体管602-2的栅极由DAC_N_2控制。晶体管602-3的栅极由DAC_N_3控制。晶体管602-4的栅极由DAC_N_4控制。晶体管602-5的栅极由DAC_N_5控制。晶体管602-6的栅极由被称为DAC_N<n:0>的最显著的位的DAC_N_6控制。
晶体管可以是“二进制加权的”，使得晶体管602-0具有“1”的权重，晶体管602-1具有“2”的权重，晶体管602-2具有“4”的权重，晶体管602-3具有“8”的权重，晶体管602-4具有“16”的权重，晶体管602-5具有“32”的权重以及晶体管602-6具有“64”的权重。通过权重意味着晶体管对主二进制加权上拉复制电路404a的阻抗的影响。
在一个实施方式中，晶体管602具有二进制加权沟道宽长比(W/L)。例如，二进制加权沟道W/L可以为1×、2×、4×、8×、16×、32×和64×。晶体管W/L还可以称为晶体管大小。
在一个实施方式中，主二进制加权下拉复制电路414a的晶体管602由多个晶体管来实现。因此，要理解的是，晶体管602中的每一个可以表示一个或更多个晶体管。此外，在用于实现晶体管602-0至602-6的多个晶体管的数目之间可以存在二进制关系。例如，晶体管602-0可以使用单个晶体管来实现，晶体管602-1可以使用两个晶体管来实现，晶体管602-2可以使用四个晶体管来实现等。在本示例中，实现晶体管中的每一个可以具有相同的W/L。
图6B描述了图4A的剩余二进制加权下拉复制电路414b的一个实施方式。电路414b还可以用作剩余可变阻抗电路(图1A或图1B，104b)。剩余二进制加权下拉复制电路414b包括晶体管612-0、612-1、612-2、612-3和612-4。在一个实施方式中，晶体管612是n沟道晶体管。每个晶体管612的一个端子均连接至电压VVIC。应注意的是，VVIC被描述为图4A中的地电压。每个晶体管的另一端子连接至电阻器624。电阻器624连接至图4A中被称为DQ节点的校准节点。可替选地，电阻器624可以连接至ZQ节点。在一个实施方式中，电阻器624具有与主二进制加权下拉复制电路414a的电阻器614相同的阻抗。
晶体管612中的每一个的栅极由阻抗代码REM_N<r:0>的位中的一个位控制。晶体管612-0的栅极由被称为REM_N<r:0>的最不显著的位的REM_N_0控制。晶体管612-1的栅极由REM_N_1控制。晶体管612-2的栅极由REM_N_2控制。晶体管612-3的栅极由REM_N_3控制。晶体管612-4的栅极由被称为REM_N<r:0>的最显著的位的REM_N_4控制。
晶体管可以为“二进制加权的”，使得晶体管612-0具有“1”的权重，晶体管612-1具有“2”的权重，晶体管612-2具有“4”的权重，晶体管612-3具有“8”的权重，晶体管612-4具有“16”的权重，以及晶体管612-5具有“32”的权重。
在一个实施方式中，剩余二进制加权复制电路414b中的晶体管612与主二进制加权下拉复制电路414a中的对应的晶体管602在其对阻抗的影响方面类似。例如，晶体管612-0可以与晶体管602-0在配置方面类似，晶体管612-1可以与晶体管602-1在配置方面类似，晶体管612-2可以与晶体管602-2在配置方面类似，晶体管612-3可以与晶体管602-3在配置方面类似，而晶体管612-4可以与晶体管602-4在配置方面类似。对主二进制加权上拉复制电路404a的实现晶体管的数目以及W/L的讨论适于剩余二进制加权复制电路404b。
此外，在一个实施方式中，剩余二进制加权下拉复制电路414b中的晶体管612与主二进制加权下拉复制电路414a中的对应的晶体管可以在其对阻抗的影响方面类似。例如，晶体管612-0可以与晶体管602-0对阻抗具有类似的影响，晶体管612-1可以与晶体管602-1对阻抗具有类似的影响等。应注意的是，在正如输入至主二进制加权下拉复制电路404a那样向剩余二进制加权下拉复制电路414b输入相同的阻抗代码的情况下，类似的晶体管将会接通/关断。晶体管602、612可以被配置成使得在向每个下拉复制电路414a、414b输入相同的阻抗代码的情况下，相应的复制电路将具有相同的阻抗。例如，向剩余二进制加权下拉复制电路414b输入代码“100100”可以导致剩余二进制加权下拉复制电路414b具有与以下阻抗相同的阻抗：向主二进制加权下拉复制电路414a输入“00100100”时主二进制加权下拉复制电路414a具有的阻抗。
应注意的是，图5A和图6A的示例针对其中主阻抗代码是七位的情况。如果主阻抗代码大于或小于七位，则可以对图5A和图6A中的晶体管的数目进行对应的改变。类似地，图5B和图6B中的示例针对其中剩余阻抗代码是五位的情况。如果剩余阻抗代码大于或小于五位，则可以对图5B和图6B中的晶体管的数目进行对应的改变。
在一个实施方式中，剩余可变阻抗电路被实现为提供防止静电放电(ESD)的电路系统的一部分。这节省了芯片的实际空间。图7是示出了包括ESD保护的I/O电路系统700的一个实施方式的图。ESD电路系统704包括剩余复制晶体管706和ESD保护晶体管708。剩余复制晶体管706可以包括例如图5B和图6B的电路。ESD电路系统704连接至可以为输入/输出垫或引脚的I/O引脚/垫716。因此，剩余复制晶体管760和ESD保护晶体管708共同提供ESD保护。
输出驱动器712也连接至I/O引脚/垫716。在一个实施方式中，输出驱动器712包括上拉晶体管和下拉晶体管。在一个实施方式中，主复制晶体管710包括上拉晶体管和下拉晶体管的复制电路。在一个实施方式中，主复制晶体管710包括复制上拉晶体管和下拉晶体管的一部分。主复制晶体管706可以包括例如图5A和图6B的电路。
控制逻辑单元、比较器和锁存器702(在下文中为“控制逻辑单元702”)可以使用图1A或图1B的控制逻辑单元102、比较器108和锁存器110来实现。作为另一示例，控制逻辑单元702可以使用图4A的控制逻辑单元402、比较器408、418和锁存器410来实现。控制逻辑单元702连接至主复制晶体管710且连接至剩余复制晶体管706，主复制晶体管710和剩余复制晶体管706均连接至校准元件106。校准元件106可以在芯片外，并且可以为高精度电阻器。在一个实施方式中，控制逻辑单元702如本文中所描述的确定阻抗代码，并且将阻抗代码提供至输出驱动器712。因此，可以调节输出驱动器712的阻抗，以考虑环境条件和工作条件。在一个实施方式中，控制逻辑单元702将阻抗代码提供至例如针对端接阻抗要使用的输入缓存器714。例如，可以调节输入缓存器714的端接阻抗以考虑环境条件和工作条件。
在一些实施方式中，阻抗校准电路是存储器装置的一部分。以下讨论提供了示例存储器装置的结构的细节，示例存储器装置可以实现所提出的用于确定阻抗代码的技术。
图8A是3D堆叠非易失性存储器装置的立体图。存储器装置800包括基片801。基片上和基片上方是存储器单元(非易失性存储元件)的示例块BLK0和BLK1。基片上还存在具有供块使用的电路系统的外围区域804。基片801还可以承载块下方的电路系统连同在导电通路中图案化以承载电路系统的信号的一个或更多个较低的金属层。块形成在存储器装置的中间区域802中。在存储器装置的上部区域803中，在导电通路中对一个或更多个上部金属层进行图案化，以承载电路系统的信号。每个块包括存储器单元的堆叠区域，其中，交替的堆叠水平表示字线。在一个可能的方法中，每个块具有相反的层级侧，垂直触点从相反的层级侧向上延伸至上部金属层，以形成至导电通路的连接。虽然两个块被描述为示例，但是可以使用沿x方向和/或y方向延伸的其它的块。另外，应注意的是，认为部件是连接的，不管其是直接连接还是间接连接。
在一个可能的方法中，平面沿x方向的长度表示其中至字线的信号通路沿一个或更多个上部金属层(字线或SGD线方向)延伸的方向，并且平面沿y方向的宽度表示其中至位线的信号通路沿一个或更多个上部金属层(位线方向)延伸的方向。Z方向表示存储器装置的高度。
图8B是存储器装置800如图8A的3D堆叠非易失性存储器装置800的功能框图。存储器装置800可以包括一个或更多个存储器晶片808。存储器晶片808包括存储器单元如存储器单元阵列、控制电路系统810和读/写电路828的存储器结构826。在3D配置中，存储器结构可以包括图8A的块BLK0和BLK1。存储器结构826可以由字线经由行解码器824访问，并且由位线经由列解码器832访问。读/写电路828包括多个感测块SB1、SB2、……、SBp(感测电路系统)，并且允许并行读取或编程存储器单元的页。通常，控制器822被包括在同一存储器装置800(例如可移除存储卡)中作为一个或更多个存储器晶片808。在一些实施方式中，一个控制器将会与多个存储器晶片通信。命令和数据经由数据总线820在主机820与控制器822之间进行传输，并且经由线路818在控制器与一个或更多个存储器晶片808之间进行传输。在一个实施方式中，存储器晶片具有例如图7所描述的I/O电路系统700。
存储器结构826可以为二维结构或三维结构的存储器单元(例如NAND闪存存储器单元)。存储器结构可以包括具有3D阵列的一个或更多个存储器单元阵列。存储器结构可以包括其中多个存储级(memory level)形成在不具有中间基片的单个基片如晶圆上方(而不是形成在基片中)的整体三维存储器结构。存储器结构可以包括任何类型的以下非易失性存储器：非易失性存储器整体地形成在具有布置硅基片上方的有源区域的存储器单元阵列的一个或更多个物理级中。存储器结构可以处于具有与存储器单元的操作关联的电路系统的非易失性存储器装置中，而不管所关联的电路系统是在基片上方还是在基片内部。
控制电路系统810与读/写电路828协作，以在存储器结构826上执行存储操作，并且控制电路系统810包括状态机812、芯片上地址解码器814以及功率控制模块816。状态机812提供存储操作的芯片级控制。参数存储器813可以被提供用于存储操作参数。
芯片上地址解码器814提供由主机或存储器控制器使用的地址至由解码器824和832使用的硬件地址之间的地址接口。功率控制模块816控制存储操作期间提供至字线和位线的功率和电压。功率控制模块816可以包括用于3D配置中的字线层(WLL)、SGS晶体管和SGD晶体管以及电源线的驱动器。在一个方法中，感测块可以包括位线驱动器。SGS晶体管是NAND串的源极端处的选通栅极晶体管(select gate transistor)，而SGD晶体管是NAND串的漏极端处的选通栅极晶体管。
在各种实施方式中，控制电路系统810、状态机812、解码器814/824/832、功率控制模块816、感测块SB1、SB2、……、SBp、读/写电路828以及控制器822中的一个或更多个可以认为是至少一个或更多个控制电路。
芯片外控制器822可以包括处理器822c和存储装置(存储器)例如ROM 822a和RAM822b。存储装置包括代码如指令组，并且处理器822c可操作成执行指令组以提供本文中所描述的功能。可替选地或另外地，处理器822c可以访问来自存储器结构的存储装置826a(例如一个或更多个字线中的存储器单元的保留区域)的代码。
除了NAND闪存存储器之外，还可以使用其它类型的非易失性存储器。
半导体存储器装置包括易失性存储器装置如动态随机存取存储器(“DRAM”)装置或静态随机存取存储器(“SRAM”)装置、非易失性存储器装置如电阻随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)以及能够存储信息的其它半导体元件。每种类型的存储器装置可以具有不同的配置。例如，闪存存储器可以被配置在NAND配置或NOR配置中。
存储器装置可以由无源元件和/或有源元件以任何组合来形成。通过非限制性示例，无源半导体存储器元件包括ReRAM装置元件，在一些实施方式中，其包括电阻率切换存储元件如反熔材料或相变材料并且可选地包括导向元件(steering element)如二极管或晶体管。另外通过非限制性示例，有源半导体存储器元件包括EEPROM和闪存存储器装置元件，在一些实施方式中，其包括具有电荷存储区域如浮栅、导电纳米粒子或电荷存储介电材料的元件。
多个存储器元件可以被配置成使得其串联连接或者使得每个元件可以单独访问。通过非限制性示例，NAND配置中的闪存存储器装置(NAND闪存存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和选通栅极晶体管的串联连接的晶体管组的示例。
NAND闪存存储器阵列可以被配置成使得阵列包括多个存储器串，其中串包括共用单个位线的多个存储器元件并且作为一个组被访问。可替选地，存储器元件可以被配置成使得每个元件如NOR存储器阵列能够单独地被访问。NAND存储器和NOR存储器配置是示例性的，并且存储器元件可以以其它方式被配置。
定位在基片内部以及/或者在基片上方的半导体存储器元件可以以二维或三维的方式如二维存储器结构或三维存储器结构被布置。
在二维存储器结构中，半导体存储器元件被布置在单个平面或单个存储器装置级中。通常，在二维存储器结构中，存储器元件被布置在与支承存储器元件的基片主表面大致上平行地延伸的平面(例如沿x-y方向的平面)中。基片可以为晶圆，存储器元件的层形成在晶圆上或者形成在晶圆中，或者基片可以为在存储器元件形成之后被附接至存储器元件的载体基片。作为非限制性示例，基片可以包括半导体例如硅。
存储器元件可以以顺序阵列的形式例如以多个行和/或多个列的形式被布置在单个存储器装置级中。然而，可以以非规则的配置或非正交的配置来布置存储器元件。存储器元件各自可以具有两个或更多个电极或接触线例如位线和字线。
三维存储器阵列被布置成使得存储器元件占用多个平面或多个存储器装置级，从而形成三维的结构(即沿x、y和z方向，其中，z方向大致上垂直于基片的主表面，并且x方向和y方向大致上平行于基片的主表面)。
作为非限制性示例，三维存储器结构可以竖直地被布置为多个二维存储器装置级的堆叠。作为另一非限制性示例，三维存储器阵列可以被布置为每个列具有多个存储器元件的多个竖直列(例如大致上垂直于基片的主表面即沿y方向延伸的列)。列可以被布置在二维配置例如在x-y平面中，从而产生存储器元件的三维布置，其中，元件处于多个竖直堆叠存储器平面上。呈三维的形式的存储器元件的其它配置也可以构成三维存储器阵列。
通过非限制性示例，在三维NAND存储器阵列中，存储器元件可以被耦接在一起以形成单个水平(例如x-y)存储器装置级内的NAND串。可替选地，存储器元件可以被耦接在一起，以形成横跨多个水平存储器装置级的竖直NAND串。其它三维配置可以被设想成其中一些NAND串包含单个存储级中的存储器元件而其它串包含扩展穿过多个存储级的存储器元件。三维存储器阵列还可以被设计成采用NOR配置以及采用ReRAM配置。
通常，在整体三维存储器阵列中，一个或更多个存储器装置级被形成在单个基片上方。可选地，整体三维存储器阵列还可以具有至少部分地在单个基片内的一个或更多个存储器层。作为非限制性示例，基片可以包括半导体例如硅。在整体三维阵列中，构成阵列的每个存储器装置级的层通常形成在阵列的存储器装置级下的层上。然而，整体三维存储器阵列的相邻的存储器装置级的层可以被共用或者在存储器装置级之间具有中间层。
然后再次，二维阵列可以分离地被形成并且然后被封装在一起，以形成具有多个存储器层的非整体存储器装置。例如，可以通过在分离的基片上形成存储级并且然后使存储级彼此堆叠在上面来构建非整体堆叠存储器。在堆叠之前，可以减薄基片或者从存储器装置级移除基片，但是由于存储器装置级初始地被形成在分离的基片上，所以得到的存储器阵列不是整体三维存储器阵列。另外，多个二维存储器阵列或三维存储器阵列(整体的或非整体的)可以形成在分离的芯片上并且然后被封装在一起，以形成堆叠芯片存储器装置。
通常要求关联的电路系统用于存储器元件的操作以及用于与存储器元件进行通信。作为非限制性示例，存储器装置可以具有用于控制和驱动存储器元件的电路系统来实现功能例如编程和读取。这种关联的电路系统可以与存储器元件在同一基片上以及/或者在分离的基片上。例如，用于存储器读-写操作的控制器可以定位在分离的控制器芯片上，以及/或者定位在与存储器元件相同的基片上。
本文中所公开的一个实施方式包括以下装置，该装置包括：校准节点；耦接至校准节点的可变阻抗电路；以及耦接至可变阻抗电路的控制电路，其中，可变阻抗电路包括第一可变阻抗元件和第二可变阻抗元件。控制电路被配置成将先前的阻抗代码划分成第一阻抗代码和第二阻抗代码。控制电路被配置成将第一阻抗代码施加于第一可变阻抗元件。控制电路被配置成将第二阻抗代码施加于第二可变阻抗元件。控制电路被配置成校准可变阻抗电路相对于校准节点的阻抗，其中，控制电路被配置成从施加于第一可变阻抗元件的第一阻抗代码开始执行搜索，同时保持施加至第二可变阻抗元件的第二阻抗代码。该搜索产生针对第一可变阻抗元件的最终阻抗代码。控制电路被配置成将最终阻抗代码与第二阻抗代码相加，以生成用于可变阻抗电路相对于校准节点的阻抗校准的新阻抗代码。
本文中所公开的一个实施方式包括以下方法，该方法包括：访问用于与校准节点关联的先前的阻抗校准的先前的阻抗代码；将先前的阻抗代码划分成第一阻抗代码和第二阻抗代码；将第一阻抗代码施加于耦接至校准节点的第一可变阻抗电路；将第二阻抗代码施加于耦接至校准节点的第二可变阻抗电路；执行二进制搜索以校准第一可变阻抗电路和第二可变阻抗电路相对于校准节点的阻抗，其中，二进制搜索改变施加于第一可变阻抗电路的第一阻抗代码，同时保持施加于第二可变阻抗电路的第二阻抗代码，其中，二进制搜索以针对第一可变阻抗电路的最终阻抗代码结束，并且将针对第一可变阻抗电路的最终阻抗代码与第二阻抗代码相加，以生成与校准节点关联的新阻抗代码。
本文中所公开的一个实施方式包括以下装置，该装置包括：ZQ校准节点；耦接至ZQ校准节点的第一二进制加权复制电路；耦接至ZQ校准节点的第二二进制加权复制电路；以及耦接至第一二进制加权复制电路且耦接至第二二进制加权复制电路的控制电路。控制电路被配置成：访问用于先前的ZQ校准的ZQ阻抗代码；将ZQ阻抗代码划分成第一阻抗代码和第二阻抗代码；执行二进制搜索，其中，控制电路被配置成保持针对第二二进制加权复制电路的第二阻抗代码并且以施加于第一二进制加权复制电路的第一阻抗代码开始二进制搜索，其中，二进制搜索产生针对第一二进制加权复制电路的最终阻抗代码；并且将针对第一二进制加权复制电路的最终阻抗代码与第二阻抗代码相加，以生成新的ZQ校准代码。
本文中所公开的一个实施方式包括以下装置，该装置包括：校准节点；耦接至校准节点并且用于响应于第一阻抗代码生成可变阻抗的第一装置；耦接至校准节点并且用于响应于第二阻抗代码生成可变阻抗的第二装置；以及耦接至第一装置且耦接至第二装置的第三装置。第三装置用于访问用于与第一可变阻抗电路和第二可变阻抗电路关联的先前的阻抗校准的先前的阻抗代码。第三装置用于将先前的阻抗代码划分成第一阻抗代码和第二阻抗代码。第三装置用于将第一阻抗代码施加于第一可变阻抗电路。第三装置用于将第二阻抗代码施加于第二可变阻抗电路。第三装置用于校准第一可变阻抗电路和第二可变阻抗电路相对于校准节点的阻抗。第三装置用于以施加于第一可变阻抗电路的第一阻抗代码开始执行二进制搜索，同时保持施加至第二可变阻抗电路的第二阻抗代码，其中，二进制搜索产生针对第一可变阻抗电路的最终阻抗代码。第三装置用于将针对第一可变阻抗电路的最终阻抗代码与第二阻抗代码相加，以生成用于与第一可变阻抗电路和第二可变阻抗电路关联的阻抗校准的新阻抗代码。
一个实施方式包括以下装置，该装置包括：具有非易失性存储元件的三维存储器阵列；耦接至三维存储器阵列的校准节点；耦接至校准节点的第一可变阻抗电路；耦接至校准节点的第二可变阻抗电路；以及耦接至第一可变阻抗电路且耦接至第二可变阻抗电路的控制电路。控制电路将先前的阻抗代码划分成第一阻抗代码和第二阻抗代码，其中，先前的阻抗代码用于与第一可变阻抗电路和第二可变阻抗电路关联的先前的阻抗校准。控制电路将第一阻抗代码施加于第一可变阻抗电路。控制电路将第二阻抗代码施加于第二可变阻抗电路。控制电路校准第一可变阻抗电路和第二可变阻抗电路相对于校准节点的阻抗，其中，控制电路以施加于第一可变阻抗电路的第一阻抗代码开始执行二进制搜索，同时保持施加至第二可变阻抗电路的第二阻抗代码，其中，二进制搜索产生针对第一可变阻抗电路的最终阻抗代码。控制电路将针对第一可变阻抗电路的最终阻抗代码与第二阻抗代码相加，以生成用于第一可变阻抗电路和第二可变阻抗电路相对于校准节点的阻抗校准的新阻抗代码。
本领域技术人员将会理解的是，本技术不限于所描述的二维示例结构和三维示例结构，而是涵盖如本文中所描述以及如由本领域技术人员理解的本技术的精神和范围内的所有相关存储器结构。出于例示和描述目的，已经给出了本发明的前述详细描述。本发明不意在穷举或将本发明限于所公开的确切形式。鉴于上述教导，可以存在多个变型和变体。选择所描述的实施方式是为了最佳地说明本发明的原理及其实践应用，从而使得本领域其他技术人员能够以各种实施方式以及使用适于特定预期用途的各种变型来最佳地利用本发明。本发明的范围意在由所附权利要求书来限定。
另外，本发明还可以如以下附记那样实现。
1.一种装置，包括：
校准节点；
可变阻抗电路，其耦接至所述校准节点，其中，所述可变阻抗电路包括第一可变阻抗元件和第二可变阻抗元件；以及
控制电路，其耦接至所述可变阻抗电路，其中，所述控制电路被配置成：
将先前的阻抗代码划分成第一阻抗代码和第二阻抗代码；
将所述第一阻抗代码施加于所述第一可变阻抗元件；
将所述第二阻抗代码施加于所述第二可变阻抗元件；
校准所述可变阻抗电路相对于所述校准节点的阻抗，其中，所述控制电路被配置成以施加于所述第一可变阻抗元件的所述第一阻抗代码开始执行搜索，同时保持施加于所述第二可变阻抗元件的所述第二阻抗代码，其中，所述搜索产生针对所述第一可变阻抗元件的最终阻抗代码；以及
将所述最终阻抗代码与所述第二阻抗代码相加，以生成用于所述可变阻抗电路相对于所述校准节点的所述阻抗校准的新阻抗代码。
2.根据附记1所述的装置，其中，所述先前的阻抗代码用于与所述可变阻抗电路关联的先前的阻抗校准，其中，所述第一阻抗代码与所述第二阻抗代码之和等于所述先前的阻抗代码。
3.根据附记1所述的装置，其中，所述第一可变阻抗元件被配置成响应于“n”位阻抗代码的不同的值具有2n个不同的阻抗，其中，所述第一阻抗代码是来自全二进制搜索的第m步骤的值，所述全二进制搜索覆盖所述2n个不同的阻抗的整个范围，其中，“m”大于1。
4.根据附记1所述的装置，进一步包括输出驱动器，其中，所述第一可变阻抗元件是所述输出驱动器的复制电路，其中，所述第二可变阻抗元件是所述输出驱动器的一部分的复制电路，其中，所述控制电路进一步被配置成将所述新阻抗代码提供至所述输出驱动器。
5.根据附记1所述的装置，其中，所述第一可变阻抗元件被配置成响应于“n”位阻抗代码具有2n个不同的阻抗，其中，所述第二可变阻抗元件被配置成响应于“r”位阻抗代码具有2r个不同的阻抗，其中，“r”小于“n”，其中，当所述r位阻抗代码被施加于所述第一可变阻抗元件时，所述第二可变阻抗元件的所述2r个不同的阻抗与所述第一可变阻抗元件的对应的不同的阻抗匹配。
6.根据附记1所述的装置，进一步包括静电放电(ESD)保护晶体管，其中，所述ESD保护晶体管包括所述第二可变阻抗元件。
7.根据附记1所述的装置，其中：
所述第一可变阻抗元件包括上拉电路；
所述第二可变阻抗元件包括上拉电路；以及
所述校准节点包括耦接至参考阻抗的ZQ节点。
8.根据附记1所述的装置，进一步包括与所述第一可变阻抗元件串联的上拉电路，其中：
所述第一可变阻抗元件包括下拉电路；
所述第二可变阻抗元件包括下拉电路；以及
所述校准节点包括在所述上拉电路与所述第一可变阻抗元件之间的节点(DQ)。
9.一种方法，包括：
访问用于与校准节点关联的先前的阻抗校准的先前的阻抗代码；
将所述先前的阻抗代码划分成第一阻抗代码和第二阻抗代码；
将所述第一阻抗代码施加于耦接至所述校准节点的第一可变阻抗电路；
将所述第二阻抗代码施加于耦接至所述校准节点的第二可变阻抗电路；
执行二进制搜索，以校准所述第一可变阻抗电路和所述第二可变阻抗电路相对于所述校准节点的阻抗，其中，所述二进制搜索改变施加于所述第一可变阻抗电路的所述第一阻抗代码，同时保持施加于所述第二可变阻抗电路的所述第二阻抗代码，其中，所述二进制搜索以针对所述第一可变阻抗电路的最终阻抗代码结束；以及
将针对所述第一可变阻抗电路的所述最终阻抗代码与所述第二阻抗代码相加，以生成与所述校准节点关联的新阻抗代码。
10.根据附记9所述的方法，其中，所述第一阻抗代码和所述第二阻抗代码之和是所述先前的阻抗代码。
11.根据附记9所述的方法，其中，所述第一可变阻抗电路被配置成响应于“n”位阻抗代码的不同的值具有2n个不同的阻抗，其中，执行所述二进制搜索包括：
在全二进制搜索的第m步骤处开始所述二进制搜索，所述全二进制搜索覆盖所述2n个不同的阻抗的整个范围，其中，“m”大于1。
12.根据附记9所述的方法，进一步包括输出驱动器，其中，所述第一可变阻抗电路是所述输出驱动器的复制电路，其中，所述第二可变阻抗电路是所述输出驱动器的一部分的复制电路，并且所述方法进一步包括：
将所述新阻抗代码提供至所述输出驱动器。
13.根据附记9所述的方法，其中，所述第一可变阻抗电路被配置成响应于“n”位阻抗代码具有2n个阻抗值，其中，所述第二可变阻抗电路被配置成响应于“r”位阻抗代码具有2r个阻抗值，其中，“r”小于“n”，其中，当所述r位阻抗代码被施加于所述第一可变阻抗电路时，所述第二可变阻抗电路的所述2r个阻抗值与所述第一可变阻抗电路的对应的所述阻抗值匹配。
14.一种装置，包括：
ZQ校准节点；
第一二进制加权复制电路，其耦接至所述ZQ校准节点；
第二二进制加权复制电路，其耦接至所述ZQ校准节点；以及
控制电路，其耦接至所述第一二进制加权复制电路且耦接至所述第二二进制加权复制电路，其中，所述控制电路被配置成：
访问用于先前的ZQ校准的ZQ阻抗代码；
将所述ZQ阻抗代码划分成第一阻抗代码和第二阻抗代码；
执行二进制搜索，其中，所述控制电路被配置成保持针对所述第二二进制加权复制电路的所述第二阻抗代码，并且以施加于所述第一二进制加权复制电路的所述第一阻抗代码开始二进制搜索，其中，所述二进制搜索以针对所述第一二进制加权复制电路的最终阻抗代码结束；以及
将针对所述第一二进制加权复制电路的所述最终阻抗代码与所述第二阻抗代码相加，以生成新ZQ校准代码。
15.根据附记14所述的装置，其中，所述第一阻抗代码和所述第二阻抗代码之和为用于先前的ZQ校准的所述ZQ阻抗代码。
16.根据附记14所述的装置，其中，所述第一二进制加权复制电路被配置成响应于“n”位阻抗代码具有2n个不同的阻抗值，其中，被配置成执行所述二进制搜索的所述控制电路包括：被配置成跳过全二进制搜索的第一“m”步骤的控制电路，所述全二进制搜索覆盖2n个不同的阻抗的整个范围，其中，“m”为至少一个。
17.根据附记14所述的装置，其中，所述第一二进制加权复制电路被配置成响应于“n”位阻抗代码具有2n个不同的阻抗，其中，所述第二二进制加权复制电路被配置成响应于“r”位阻抗代码具有2r个不同的阻抗，其中，所述第一阻抗代码为“n”位代码，所述第二阻抗代码为“r”位代码，其中，“r”小于“n”，其中，当所述r位阻抗代码被施加于所述第一二进制加权复制电路时，所述第二二进制加权复制电路的所述2r个不同的阻抗与所述第一二进制加权复制电路的对应的不同的阻抗匹配。
18.根据附记14所述的装置，进一步包括静电放电(ESD)保护晶体管，其中，所述ESD保护晶体管包括所述第二二进制加权复制电路。
19.根据附记14所述的装置，其中：
所述第一二进制加权复制电路包括上拉电路；
所述第二二进制加权复制电路包括上拉电路；以及
所述ZQ校准节点包括耦接至参考阻抗的ZQ节点。
20.根据附记14所述的装置，进一步包括与所述第一二进制加权复制电路串联的上拉电路，其中：
所述第一二进制加权复制电路包括下拉电路；
所述第二二进制加权复制电路包括下拉电路；以及
所述ZQ校准节点包括所述上拉电路与所述第一二进制加权复制电路之间的节点。
21.一种装置，包括：
校准节点；
第一装置，其耦接至所述校准节点，并且用于响应于第一阻抗代码生成可变阻抗；
第二装置，其耦接至所述校准节点，并且用于响应于第二阻抗代码生成可变阻抗；以及
第三装置，其耦接至所述第一可变阻抗电路和所述第二可变阻抗电路，其中，所述第三装置用于：
访问用于与所述第一可变阻抗电路和所述第二可变阻抗电路关联的先前的阻抗校准的先前的阻抗代码；
将所述先前的阻抗代码划分成第一阻抗代码和第二阻抗代码；
将所述第一阻抗代码施加于所述第一可变阻抗电路；
将所述第二可变阻抗代码施加于所述第二可变阻抗电路；
校准所述第一可变阻抗电路和所述第二可变阻抗电路相对于所述校准节点的阻抗，其中，所述第三装置用于以施加于所述第一可变阻抗电路的所述第一阻抗代码开始执行二进制搜索，同时保持施加于所述第二可变阻抗电路的所述第二阻抗代码，其中，所述二进制搜索产生针对所述第一可变阻抗电路的最终阻抗代码；以及
将针对所述第一可变阻抗电路的所述最终阻抗代码与所述第二阻抗代码相加，以生成用于所述第一可变阻抗电路和所述第二可变阻抗电路相对于所述校准节点的所述阻抗校准的新阻抗代码。

Claims (14)

1.一种装置，包括：
校准节点；
可变阻抗电路(104)，其耦接至所述校准节点，其中，所述可变阻抗电路(104)包括第一可变阻抗元件(104a)和第二可变阻抗元件(104b)；以及
控制电路(102)，其耦接至所述可变阻抗电路，其中，所述控制电路被配置成：
将先前的阻抗代码划分成第一阻抗代码(DAC＜n：0>)和第二阻抗代码(REM＜r：0>)；
将所述第一阻抗代码施加于所述第一可变阻抗元件；
将所述第二阻抗代码施加于所述第二可变阻抗元件；
校准所述可变阻抗电路相对于所述校准节点的阻抗，其中，所述控制电路被配置成以施加于所述第一可变阻抗元件的所述第一阻抗代码开始执行搜索，同时保持施加于所述第二可变阻抗元件的所述第二阻抗代码，其中，所述搜索产生针对所述第一可变阻抗元件的最终阻抗代码；以及
将所述最终阻抗代码与所述第二阻抗代码相加，以生成用于所述可变阻抗电路相对于所述校准节点的阻抗校准的新阻抗代码(New_DAC＜n：0>)。
2.根据权利要求1所述的装置，其中，所述先前的阻抗代码用于与所述可变阻抗电路关联的先前的阻抗校准，其中，所述第一阻抗代码与所述第二阻抗代码之和是所述先前的阻抗代码。
3.根据权利要求1或2所述的装置，其中，所述第一可变阻抗元件被配置成响应于“n”位阻抗代码的不同的值具有2n个不同的阻抗，其中，所述第一阻抗代码是来自全二进制搜索的第m步骤的值，所述全二进制搜索能够覆盖所述2n个不同的阻抗的全部范围，其中，“m”大于1。
4.根据权利要求1至3中任一项所述的装置，进一步包括输出驱动器，其中，所述第一可变阻抗元件是所述输出驱动器的复制电路，其中，所述第二可变阻抗元件是所述输出驱动器的一部分的复制电路，其中，所述控制电路进一步被配置成将所述新阻抗代码提供至所述输出驱动器。
5.根据权利要求1、2或4所述的装置，其中，所述第一可变阻抗元件被配置成响应于“n”位阻抗代码具有2n个不同的阻抗，其中，所述第二可变阻抗元件被配置成响应于“r”位阻抗代码具有2r个不同的阻抗，其中，“r”小于“n”，其中，当所述r位阻抗代码被施加于所述第一可变阻抗元件时，所述第二可变阻抗元件的2r个不同的阻抗与所述第一可变阻抗元件的对应的不同的阻抗匹配。
6.根据权利要求1至5中任一项所述的装置，进一步包括静电放电(ESD)保护晶体管，其中，所述静电放电保护晶体管包括所述第二可变阻抗元件。
7.根据权利要求1至6中任一项所述的装置，其中：
所述第一可变阻抗元件包括上拉电路(404a)；
所述第二可变阻抗元件包括上拉电路(404b)；以及
所述校准节点包括耦接至参考阻抗的ZQ节点。
8.根据权利要求1至6中任一项所述的装置，进一步包括与所述第一可变阻抗元件串联的上拉电路，其中：
所述第一可变阻抗元件包括下拉电路(414a)；
所述第二可变阻抗元件包括下拉电路(414b)；以及
所述校准节点包括在所述上拉电路与所述第一可变阻抗元件之间的节点(DQ)。
9.根据权利要求1至6中任一项所述的装置，其中，所述校准节点包括ZQ校准节点，其中，所述第一可变阻抗元件包括耦接至所述ZQ校准节点的第一二进制加权复制电路，其中，所述第二可变阻抗元件包括耦接至所述ZQ校准节点的第二二进制加权复制电路。
10.一种方法，包括：
访问用于与校准节点关联的先前的阻抗校准的先前的阻抗代码(302)；
将所述先前的阻抗代码划分成第一阻抗代码和第二阻抗代码(304)；
将所述第一阻抗代码施加于耦接至所述校准节点的第一可变阻抗电路(306)；
将所述第二阻抗代码施加于耦接至所述校准节点的第二可变阻抗电路(308)；
执行二进制搜索，以校准所述第一可变阻抗电路和所述第二可变阻抗电路相对于所述校准节点的阻抗，其中，所述二进制搜索改变施加于所述第一可变阻抗电路的所述第一阻抗代码，同时保持施加于所述第二可变阻抗电路的所述第二阻抗代码，其中，所述二进制搜索以针对所述第一可变阻抗电路的最终阻抗代码结束(310)；以及
将针对所述第一可变阻抗电路的所述最终阻抗代码与所述第二阻抗代码相加，以生成与所述校准节点关联的新阻抗代码(312)。
11.根据权利要求10所述的方法，其中，所述第一阻抗代码和所述第二阻抗代码之和是所述先前的阻抗代码。
12.根据权利要求10或11所述的方法，其中，所述第一可变阻抗电路被配置成响应于“n”位阻抗代码的不同的值具有2n个不同的阻抗，其中，执行所述二进制搜索包括：
在全二进制搜索的第m步骤处开始所述二进制搜索，所述全二进制搜索覆盖所述2n个不同的阻抗的全部范围，其中，“m”大于1。
13.根据权利要求10至12中任一项所述的方法，进一步包括输出驱动器，其中，所述第一可变阻抗电路是所述输出驱动器的复制电路，其中，所述第二可变阻抗电路是所述输出驱动器的一部分的复制电路，并且所述方法进一步包括：
将所述新阻抗代码提供至所述输出驱动器。
14.根据权利要求10至13中任一项所述的方法，其中，所述第一可变阻抗电路被配置成响应于“n”位阻抗代码具有2n个阻抗值，其中，所述第二可变阻抗电路被配置成响应于“r”位阻抗代码具有2r个阻抗值，其中，“r”小于“n”，其中，当所述r位阻抗代码被施加于所述第一可变阻抗电路时，所述第二可变阻抗电路的2r个阻抗值与所述第一可变阻抗电路的对应的阻抗值匹配。
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