CN106449767A - 半导体器件及其制造方法 - Google Patents

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增本郎
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Abstract

本发明改进了半导体器件的特性。半导体器件具有包含杂质的电位固定层和栅极电极。漏极电极和源极电极形成在栅极电极的相对侧。中间层绝缘膜形成在栅极电极和漏极电极之间及栅极电极和源极电极之间。漏极电极之下电位固定层部分中的去激活元素浓度高于源极电极之下电位固定层部分中的去激活元素浓度。栅极电极和漏极电极之间的中间层绝缘膜部分的膜厚度不同于栅极电极和源极电极之间的中间层绝缘膜部分的膜厚度。

Description

半导体器件及其制造方法
相关申请的交叉引用
2015年8月11日提交的申请号为2015-158812的日本专利申请的公开文件(包括说明书、附图和摘要)的全部内容通过引用合并于此。
技术领域
本发明涉及半导体器件，并且优选可用的是例如使用氮化物半导体材料的半导体器件。
背景技术
近些年，人们开始关注使用III-V族化合物的半导体器件，该材料的带隙大于硅(Si)。其中，使用氮化镓(GaN)的MISFET(金属绝缘体半导体场效应晶体管)具有如下优点：1)大击穿电场，2)大饱和电子速度，3)大热导率，4)能够在AlGaN和GaN之间形成良好的异质结，以及5)采用无毒和高安全材料。
例如，在专利文件1(未经审查的日本专利申请公开号2010-109086)中，公开了一种氮化物半导体材料，其中p-GaN层布置在由无掺杂GaN层形成的沟道层之下。然后，p-GaN层电耦合到源极电极，由此实现高雪崩电阻和高可靠性。
专利文件
[专利文件1]
未经审查的日本专利申请公开号2010-109086
发明内容
本发明涉及使用上述氮化物半导体的半导体器件及其特性的研究和改进以及分析了在特性的改进方面的密切研究。在这个过程中，已经证明使用氮化物半导体的半导体器件的特性有进一步改进的空间。
本说明书及其附图的内容清楚地说明了其他目的和新颖性特征。
下面将简述本申请中公开的具有代表性的那一实施例的概述。
本申请中公开的一个实施例中所示的半导体器件具有栅极电极和包含杂质的电位固定层。漏极电极和源极电极分别形成在栅极电极的相对侧上。绝缘膜形成在栅极电极和漏极电极之间，以及栅极电极和源极电极之间。电位固定层具有去激活区，其中在关于栅极电极的漏极侧上包含去激活元素。漏极电极之下的电位固定层部分中的去激活元素的浓度高于源极电极之下的电位固定层部分中的去激活元素的浓度。此外，栅极电极和漏极电极之间的绝缘膜部分的膜厚度不同于栅极电极和源极电极之间的绝缘膜部分的膜厚度。
用于制造本申请中公开的一个实施例中所示的半导体器件的方法包括形成栅极电极和包含杂质的电位固定层的步骤。然后，用于制造半导体器件的方法包括包含去激活元素，在覆有第二绝缘膜的栅极电极的第一侧进行热处理，将包含在第一绝缘膜中的去激活元素掺杂到关于栅极电极的第一侧上的电位固定层。进一步地，用于制造半导体器件的方法包括如下步骤：在关于栅极电极的第一侧上的电位固定层之上形成漏极电极，并在关于栅极电极的第一侧的相对侧上的电位固定层之上形成源极电极。
用于制造本申请中公开的另一实施例中所示的半导体器件的方法包括形成栅极电极和包含杂质的电位固定层的步骤。进一步地，用于制造半导体器件的方法包括在以下状态下进行热处理的步骤：包含去激活元素的第二绝缘膜经由一绝缘膜形成在关于栅极电极的第一侧上；并且第二绝缘膜不经由第一绝缘膜形成在关于栅极电极的第一侧的相对侧上。在进行热处理的步骤中，包含在第一绝缘膜中的去激活元素被掺杂到关于栅极电极的第一侧上的电位固定层。进一步地，用于制造半导体器件的方法如下步骤：在关于栅极电极的第一侧上的电位固定层之上形成漏极电极，并在关于栅极电极的第一侧的相对侧上的电位固定层之上形成源极电极。
根据本申请中公开的以下代表性实施例中所示的半导体器件，可以改善半导体器件的特性。
根据制造本申请中公开的以下代表性实施例中所示的半导体器件的方法，可以制造具有良好特性的半导体器件。
附图说明
图1为示意性地示出了第一实施例的半导体器件的结构的截面图；
图2为示出了第一实施例的半导体器件的结构的平面图；
图3为示出了第一实施例的半导体器件的结构的截面图；
图4为示出了第一实施例的半导体器件的结构的截面图；
图5为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图6为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图7为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图8为示出了在制造步骤中的第一实施例的半导体器件的平面图；
图9示出了在制造步骤中的第一实施例的半导体器件的截面图；
图10为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图11为示出了在制造步骤中的第一实施例的半导体器件的平面图；
图12为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图13为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图14为示出了在制造步骤中的第一实施例的半导体器件的平面图；
图15为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图16为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图17为示出了在制造步骤中的第一实施例的半导体器件的平面图；
图18为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图19为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图20为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图21为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图22为示出了在制造步骤中的第一实施例的半导体器件的平面图；
图23为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图24为示出了在制造步骤中的第一实施例的半导体器件的截面图；
图25为示出了第一实施例的半导体器件中漏极电极与源极电极之间的电流电压特性的图表；
图26为示意性地示出了第一实施例的改进示例的半导体器件的结构的截面图；
图27为示意性地示出了第二实施例的半导体器件的结构的截面图；
图28为示出了第一实施例的应用示例2的半导体器件的结构的截面图；
图29为示出了第二实施例的半导体器件的结构的截面图；
图30为示出了在制造步骤中的第二实施例的半导体器件的截面图；
图31为示出了在制造步骤中的第二实施例的半导体器件的截面图；
图32为示出了在制造步骤中的第二实施例的半导体器件的截面图；
图33为示出了在制造步骤中的第二实施例的半导体器件的截面图；
图34为示出了在制造步骤中的第二实施例的半导体器件的平面图；
图35为示出了在制造步骤中的第二实施例的半导体器件的截面图；
图36为示出了在制造步骤中的第二实施例的半导体器件的截面图；
图37为示出了在制造步骤中的第二实施例的半导体器件的截面图；
图38为示出了在制造步骤中的第二实施例的第一个改进示例的半导体器件的截面图；
图39为示意性地示出了第二实施例的第二个改进示例的半导体器件的结构的截面图；
图40为示出了在制造步骤中的第二实施例的第二个改进示例的半导体器件的截面图；
图41为示意性地示出了第三实施例的半导体器件的结构的截面图；
图42为示出了第三实施例的半导体器件的结构的截面图；
图43为示出了第三实施例的半导体器件的结构的截面图；
图44为示出了在制造步骤中的第三实施例的半导体器件的截面图；
图45为示出了在制造步骤中的第三实施例的半导体器件的截面图；
图46为示出了在制造步骤中的第三实施例的半导体器件的截面图；
图47为示出了在制造步骤中的第三实施例的半导体器件的截面图；
图48为示出了在制造步骤中的第三实施例的半导体器件的截面图；
图49为示意性地示出了第四实施例的半导体器件的结构的截面图；
图50为示意性地示出了第四实施例的半导体器件的结构的截面图；
图51为示出了在制造步骤中的第四实施例的半导体器件的截面图；
图52为示出了在制造步骤中的第四实施例的半导体器件的截面图；
图53为示意性地示出了第五实施例的半导体器件的结构的截面图；
图54为示出了第五实施例的半导体器件的一种结构的截面图；
图55为示出了第五实施例的半导体器件的另一种结构的截面图；
图56为示出了第五实施例的半导体器件的又一种结构的截面图；以及
图57为示出了第五实施例的半导体器件的再一种结构的截面图。
具体实施方式
在以下实施例的描述中，可能会根据需要将一个实施例分为多个部分描述或一次描述多个实施例。不过，除非另外说明，这些描述不是彼此独立的，而是相互关联的改进示例、应用示例、详细说明、补充说明或者彼此部分或全部相同。此外，在以下实施例中，当提及要素数量等内容(包括编号、数值、数量、范围等)时，要素数量不限于特定数量，而是可以大于或小于特定数量，除非另外说明，否则只有在原则上数量明显限于特定数量的情况除外。
此外，在以下实施例中，构成要素(包括要素步骤等)并不是必不可少的的，除非另外说明，否则只有在原则上明显必不可少的情况除外。同样地，在以下实施例中，当提及形状、位置关系或构成要素的形状、位置关系等内容时，假定它们包括大致类似或相似形状的要素，除非另外说明，否则只有在原则上明显不同的情况除外。这也适用于前述数量等内容(包括编号、数值、数量、范围等)。
以下将参照附图详细描述实施例。另外，在描述以下实施例的所有附图中，将为具有相同功能的要素提供相同或相关的附图标记和编号，而重复内容将省略。此外，当存在多个类似要素(部分)时，将添加符号到一般附图标记以指示单独或特定部分。另外，在以下实施例中，除非特别有必要，否则不会重复描述相同或类似部分。
此外，在实施例中使用的附图中，为了便于理解附图可以省略剖面线，甚至在截面中。然而，为了便于理解附图也可以添加剖面线，甚至在平面图中。
此外，在截面图和平面图中，每部分的尺寸并不对应于实际器件的尺寸。为了便于理解附图，特定部分可能会显示为相对较大的尺寸。另外，当截面图和平面图彼此对应时，为了便于理解附图，特定部分也可能会显示为相对较大的尺寸。
第一实施例
以下将参照附图详细描述本实施例的半导体器件。
[结构描述]
图1为示意性地示出了第一实施例的半导体器件的结构的截面图。
第一实施例的半导体器件(半导体元件)是使用氮化物半导体的MIS(金属绝缘体半导体)类型FET(场效应晶体管)，即MISFET。第一实施例的半导体器件是所谓的凹陷栅极类型半导体器件。
第一实施例的半导体器件具有衬底S。成核层NUC、缓冲层BU、电位固定层VC、沟道基极层UC、沟道层(也称为电子传输层)CH和阻挡层BA按照顺序形成在衬底S之上。
成核层NUC由氮化物半导体层形成。缓冲层BU由单层或多层氮化物半导体层形成，其中掺杂有在氮化物半导体中形成深层的杂质。此处，使用由多层氮化物半导体层形成的超晶格结构(也称为超晶格层)。电位固定层VC由通过将p型杂质掺杂到氮化物半导体中获得的氮化物半导体层形成，并具有导电性。沟道基极层UC由电子亲合性小于沟道层CH的氮化物半导体层形成。沟道层CH由电子亲合性大于沟道基极层UC的氮化物半导体层。阻挡层BA由电子亲合性小于沟道层CH并小于沟道基极层UC的氮化物半导体层形成。
绝缘膜IF形成在阻挡层BA之上，中间层绝缘膜IL形成在绝缘膜IF之上。另外，在绝缘膜IF和阻挡层BA之间，可以设置保护层。保护层由电子亲合性大于阻挡层BA的氮化物半导体层形成。
第一实施例的半导体器件具有通过栅极绝缘膜GI形成在阻挡层BA之上的栅极电极GE，以及形成在栅极电极GE的相对侧上的阻挡层BA之上的源极电极SE和漏极电极DE。漏极电极DE布置在平面图中关于栅极电极GE的第一侧上，源极电极SE布置在平面图中关于栅极电极GE的第一侧的相对侧上。附带说明，“平面图”表示从垂直于衬底S的主表面即上表面的方向观察的视图。
此外，衬底S包括布置在衬底S的上表面侧上的有源区AC，以及布置在衬底S的上表面侧上的元素隔离区ISO。有源区AC由元素隔离区ISO限定。栅极电极GE、漏极电极DE和源极电极SE形成在有源区AC中。在有源区AC中，沟槽T形成为穿透阻挡层BA并到达沟道层CH的某点的沟槽部。栅极绝缘膜GI形成在沟槽T的内壁上。栅极电极GE形成在栅极绝缘膜GI之上。栅极电极GE、栅极绝缘膜GI、漏极电极DE、源极电极SE、阻挡层BA和沟道层CH形成MISFET。
二维电子气被生成在沟道层CH和阻挡层BA之间界面附近的沟道层CH侧上。然而，当对栅极电极GE应用正电位(阈电位)时，在栅极绝缘膜GI和沟道层CH之间界面附近形成沟道。
通过以下原理生成二维电子气。分别形成沟道层CH或阻挡层BA的氮化物半导体层(这里为氮化镓类型半导体层)具有不同的电子亲合性(禁带宽度(带隙))。阻挡层BA由电子亲合性小于沟道层CH的氮化物半导体层形成。由此，在半导体层的接合面上形成阱型(welltype)电位。随着阱型电位中电子的累积，会在沟道层CH和阻挡层BA之间界面附近生成二维电子气。特别地，这里沟道层CH和阻挡层BA由镓(或铝)平面生长氮化物半导体材料的外延生长形成。由此，在沟道层CH和阻挡层BA之间界面上生成正电荷固定极化电荷。因而，电子被累积以中和正电荷极化电荷。相应地，更可能形成二维电子气。
接下来，在沟道层CH和阻挡层BA之间界面附近形成的二维电子气被沟槽T(包括在其之上形成的栅极电极GE)分隔。由此，在第一实施例的半导体器件中，如果不对栅极电极GE应用正电位(阈电位)，则保持截止状态；如果对栅极电极GE应用正电位(阈电位)，则保持导通状态。也就是说，在第一实施例的半导体器件中，可以执行通常截止操作。附带说明，在导通状态和截止状态下，例如源极电极SE的电位为接地电位。
此外，沟道层CH被插入电子亲合性小于沟道层CH的阻挡层BA和沟道基极层UC之间，从提高电子约束效应。这可以抑制短沟道效应、改进放大系数或提高运行速度。另外，当沟道基极层UC经受拉伸应变(tensile strain)时，由于压电极化和自发极化，待应变的负电荷在沟道基极层UC和沟道层CH之间界面处被诱发。相应地，阈电位移动到正电荷侧。这能够提高常闭(normally OFF)操作特性。但是，当沟道基极层UC的应变减小时，在沟道基极层UC和沟道层CH之间界面上会诱发由于自发极化产生的负电荷。相应地，阈电位移动到正电荷侧。这能够提高常闭操作特性。
在元素隔离区ISO中，作为元素隔离部的元素隔离ISF形成在阻挡层BA、沟道层CH和沟道基极层UC中，通孔TH形成为穿透元素隔离ISF和沟道基极层UC并到达电位固定层VC的沟槽部。耦合部(也称为via)VIA形成在通孔TH中。
也就是说，在元素隔离区ISO中，耦合部VIA用作穿透元素隔离ISF并到达基底电位固定层VC的电极。耦合部VIA与源极电极SE电耦合。进一步地，耦合部VIA与电位固定层VC接触。因而，电位固定层VC与源极电极SE耦合。因此，可以减少特性(如阈电位或导通电阻)变化。
此外，在第一实施例中，通孔TH中的耦合部VIA布置在有源区AC(在其中传导电子)外部的元素隔离区ISO中，并位于源极焊盘SP之下(参见图2所示)。结果，可以实现半导体元件的小型化或高集成度。进一步地，可以确保传导电子的大面积有源区AC。由此，可以减少单位面积的导通电阻。
此外，在第一实施例中，去激活区IR布置在漏极电极DE之下，并位于栅极电极GE和漏极电极DE之间。去激活区IR在深度方向到达电位固定层VC。提供这种去激活区IR能够提高漏极电极DE和源极电极SE之间的击穿电压，即漏极电极击穿电压。附带说明，去激活元素是指用于去激活p型杂质的元素。
漏极电极DE之下的电位固定层VC部分及栅极电极GE和漏极电极DE之间的电位固定层VC部分掺杂有去激活元素，并包含掺杂的去激活元素。例如，漏极电极DE之下的电位固定层VC部分中去激活元素的含量大于源极电极SE之下的电位固定层VC部分中去激活元素的含量。例如，去激活元素是氢(H)或氟(F)。
这里，术语“去激活(inactivation)”是指减小受主密度与p型杂质密度的比率(即激活率)。去激活区IR的激活率小于非去激活区IR区域的激活率，并优选设置为非去激活区IR区域的激活率的1/10或更少。换言之，在电位固定层VC中，位于漏极电极DE之下的电位固定层(也称为漏极侧电位固定层)VC的激活率小于位于源极电极SE之下的电位固定层(也称为源极侧电位固定层)VC的激活率，并优选设置为位于源极电极SE之下的电位固定层(也称为源极侧电位固定层)VC的激活率的1/10或更少。
如下所述，当掺杂p型杂质镁(Mg)时异质外延生长的氮化镓层用作电位固定层VC时，p型杂质大体均匀地掺杂到电位固定层VC中。然后，去激活元素(例如氢(H))掺杂到漏极侧电位固定层VC中。因此，对漏极侧电位固定层VC进行去激活。在这种情况下，在漏极侧电位固定层VC中，p型杂质Mg元素的掺杂密度与源极侧的对应密度大致相同，但是在去激活元素H的影响下不再作为受主。因而，在漏极侧电位固定层VC中，受主密度与p型杂质密度的比率小于源极侧的对应比率。例如，通过测量电容的电压依赖性(CV)，可以估算激活率。
在第一实施例中，中间层绝缘膜IL形成在栅极电极GE和漏极电极DE之间及栅极电极GE和源极电极SE之间的阻挡层BA之上。位于栅极电极GE和漏极电极DE之间的中间层绝缘膜IL的部分PT1的膜厚度FT1大于位于栅极电极GE和源极电极SE之间的中间层绝缘膜IL的部分PT2的膜厚度FT2。也就是说，膜厚度FT1不同于膜厚度FT2。
包含硅、氮和氢的绝缘膜IF2(例如，包含氢的氮化硅膜)形成在栅极电极GE和漏极电极DE之间以及栅极电极GE和源极电极SE之间的阻挡层BA之上。然后，作为中间层绝缘膜IL一部分的绝缘膜IL1形成在绝缘膜IF2之上。在此步骤中，绝缘膜IL1形成在栅极电极GE和漏极电极DE之间的绝缘膜IF2之上。但是，在栅极电极GE和源极电极SE之间的绝缘膜IF2之上，没有形成绝缘膜IL1。然后，在形成绝缘膜IL1之后，对衬底S进行热处理。结果，绝缘膜IF2中包含的氢掺杂到电位固定层VC中。然后，作为中间层绝缘膜IL一部分的绝缘膜IL2形成在绝缘膜IF2之上。在此步骤中，在栅极电极GE和漏极电极DE之间，绝缘膜IL2经由绝缘膜IL1形成在绝缘膜IF2之上。然而，在栅极电极GE和源极电极SE之间，绝缘膜IL2直接形成在绝缘膜IF2之上，而不经由绝缘膜IL1。
结果，与通过离子注入方法将去激活元素掺杂到电位固定层VC中的情况相比，既能够对漏极侧电位固定层VC进行去激活，而又不破坏氮化物半导体层(例如阻挡层BA、沟道层CH和沟道基极层UC)的晶体。
之后参考图2至图4，更详细地描述第一实施例的半导体器件。图2为平面图，其示出了第一实施例的半导体器件的结构。图3和图4均为截面图，它们示出了第一实施例的半导体器件的结构。图3对应于图2的A-A截面。图4对应于图2的B-B截面。
如图2所示，彼此相交的两个方向(优选为平面中彼此正交的两个方向)称为X方向和Y方向。因而，漏极电极DE的平面形状是具有沿Y方向长边的矩形。多个线形漏极电极DE以给定间距布置在X方向。然而，源极电极SE的平面形状是具有沿Y方向长边的矩形。多个线形源极电极SE以给定间距布置在X方向。然后，多个源极电极SE和多个漏极电极DE分别沿X方向交替布置。
漏极电极DE布置在接触孔C1D中，用作与保护层CP(阻挡层BA)耦合的耦合部。接触孔C1D的平面形状是具有沿Y方向长边的矩形。源极电极SE布置在接触孔C1S中，用作与保护层CP(阻挡层BA)耦合的耦合部。接触孔C1S的平面形状是具有沿Y方向长边的矩形。
接下来，栅极电极GE布置在接触孔C1D和接触孔C1S之间。栅极电极GE的形状是具有沿Y方向长边的矩形。
多个漏极电极DE经由漏极导线DW与漏极焊盘(也称为终端部)DP耦合。漏极焊盘DP布置为在漏极电极DE的一个端侧(图2中的下侧)沿X方向延伸。换言之，多个漏极电极DE布置为从沿X方向延伸的漏极焊盘DP开始沿Y方向伸出。这种形状也可称为梳形。
多个源极电极SE经由源极导线SW与源极焊盘(也称为终端部)耦合。源极焊盘SP布置为在源极电极SE的另一端侧(图2中的上侧)沿X方向延伸。换言之，多个源极电极SE布置为从沿X方向延伸的源极焊盘SP开始沿Y方向伸出。这种形状也可称为梳形。
多个栅极电极GE与栅极线GL耦合。栅极线GL布置为使得沿X方向延伸在栅极电极GE的一个端侧上(图2中的上侧)。换言之，多个栅极电极GE布置为从沿X方向延伸的栅极线GL开始沿Y方向伸出。附带说明，例如栅极线GL与布置在栅极线GL沿X方向的相对侧(图2中的左侧和右侧)的栅极焊盘(未示出)耦合。
这里，源极电极SE、漏极电极DE和栅极电极GE大体上布置在元素隔离区ISO所包围的有源区AC之上。有源区AC的平面形状是具有沿X方向长边的矩形(参见图8)。另一方面，漏极焊盘DP、栅极线GL和源极焊盘SP形成在元素隔离区ISO中的元素隔离ISF之上。栅极线GL布置在有源区AC和源极焊盘SP之间。
接下来，通孔(也称为孔、开孔或凹部)TH布置在源极焊盘SP之下。导电膜CF(参见图4)嵌入通孔TH中并形成耦合部VIA。如下所述，耦合部VIA与电位固定层VC电耦合。相应地，源极电极SE和电位固定层VC经由源极焊盘SP和耦合部VIA，彼此电耦合。
这里，在第一实施例中，去激活区IR布置在漏极电极DE之下，并位于栅极电极GE和漏极电极DE之间。去激活区IR掺杂有用于去激活电位固定层VC中杂质的元素(去激活元素)的区域。
如图3和图4所示，第一实施例的半导体器件在衬底S的有源区AC中具有：栅极电极GE，被形成在保护层CP之上；源极电极SE和漏极电极DE，它们形成在栅极电极GE的相对侧的保护层CP之上，并位于其中分别形成有接触孔C1S和C1D的区域中。保护膜(也称为绝缘膜、覆膜或表面保护膜)PRO布置在源极电极SE和漏极电极DE之上。
如前所述，在衬底S之上，按照顺序形成成核层NUC、缓冲层BU、电位固定层VC、沟道基极层UC、沟道层CH、阻挡层BA、保护层CP和绝缘膜IF1。然后，栅极绝缘膜GI形成在穿透绝缘膜IF1、保护层CP和阻挡层BA并到达沟道层CH中某点的沟槽T内部。栅极电极GE形成在栅极绝缘膜GI之上。
关于衬底S，可以使用例如由硅(Si)形成的半导体衬底。关于衬底S，除了硅材料以外，还可以使用由氮化物半导体(例如GaN)形成的衬底，或使用由AlN、SiC、蓝宝石等形成的衬底。特别地，当氮化物半导体层(例如GaN层)形成在硅衬底之上时，如下文所述，通常使用缓冲层BU提高结晶度或减小衬底的应变(内部应力)。相应地，将会发生下文所述的电荷累积。由此，当组合使用硅衬底和氮化物半导体时，能够有效地利用第一实施例的半导体器件。
形成成核层NUC的目的是生成用于在其之上形成的层(例如缓冲层BU)生长的结晶核。此外，形成成核层NUC还可以防止由于在其之上形成的层的构成元素(例如Ga)扩散到衬底S中所导致的衬底S退化。关于成核层NUC，例如，可以使用氮化铝(AlN)。AlN层的厚度大约为200nm。根据衬底S的材料或半导体器件的用途，可以选择适合的成核层NUC的材料和厚度。可选择地，当使用GaN衬底或类似衬底作为衬底S时，或者根据缓冲层BU的沉积条件或类似条件无需使用成核层时，可以省略成核层NUC。
形成缓冲层BU的目的是调节晶格常数以使在其之上形成的氮化物半导体具有良好的结晶度，或者减小要堆叠的氮化物半导体的膜应变。这会提高氮化物半导体的结晶度。进一步地，可以释放衬底S的应变(内部应力)，以使衬底S能够抑制翘曲或破裂。
超晶格结构可以用作缓冲层BU，其中氮化镓(GaN)层和氮化铝(AlN)层中每层的层压膜(AlN/GaN膜)都经过多个沉积循环。超晶格结构包括在其中重复布置的两个或更多具有不同电子亲合性的氮化物半导体层的叠层。超晶格结构掺杂有碳(C)。例如，GaN层的膜厚度设置为大约20nm，AlN层的膜厚度设置为大约5nm。可以使用包括沉积80个循环的层压膜的超晶格结构。例如，碳浓度(掺杂量)大约为1×1019(1E19)cm-3。不过，根据半导体器件的用途，可以选择适合的形成层压膜的每个膜的材料或厚度。
此外，缓冲层BU可以包括与超晶格结构不同的层。例如，可以在超晶格结构之上形成其他材料膜。可选择地，也可以使用不包括超晶格结构的单层膜或类似膜作为缓冲层BU。
关于超晶格结构和单层膜的材料，除了AlN和GaN以外，还可以使用InN。可选择地，也可以使用氮化物半导体的混合晶体。例如，关于超晶格结构的层压膜，除了AlN/GaN以外，还可以使用AlGaN/GaN膜。例如，可以使用AlGaN层或InAlN层作为单层膜。
此外，在前面描述中，超晶格结构中掺杂(添加)了碳。但是，也可以掺杂其他杂质。关于掺杂的杂质，优选形成深层位的元素。除了碳元素以外，也可以使用例如铁(Fe)、镁(Mg)、铍(Be)等过渡金属。根据半导体器件的用途，可以选择适合的掺量或杂质元素。
例如，掺杂p型杂质的AlGaN层可以用作电位固定层VC。除了AlGaN层以外，也可以使用GaN层、AlN层或InN层。可选择地，也可以使用氮化物半导体的混合晶体。
电位固定层VC掺杂有杂质并具有导电性。例如，掺杂Mg作为杂质(掺量大约为5×1018(5E18)cm-3)的AlGaN层可以用作电位固定层VC。电位固定层VC的膜厚度可以设置为大约200nm，Al成分设置为大约3％。
因此，需要掺杂足量的杂质以实现导电性(例如，对于第一个实施例的层结构，激活杂质浓度为5×1016(5E16)cm-3或更高)。p型杂质可以用作掺杂杂质。关于p型杂质，例如可以提及Be或C，而不是前面描述的Mg。然而，从纵向击穿电压的角度看，根据激活杂质浓度，杂质的掺量优选为1×1018(1E18)cm-3或更低。例如，在第一个实施例的层结构中，为了确保纵向(厚度方向)击穿电压为500V或更高，根据激活杂质浓度，掺量优选设置为5×1017(5E17)cm-3或更低。
关于沟道基极层UC，例如可以使用AlGaN层。沟道基极层UC并不专门掺杂杂质。附带说明，通过掺杂，会引起深层位信息的特性(例如阈电位)变化，在下文中详细描述。相应地，杂质的掺量优选为1×1016(1E16)cm-3或更低。
例如，AlGaN层的厚度大约为1000nm，Al成分大约为3％。关于沟道基极层UC，除了AlGaN层以外，也可以使用InAlN层等。
此外，在第一实施例中，通过外延生长，沟道基极层UC的平面方向晶格常数传递到其之上的沟道层CH和阻挡层BA。例如，当在沟道基极层UC之上形成晶格常数大于沟道基极层(AlGaN层)UC的层(例如GaN层、InXGa(1-X)N层(0≤X≤1)或InAlN层)时，覆盖层会产生压缩应变。反之，当在沟道基极层UC之上形成晶格常数小于于沟道基极层(AlGaN层)UC的层(例如，具有高Al成分比例的InAlN层)时，覆盖层会产生拉伸应变。
关于沟道层CH，例如可以使用GaN层。沟道层CH并不专门掺杂杂质。例如，GaN层的厚度大约为80nm。关于沟道层CH的材料，除了GaN以外，也可以使用AlN、InN等。可选择地，也可以使用氮化物半导体的混合晶体。根据半导体器件的用途，可以选择适合的沟道层CH的材料和厚度。附带说明，在第一实施例中，使用了无杂质的沟道层CH。但是，根据用途，可以掺杂适合的杂质。关于掺杂的杂质，可以使用n类杂质或p型杂质。n类杂质的示例可以包括Si、S或Se。p型杂质的示例可以包括Be、C或Mg。
不过，沟道层CH是电子传输层。由此，当杂质的掺量过大时，库仑散射会降低电子迁移率。因而，沟道层CH中的杂质掺量优选为1×1017(1E17)cm-3或更低。
此外，对于沟道层CH，需要使用电子亲合性大于沟道基极层UC或阻挡层BA的氮化物半导体。如上所述，AlGaN层用作沟道基极层UC，GaN层用作沟道层CH。因而，当各层的晶格常数不同时，沟道层CH的膜厚度需要等于或小于移位增加的临界膜厚度。
关于阻挡层BA，例如可以使用Al0.2Ga0.8N层。例如Al0.2Ga0.8N层的膜厚度大约为30nm。关于阻挡层BA的材料，除了AlGaN层以外，也可以使用InAlN层等。可以相应地调整Al等元素的成分比例。可选择地，可以使用由具有不同Al成分比例的层压膜形成的多层结构的阻挡层BA。此外，关于阻挡层BA的材料，可以使用GaN层、AlN层、InN层等。可选择地，可以使用氮化物半导体的混合晶体。根据半导体器件的用途，可以选择适合的阻挡层BA的材料或厚度。
附带说明，无杂质层可以用作阻挡层BA，并且可以根据用途掺杂适合的杂质。n类杂质或p型杂质可以用作掺杂杂质。n类杂质的示例可以包括Si、S或Se。P型杂质的示例可以包括Be、C或Mg。
不过，当阻挡层BA中杂质的掺量过大时，在下文描述的栅极电极GE附近，器件更可能受到漏极电极DE电位的影响。这可能导致击穿电压下降。此外，阻挡层BA中的杂质可能在沟道层CH中引起库仑散射。这可能导致电子迁移率下降。因而，阻挡层BA中杂质的掺量优选为1×1017(1E17)cm-3或更低。此外，更优选地使用无杂质阻挡层BA。
此外，GaN层用作沟道层CH，AlGaN层用作阻挡层BA。因而，当各层的晶格常数不同时，阻挡层BA的膜厚度需要等于或小于移位增加的临界膜厚度。
此外，如前所述，关于阻挡层BA，需要使用电子亲合性小于沟道层CH的氮化物半导体。但是，当使用多层结构的阻挡层BA时，多层结构中可以包括电子亲合性大于沟道层CH的层。唯一必要条件是至少一层或多层是电子亲合性小于沟道层CH的层。
例如，GaN层可以用作保护层CP。例如，GaN层的厚度大约为2nm。可选择地，关于保护层CP，除了GaN层以外，也可以使用AlN层、InN层等。可选择地，可以使用氮化物半导体的混合晶体(例如，AlGaN或InAlN)。还可选择地，可以省略保护层CP。
关于保护层CP，需要使用电子亲合性大于阻挡层BA的氮化物半导体。此外，关于保护层CP，可以使用无杂质层，或者可以根据用途掺杂适合的杂质。n类杂质或p型杂质可以用作掺杂杂质。n类杂质的示例可以包括Si、S或Se。P型杂质的示例可以包括Be、C或Mg。
AlGaN层用作沟道基极层UC，GaN层用作保护层CP。因而，当各层的晶格常数不同时，保护层CP的膜厚度需要等于或小于移位增加的临界膜厚度。
例如，氮化硅膜可以用作绝缘膜IF1。例如，氮化硅膜的厚度大约为100nm。可选择地，也可以使用氮化硅膜以外的绝缘膜。还可选择地，可以使用层压结构的多种绝缘膜。根据半导体器件的用途，可以选择适合的绝缘膜IF1的材料或厚度。关于绝缘膜IF1，优选使用带隙大于基底氮化物半导体而电子亲合性小于基底氮化物半导体的膜。关于满足此类条件的膜，除了氮化硅(SiN)膜以外，还有二氧化硅(SiO2)膜、氮氧化硅膜、碳氧化硅(SiOC)膜、三氧化二铝(Al2O3或氧化铝)膜、二氧化铪(HfO2)膜、二氧化锆(ZrO2)膜等。此外，各种有机膜也满足上述条件。此外，在这些选择中，为了抑制电流崩塌，优选在基底氮化物半导体界面上形成的界面态密度较低的膜。
栅极绝缘膜GI形成在穿透绝缘膜IF1、保护层CP和阻挡层BA并到达沟道层CH的某点的沟槽(也称为凹进)T内部。栅极电极GE形成在栅极绝缘膜GI之上。
附带说明，从漏极电极DE侧上的沟槽T的端部朝向第一侧(图3中的右侧，即漏极侧)伸出的部分是栅极场板电极GFP。栅极场板电极GFP降低位于沟槽T的漏极侧的各氮化物半导体层(例如沟道层CH)的每部分中电场分布的强度。
关于栅极绝缘膜GI，可以使用三氧化二铝(Al2O3)膜。例如，三氧化二铝膜的厚度大约为50nm。关于栅极绝缘膜GI，可以使用三氧化二铝膜以外的绝缘膜。可选择地，可以采用层压结构的多种绝缘膜。根据半导体器件的用途，可以选择适合的栅极绝缘膜GI材料或厚度。关于栅极绝缘膜GI，优选使用带隙大于基底氮化物半导体而电子亲合性小于基底氮化物半导体的膜。关于满足此类条件的膜，除了三氧化二铝膜以外，还有二氧化硅(SiO2)膜、氮化硅(SiN)膜、二氧化铪(HfO2)膜、二氧化锆(ZrO2)膜等。由于栅极绝缘膜GI会影响应用于栅极电极GE的电压或阈电压，因此，需要考虑绝缘击穿电压、介电常数或膜厚度以进行优选设置。
氮化钛(TiN)膜可以用作栅极电极GE。例如，氮化钛膜的厚度大约为200nm。可以使用氮化钛膜以外的导电膜作为栅极电极GE。
可以使用掺杂例如硼(B)或磷(P)杂质的多晶硅膜。可选择地，可以使用金属，包括Ti、Al、Ni、Au等。还可选择地，可以使用金属(包括Ti、Al、Ni、Au等)复合膜(金属硅化物膜)。此外，可选择地，可以使用金属氮化物膜，包括Ti、Al、Ni、Au等。可选择地，可以采用层压结构的多种导电膜。根据半导体器件的用途，可以选择适合的栅极电极GE的材料或厚度。
此外，关于栅极电极GE，优先选择最不可能与底层膜(例如，栅极绝缘膜GI)或覆膜(例如，中间层绝缘膜IF2和中间层绝缘膜IL)发生反应的材料。
在第一实施例中，去激活区IR布置在漏极电极DE之下，并位于栅极电极GE和漏极电极DE之间。去激活区IR是通过将去激活元素掺杂到位于漏极电极DE之下并位于栅极电极GE和漏极电极DE之间的电位固定层VC、沟道基极层UC、沟道层CH和阻挡层BA的层压部而获得的区域。去激活元素需要掺杂到至少电位固定层VC。其他层(例如，沟道基极层UC、沟道层CH和阻挡层BA)不需要包含高浓度去激活元素。相应地，可以根据去激活元素的扩散距离进行调整，以使电位固定层VC中包含所需数量的去激活元素。
例如，掺杂去激活元素，以使去激活区IR内电位固定层VC中的p型杂质的激活率低于非去激活的源极电极SE之下电位固定层VC中的p型杂质的激活率，并优选为使去激活区IR内电位固定层VC中的p型杂质的激活率为非去激活的源极电极SE之下电位固定层VC中的p型杂质的激活率的1/10或更少。但是，去激活元素可以扩散到电位固定层VC附近的层中。例如，去激活元素可以扩散到沟道基极层UC、沟道层CH和阻挡层BA中。可选择地，去激活元素可以扩散到电位固定层VC之下的层中。附带说明，去激活元素用于去激活p型杂质，但不会清除二维电子气。
特别地，漏极电极DE之下的电位固定层VC部分PV1包含去激活元素。例如，部分PV1中去激活元素的含量大于源极电极SE之下的电位固定层VC部分PV2中去激活元素的含量。换言之，部分PV2包含浓度低于部分PV1中去激活元素浓度的去激活元素含量，或者不包含去激活元素。在这种情况下，可以提高漏极电极击穿电压，从而减少源极电极SE和漏极电极DE之间的电容量。这有利于半导体器件的高速运行。
可选择地，位于栅极电极GE和漏极电极DE之间的电位固定层VC部分PV3包含去激活元素。例如，部分PV3中去激活元素的含量大于位于栅极电极GE和源极电极SE之间电位固定层VC部分PV4中的去激活元素含量。换言之，部分PV4包含浓度低于部分PV3中去激活元素浓度的去激活元素含量，或者不包含去激活元素。在这种情况下，可以提高漏极电极击穿电压，从而减少源极电极SE和漏极电极DE之间的电容量。这有利于半导体器件的高速运行。
中间层绝缘膜IL经由绝缘膜IF2布置在栅极电极GE之上。中间层绝缘膜IL具有通孔TH及接触孔C1S和C1D。
关于绝缘膜IF2，例如可以使用氮化硅膜。也就是说，绝缘膜IF2包含硅和氮。例如，氮化硅膜的厚度大约为100nm。将在下文中描述绝缘膜IF2。
关于中间层绝缘膜IL，例如可以使用氧化硅膜。也就是说，中间层绝缘膜IL包含硅和氧。如下文所述，中间层绝缘膜IL包括由氧化硅膜形成的绝缘膜IL1和IL2。例如，每个氧化硅膜的厚度500nm。可选择地，可以使用氧化硅膜以外的绝缘膜。可选择地，可以采用层压结构的多种绝缘膜。根据半导体器件的用途，可以选择适合的中间层绝缘膜IL1的材料或厚度。关于中间层绝缘膜IL，优选使用带隙大于基底氮化物半导体而电子亲合性小于基底氮化物半导体的膜。此外，关于中间层绝缘膜IL，优先选择最不可能与栅极电极GE发生接触反应的材料。关于满足此类条件的膜，除了氧化硅膜以外，还有氮氧化硅膜、三氧化二铝(Al2O3)膜、二氧化铪(HfO2)膜、二氧化锆(ZrO2)膜等。
导电膜CF形成在中间层绝缘膜IL1(包括通孔TH及接触孔C1S和C1D)之上。这里，TiN膜和Al膜的层压膜形成为导电膜CF。在导电膜CF中，接触孔C1S中的导电膜CF用作源极电极SE，而接触孔C1D中的导电膜CF用作漏极电极DE。另一方面，通孔TH中的导电膜CF用作耦合部VIA。
也就是说，源极电极SE由位于接触孔C1S中的导电膜CF部分形成，而漏极电极DE由位于接触孔C1D中的导电膜CF部分形成。然而，耦合部VIA由位于通孔TH中的导电膜CF部分形成。
附带说明，布置在接触孔C1S外部并与源极电极SE一体形成的导电膜CF部分用作源极导线SW，而布置在接触孔C1D外部并与漏极电极DE一体形成的导电膜CF部分用作漏极导线DW。
然而，位于接触孔C1S外部并朝向源极电极SE的第一侧(图3中的右侧，即漏极侧)伸出的部分是源极场板电极SFP。源极场板电极SFP是布置在进一步接近漏极电极DE侧接触孔C1S的端部的漏极侧的导电膜CF部分。源极场板电极SFP降低各氮化物半导体层(例如，位于栅极电极GE的漏极侧的沟道层CH)的每部分中电场分布的强度。因此，漏极电极DE侧源极场板电极SFP的端部优选布置为进一步接近漏极电极DE侧栅极电极GE的端部的漏极侧。
关于导电膜CF，可以使用TiN膜和Al膜的层压膜。例如，TiN膜的厚度大约为50nm。例如，Al膜的厚度大约为1000nm。关于导电膜CF的材料，只要能够在每个接触孔C1S和C1D底部与氮化物半导体层(保护层CP)形成欧姆接触，任何材料都是可接受的。特别地，当n类杂质被掺杂到每个接触孔C1S和C1D底部的氮化物半导体层(保护层CP)中或者该层之下的氮化物半导体中时，更有可能确保欧姆接触。相应地，对于导电膜CF，可以从更广范围的材料组中选择材料。
此外，关于形成导电膜CF的材料，优先选择最不可能与中间层绝缘膜IL发生接触反应的材料。关于形成导电膜CF的材料，可以使用由钛(Ti)、铝(Al)、钼(Mo)、铌(Nb)、钒(V)等形成的金属膜。可选择地，可以使用金属混合物(合金)、金属和硅(Si)的复合膜(金属硅化物膜)、金属氮化物等。还可选择地，可以使用不同材料的层压膜。
附带说明，形成耦合部VIA的材料可以不同于形成源极电极SE和漏极电极DE的导电膜CF的材料。例如，当电位固定层VC包含p型杂质时，关于形成耦合部VIA的材料，优选使用由钛(Ti)、镍(Ni)、铂(Pt)、铑(Rh)、钯(Pd)、铱(Ir)、铜(Cu)、银(Ag)等形成的金属膜。可选择地，优选使用金属混合物(合金)、金属和硅(Si)的复合膜(金属硅化物膜)、金属氮化物等。还可选择地，可以使用不同材料的层压膜。
然而，在第一实施例中，通孔TH的底面布置在电位固定层VC的某点上，而耦合部VIA布置在通孔TH内部。但是，唯一必要条件是耦合部VIA布置为与电位固定层VC接触。例如，可接受以下结构：通孔TH的底面布置在电位固定层VC的上表面上，以使耦合部VIA的底部与电位固定层VC彼此接触。
可选择地，也可接受以下结构：通孔TH的底面布置在电位固定层VC的底面之下，以使耦合部VIA的侧面与电位固定层VC接触。例如，通孔TH的底面可以位于缓冲层BU的表面上或缓冲层BU的某点上。可选择地，通孔TH的底面可以位于成核层NUC的表面上或成核层NUC的某点上。
可选择地，通孔TH的底面可以位于衬底S的表面上或衬底S的某点上。但是，只有耦合部VIA的一部分侧面与电位固定层VC接触，才能减少接触面积。由此，通孔TH的底面优选布置在电位固定层VC的上表面，或者电位固定层VC的下表面。
源极焊盘SP和漏极焊盘DP分别与源极电极SE和漏极电极DE一体形成。相应地，源极焊盘SP和漏极焊盘DP分别由与源极电极SE和漏极电极DE相同的材料形成。耦合部VIA布置在源极焊盘SP之下(参见图4)。
关于保护膜PRO，可以使用绝缘膜，例如氮氧化硅(SiON)膜。
在第一实施例中，中间层绝缘膜IL包括绝缘膜IL1和绝缘膜IL2。绝缘膜IL1形成在栅极电极GE和漏极电极DE之间。绝缘膜IL2形成在栅极电极GE和漏极电极DE之间及栅极电极GE和源极电极SE之间。此外，绝缘膜IL2形成在栅极电极GE和漏极电极DE之间的绝缘膜IL1之上。附带说明，绝缘膜IL2也形成在栅极电极GE之上。
相应地，位于栅极电极GE和漏极电极DE之间的中间层绝缘膜IL的部分PT1的膜厚度FT1大于位于栅极电极GE和源极电极SE之间的中间层绝缘膜IL的部分PT2的膜厚度FT2。也就是说，部分PT1的膜厚度FT1不同于部分PT2的膜厚度FT2。然而，部分PT1的上表面的高度位置高于部分PT2的上表面的高度位置。附带说明，部分PV3是位于部分PT1之下的电位固定层VC部分。部分PV4是位于部分PT2之下的电位固定层VC部分。
绝缘膜IF2形成在栅极电极GE和漏极电极DE之间，并包含硅和氮。绝缘膜IL1形成在栅极电极GE和漏极电极DE之间的绝缘膜IF2之上。
例如，绝缘膜IL1和IL2均由氧化硅膜形成。也就是说，绝缘膜IL1和IL2均包含硅和氧。
包含硅、氮和氢的绝缘膜IF2(例如包含氢的氮化硅膜)形成在位于栅极电极GE的漏极侧的阻挡层BA部分之上。然后，作为中间层绝缘膜IL一部分的绝缘膜IL1形成在绝缘膜IF2之上。在此步骤中，在位于栅极电极GE的源极侧的阻挡层BA部分之上，没有形成绝缘膜IL1。然后，在形成绝缘膜IL1之后，对衬底S进行热处理。结果，绝缘膜IF2中包含的氢掺杂到电位固定层VC中。随后，在位于栅极电极GE的漏极侧的绝缘膜IF2部分之上，经由绝缘膜IL1形成作为中间层绝缘膜IL一部分的绝缘膜IL2。另一方面，在位于栅极电极GE的源极侧的绝缘膜IF2部分之上，直接形成绝缘膜IL2，而不经由绝缘膜IL1。
结果，与通过离子注入将去激活元素掺杂到电位固定层VC中的情况相比，可以对漏极侧电位固定层VC进行去激活，而又不会更多破坏氮化物半导体层(例如沟道层CH)的晶体。
此外，在第一实施例中，绝缘膜IL1包含去激活元素，部分PT2包含浓度低于绝缘膜IL1中去激活元素浓度的去激活元素含量，或者不包含去激活元素。这是由于以下原因：在形成绝缘膜IL1之后，当对衬底S进行热处理时，绝缘膜IF2中的去激活元素会部分掺杂到绝缘膜IL1中。
附带说明，在第一实施例中，部分PT1的膜厚度FT1大于部分PT2的膜厚度FT2。相应地，接触孔C1D的深度尺寸大于接触孔C1S的深度尺寸。由此，漏极电极DE的高度尺寸大于源极电极SE的高度尺寸。
[制造方法描述]
接下来，参照图5至图24，描述第一实施例的半导体器件的制造方法。另外，半导体器件的结构也将更加清晰。图5至图24为截面图或平面图，示出了在制造步骤中的第一实施例的半导体器件。
如图5所示，提供了衬底S。成核层NUC和缓冲层BU按照顺序形成在提供的衬底S之上。例如，由以(111)-面(晶面指数)露出的硅(Si)形成的半导体衬底用作衬底S。此外，关于成核层NUC,例如通过使用金属有机化学气相沉积(MOCVD)方法或类似方法，氮化铝(AlN)层在衬底S的顶部异质外延生长成大约200nm的膜厚度。
附带说明，除了硅以外，由SiC、蓝宝石等形成的衬底可以用作衬底S。此外，通常成核层NUS及其后的氮化物半导体层(III-V组复合层)都由III-组元素平面生长(也就是说，在本实例中，镓平面生长或铝平面生长)形成。
接下来，在成核层NUC之上，其中氮化镓(GaN)层和氮化铝(AlN)层中每层的层压膜(AlN/GaN膜)都经过反复堆叠的超晶格结构形成为缓冲层BU。例如，通过使用金属有机化学气相沉积方法或类似方法，膜厚度大约为20nm的氮化镓(GaN)层和膜厚度大约为5nm的氮化铝(AlN)层交替异质外延生长。例如，形成40层的层压膜。当层压膜生长时，层压膜可以在掺杂碳(C)时生长。例如，掺杂碳以使层压膜中的碳浓度大约为1×1019(1E19)cm-3。
此外，在缓冲层BU之上，作为缓冲层BU的一部分，例如通过使用金属有机化学气相沉积方法或类似方法，AlGaN层可以异质外延生长。
接下来，在缓冲层BU之上，关于电位固定层VC，例如通过使用金属有机化学气相沉积方法或类似方法，掺杂p型杂质的AlGaN层可以异质外延生长。例如，镁(Mg)用作p型杂质。例如，在掺杂Mg时，氮化镓层沉积到大约200nm厚度。例如，沉积膜中Mg浓度设置为大约5×1018(5E18)cm-3。
接下来，沟道基极层UC形成在电位固定层VC之上。在电位固定层VC之上，关于沟道基极层UC，例如通过使用金属有机化学气相沉积方法或类似方法，AlGaN层异质外延生长。在此步骤中，无需专门进行杂质掺杂，即可实现生长。例如，厚度设置为大约1000nm，Al成分设置为大约3％。
接下来，沟道层CH形成在沟道基极层UC之上。例如，在沟道基极层UC之上，通过使用金属有机化学气相沉积方法或类似方法，氮化镓层(GaN层)异质外延生长。在此步骤中，无需专门进行杂质掺杂，即可实现生长。例如，沟道层CH的膜厚度大约为80nm。
接下来，在沟道层CH之上，关于阻挡层BA，例如通过使用金属有机化学气相沉积方法或类似方法，AlGaN层异质外延生长。例如，通过将Al的成分比例设置为0.2并将Ga的成分比例设置为0.8，形成Al0.2Ga0.8N层。阻挡层BA的AlGaN层的Al的成分比例设置为大于前述沟道基极层UC的AlGaN层的Al的成分比例。
以这种方式，形成沟道基极层UC、沟道层CH和阻挡层BA的叠层。在叠层的沟道层CH和阻挡层BA之间界面附近生成二维电子气(2DEG)。
接下来，保护层CP形成在阻挡层BA之上。例如，在阻挡层BA之上，通过使用金属有机化学气相沉积方法或类似方法，氮化镓(GaN)层异质外延生长。在此步骤中，无需专门进行杂质掺杂，即可实现生长。例如，保护层CP的膜厚度大约为2nm。
接下来，完成GaN类型半导体膜(例如，氮化镓(GaN)层)沉积后，执行热处理以激活p型杂质。例如，在氮气环境中，在750℃条件下进行30分钟热处理。
接下来，如图6至图8所示，在保护层CP之上，关于绝缘膜IF1，例如通过使用等离子体化学气相沉积(PECVD)方法或类似方法，沉积膜厚度大约为100nm的氮化硅膜。
绝缘膜IF1包含浓度低于绝缘膜IF2中氢浓度的氢(参见图15)，或者不包含氢。通过以下方法，可以形成此类绝缘膜IF1。形成包含高浓度氢的绝缘膜IF11。因而，在绝缘膜IF11暴露于最外层表面的情况下，对衬底S进行热处理。结果，释放绝缘膜IF11中包含的氢。这会形成绝缘膜IF1，其由包含低浓度氢的绝缘膜IF11形成。可选择地，如参照图38的下文所述，也可接受以下方法：形成包含低浓度氢或不包含氢的绝缘膜IF12，然后形成由绝缘膜IF12形成的绝缘膜IF1。
接下来，通过光刻处理，在绝缘膜IF1之上形成光刻胶膜PR1，其包括在元素隔离区ISO中形成的开口。然后，通过使用光刻胶膜PR1作为掩模，例如，注入氮离子，从而在元素隔离区ISO中形成元素隔离ISF。因而，注入例如氮(N)或硼(B)等离子种类，以改变晶体状态，从而增加电阻。
例如，经由绝缘膜IF1，将密度大约为5×1014(5E14)cm-2的氮离子注入到由沟道基极层UC、沟道层CH和阻挡层BA形成的叠层中。例如，注入能量大约为120keV。附带说明，调整氮离子注入条件，以使注入深度即元素隔离ISF的底部位于沟道层CH的底面之下并位于电位固定层VC的底面之上。
附带说明，元素隔离ISF的底部位于通孔TH(耦合部VIA)的底部之上，如下文所述。这样，元素隔离ISF形成在元素隔离区ISO中。元素隔离区ISO包围的区域作为有源区AC。如图8所示，例如，有源区AC为具有沿X方向长边的大致矩形。然后，通过等离子体灰化处理或类似方法，清除光刻胶膜PR1。
接下来，如图9至图11所示，通过使用光刻术和蚀刻术，形成绝缘膜IF1图案。例如，光刻胶膜(未示出)形成在绝缘膜IF1之上。通过光刻处理，清除栅极电极(参见图12)形成区域中的光刻胶膜(未示出)。换言之，在栅极电极GE形成区域中具有开口的光刻胶膜(未示出)形成在绝缘膜IF1之上。然后，使用光刻胶膜(未示出)作为掩模，蚀刻绝缘膜IF1。当氮化硅膜用作绝缘膜IF1时，使用干法蚀刻气体(包括氟类型气体，例如SF6)进行干法蚀刻。然后，通过等离子体灰化处理或类似方法，清除光刻胶膜(未示出)。这样，在栅极电极GE(参见图12)形成区域中具有开口的绝缘膜IF1形成在保护层CP之上。
接下来，通过使用绝缘膜IF1作为掩模，对保护层CP、阻挡层BA和沟道层CH进行干法蚀刻，从而形成穿透保护层CP和阻挡层BA并到达沟道层CH的某点的沟槽T。干法蚀刻气体(包括氯类型气体，例如BCl3)用作蚀刻气体。在此步骤中，栅极线GL的沟槽GLT形成在元素隔离ISF中(参见图10和11)。
接下来，如图12至图14所示，在沟槽T的内壁和绝缘膜IF1之上，形成栅极绝缘膜GI。在栅极绝缘膜GI之上，形成栅极电极GE。也就是说，栅极电极GE形成在电位固定层VC之上。例如，在沟槽T的内壁和绝缘膜IF1之上，关于栅极绝缘膜GI，通过使用ALD(原子层沉积)方法或类似方法，沉积膜厚度大约为50nm的氧化铝膜。
关于栅极绝缘膜GI，除了氧化铝膜以外，也可以使用氧化硅膜或介电常数高于氧化硅膜的高介电常数膜。可以使用SiN(氮化硅)膜或铪类型绝缘膜，例如HfO2(二氧化铪)膜、铝酸铪膜、HfON(氮氧化铪)膜、HfSiO(硅酸铪)膜、HfSiON(氮氧化铪硅)膜或HfAlO膜，作为高介电常数膜。
接下来，例如，在栅极绝缘膜GI之上，关于导电膜，例如通过使用溅射方法或类似方法，沉积膜厚度大约为200nm的TiN(氮化钛)膜。然后，通过使用光刻术，在栅极电极GE形成区域中形成光刻胶膜PR2。通过使用光刻胶膜PR2作为掩模，蚀刻TiN膜。结果，形成栅极电极GE。在蚀刻过程中，可以蚀刻TiN膜之下的氧化铝膜。例如，在处理TiN膜过程中，通过使用干法蚀刻气体(包括氯类型气体，例如Cl2)进行干法蚀刻。在处理氧化铝膜过程中，通过使用干法蚀刻气体(包括氯类型气体，例如BCl3)进行干法蚀刻。
此外，在蚀刻过程中，栅极电极GE形成朝向第一侧(图12中右侧，即漏极侧)伸出的形状图案。伸出部为栅极场板电极GFP。栅极场板电极GFP是栅极电极GE的一部分，从漏极侧沟槽T的端部进一步朝向漏极侧延伸。
接下来，如图15至图17所示，通过使用光刻术和蚀刻术，形成绝缘膜IF1图案。结果，保留栅极电极GE之下的绝缘膜IF1部分和邻近栅极电极GE的绝缘膜IF1部分，并清除栅极电极GE以外的绝缘膜IF1部分。当氮化硅膜用作绝缘膜IF1时，通过使用干法蚀刻气体(包括氟类型气体，例如CF4)进行干法蚀刻。然后，通过等离子体灰化处理方法或类似方法，清除光刻胶膜(未示出)。
接下来，在保护层CP之上，关于绝缘膜IF2，例如通过使用PECVD方法，沉积膜厚度大约为100nm的氮化硅膜(即包含硅和氮的绝缘膜)。绝缘膜IF2形成在保护层CP之上，以覆盖绝缘膜IF1、栅极绝缘膜GI和栅极电极GE。例如，绝缘膜IF2包含氢，即浓度高于绝缘膜IF1的去激活元素。在此步骤中，绝缘膜IF1和IF2形成绝缘膜IF。也就是说，绝缘膜IF包括绝缘膜IF1和形成在绝缘膜IF1之上的绝缘膜IF2。在平面图中，绝缘膜IF形成在位于关于栅极电极GE的第一侧上的电位固定层VC的部分PP1之上及位于关于栅极电极GE的第一侧的相对侧上的电位固定层VC的部分PP2之上。
接下来，在绝缘膜IF2之上，关于绝缘膜IL1，通过使用大气压力CVD方法或类似方法，沉积膜厚度大约为500nm的绝缘膜(包含硅和氧)，例如氧化硅膜。
接下来，通过使用光刻术和蚀刻术，形成绝缘膜IL1图案。然后，在绝缘膜IL1的漏极电极DE(参见图23)形成区域中及在栅极电极GE形成区域和漏极电极DE形成区域之间的区域中，保留绝缘膜IL1，并清除其他区域中的绝缘膜IL1。也就是说，在位于部分PP1之上的绝缘膜IF2的部分之上形成绝缘膜IL1，而在位于部分PP2之上的绝缘膜IF2的部分之上，没有形成绝缘膜IL1。
接下来，在形成绝缘膜IL1图案之后，对衬底S进行热处理。例如，在氮气环境中，在500-800℃条件下进行10-60分钟热处理，例如在500℃条件下进行30分钟热处理。
在此步骤中，在栅极电极GE的第一侧(图15中的左侧，即漏极侧)，位于部分PP1之上的绝缘膜IF2部分中包含的去激活元素(例如氢)通过扩散掺杂到部分PP1中。结果，形成去激活区IR。另一方面，在栅极电极GE的第一侧的相对侧(图15的左侧，即源极侧)，绝缘膜IF2中包含的去激活元素释放到氮气环境中，而不是掺杂到部分PP2中。结果，不会形成去激活区IR。换言之，去激活元素掺杂到部分PP2中，以使部分PP2中的去激活元素浓度低于部分PP1中的去激活元素浓度。可选择地，不掺杂去激活元素。
也就是说，在第一实施例中，在形成在电位固定层VC之上并包含去激活元素的绝缘膜IF2中，漏极侧部分覆盖有绝缘膜IL1，而源极侧部分露出。在此状态下，对衬底S进行热处理。结果，去激活元素仅掺杂到电位固定层VC漏极侧部分中。
根据第一实施例，仅去激活电位固定层VC的漏极侧部分。这就不需要离子注入去激活元素。相应地，可以去激活漏极侧电位固定层VC，而不破坏氮化物半导体层(例如沟道层CH)的晶体。
附带说明，在图15中，去激活区IR的端部有棱角。但是，例如，如图1所示，去激活区IR的端部可以是曲线形状(同样适用于其他实施例)。
接下来，如图18和图19所示，在绝缘膜IF2和绝缘膜IL1之上，关于绝缘膜IL2，例如通过大气压力CVD方法或类似方法，沉积厚度大约为500nm的氧化硅膜。也就是说，绝缘膜IL2形成在绝缘膜IF2之上，以覆盖绝缘膜IL1。绝缘膜IL1和绝缘膜IL2形成中间层绝缘膜IL。也就是说，中间层绝缘膜IL包括绝缘膜IL1和绝缘膜IL2。位于栅极电极GE和漏极电极DE之间的中间层绝缘膜IL的部分PT1的膜厚度FT1(参见图23)大于位于栅极电极GE和源极电极SE之间的中间层绝缘膜IL的部分PT2的膜厚度FT2(参见图23)。
接下来，如图20至图22所示，通过使用光刻术和蚀刻术，接触孔C1S和C1D及通孔TH形成在中间层绝缘膜IL和绝缘膜IF1中。接触孔C1S形成在部分PP2之上和源极电极SE(参见图23)形成区域中。接触孔C1D形成在部分PP1之上和漏极电极DE(参见图23)形成区域中。然而，通孔TH形成在耦合部VIA(参见图24)形成区域中。
例如，在分别形成接触孔C1S和接触孔C1D的各区域中具有开口的第一光刻胶膜(未示出)形成在中间层绝缘膜IL1之上。然后，通过使用第一光刻胶膜(未示出)作为掩模，蚀刻中间层绝缘膜IL1和绝缘膜IF1。结果，形成作为孔部的接触孔C1S和C1D。也就是说，穿透绝缘膜IL2、IL1和IF2的接触孔C1D形成在部分PP1之上，而穿透绝缘膜IL2和IF2的接触孔C1S形成在部分PP2之上。
当氧化硅膜用作中间层绝缘膜IL1并且氮化硅膜用作绝缘膜IF1时，通过使用干法蚀刻气体(包括氟类型气体，例如SF6)进行干法蚀刻，以蚀刻绝缘膜。
接下来，清除第一光刻胶膜(未示出)之后，在通孔TH形成区域中具有开口的第二光刻胶膜形成在接触孔C1S和C1D的各内侧及中间层绝缘膜IL1之上。然后，通过使用第二光刻胶膜(未示出)作为掩模，蚀刻中间层绝缘膜IL、绝缘膜IF2、元素隔离ISF、沟道基极层UC和电位固定层VC的一部分。结果，形成通孔TH。换言之，形成穿透中间层绝缘膜IL、绝缘膜IF2、元素隔离ISF和沟道基极层UC并到达电位固定层VC的某点的通孔TH。
如前所述，进行蚀刻以使通孔TH的底部位于电位固定层VC中，并位于元素隔离ISF的底部之下。
当氧化硅膜用作中间层绝缘膜IL并且氮化硅膜用作绝缘膜IF2时，首先，通过使用干法蚀刻气体(包括氟类型气体，例如SF6)进行干法蚀刻，以清除绝缘膜。然后，通过使用干法蚀刻气体(包括氯类型气体，例如BCl3)进行干法蚀刻，以清除元素隔离ISF、沟道基极层(AlGaN层)UC和电位固定层(p-GaN层)VC的某部分。
附带说明，接触孔C1S和C1D及通孔TH的形成顺序并不限于之上描述。在形成通孔TH之后，可以形成接触孔C1S和C1D。因而，接触孔C1S和C1D及通孔TH的形成步骤可以假定各种步骤。
保护层CP从上述步骤中形成的接触孔C1S和C1D的底面暴露出来，并且电位固定层VC从通孔TH的底面暴露出来。
接下来，如图23和图24所示，源极电极SE和漏极电极DE形成在栅极电极GE的相对侧的保护层CP之上。此外，源极焊盘SP形成在源极电极SE的端部，而漏极焊盘DP形成在漏极电极DE的端部(参见图24)。附带说明，可以参照图2所示的平面图描述形成源极电极SE和漏极电极DE的平面图。
例如，导电膜CF形成在接触孔C1S和C1D及通孔TH的各内侧和中间层绝缘膜IL1之上。例如，关于导电膜CF，通过使用溅射方法或类似方法，在其之上形成由氮化钛(TiN)膜和铝(Al)膜形成的层压膜(Al/TiN)。例如，氮化钛膜具有大约50nm的膜厚度。例如，铝膜具有大约1000nm的膜厚度。
接下来，通过使用光刻术，在形成源极电极SE、漏极电极DE、源极焊盘SP和漏极焊盘DP(参见图2)的区域中，形成光刻胶膜(未示出)。通过使用光刻胶膜(未示出)作为掩模，蚀刻导电膜CF。使用干法蚀刻气体(包括氯类型气体，例如BCl3)进行干法蚀刻。通过此步骤，形成由嵌入通孔TH中的导电膜形成的耦合部VIA，并形成源极电极SE、漏极电极DE、源极焊盘SP和漏极焊盘DP。也就是说，漏极电极DE形成在接触孔C1D中，源极电极SE形成在接触孔C1S中。
源极电极SE和漏极电极DE的平面形状都是具有沿Y方向长边的矩形(线形)，如图2所示。然而，源极焊盘SP和漏极焊盘DP的平面形状都是具有沿X方向长边的矩形(线形)。源极焊盘SP布置为确保多个源极电极SE之间的耦合。漏极焊盘DP布置为确保多个漏极电极DE之间的耦合。
接下来，通孔TH位于源极焊盘SP之下，以使源极焊盘SP和电位固定层VC经由耦合部VIA彼此电耦合(参见图24)。
位于漏极电极DE之下的部分PP1的一部分是部分PV1。位于栅极电极GE和漏极电极DE之间的部分PP2的一部分是部分PV3。此外，位于源极电极SE之下的部分PP2的一部分是部分PV2。位于栅极电极GE和源极电极SE之间的部分PP2的一部分是部分PV4。
接下来，保护膜(也称为绝缘膜、覆膜或表面保护膜)PRO形成在中间层绝缘膜IL1之上，包括源极电极SE之上、漏极电极DE之上、源极焊盘SP之上和漏极焊盘DP之上。例如，在中间层绝缘膜IL之上，关于保护膜PRO，例如通过使用溅射方法或类似方法，沉积氮氧化硅(SiON)膜(参见图3和图4)。
通过上述步骤，可以形成第一实施例的半导体器件。附带说明，上述步骤是示例。也可以通过不同于上述步骤的其他步骤制造第一实施例的半导体器件。例如，执行去激活元素离子注入后，可以形成栅极电极GE。
因此，根据第一实施例，作为导电层的电位固定层VC布置在缓冲层BU和沟道层CH之间，并与源极电极SE耦合。这能够减少半导体元件的的特性变化。也就是说，电位固定层VC能够阻止由于此层之下的层(例如，缓冲层BU)的电荷量变化所引起的电位变化，进而防止影响沟道层CH。这能够减少例如阈电位或导通电阻等特性变化。
此外，在第一实施例中，p型氮化物半导体层用作电位固定层VC。相应地，当对漏极电极DE应用正电位(正偏压)时，将会使电位固定层VC失去作用，从而形成高电阻层。这能够抑制退化或提高漏极电极击穿电压。
此外，在第一实施例中，通孔TH中的耦合部VIA布置在有源区AC(在其中传导电子)外部的元素隔离区ISO中，并位于源极焊盘SP之下。结果，可以实现半导体元件的小型化或高集成度。进一步地，可以确保传导电子的大面积有源区AC。由此，可以减少单位面积的导通电阻。
例如，当杂质(例如铁)掺杂到缓冲层中以实现更高时(参阅专利文件1)，Fe形成深层位。此类深层位用于在半导体元件运行期间作为捕获或释放电子或空穴的基点，从而会引起特性(例如阈电位)变化。特别地，当处于深层位时，深层位可能在几分钟到几天期间(具体取决于能量深度或位置)引起特性(例如阈电位)变化。
相比之下，在第一实施例中，作为导电层的电位固定层VC布置在缓冲层BU和沟道层CH之间，并与源极电极SE耦合。这能够减少半导体元件的特性变化。
然而，当超晶格结构用作缓冲层BU时，超晶格结构成为非常深的量子阱(阻止电子或空穴移动的非常高的屏障)。由此，当在超晶格结构附近捕获电荷(例如电子或空穴)时，电荷沿垂直方向移动到衬底非常困难。相应地，当使用超晶格结构时，很难清除不需要的电荷。这可能在很长一段时间内引起特性(例如阈电位)变化。
相比之下，在第一实施例中，作为导电层的电位固定层VC布置在缓冲层BU和沟道层CH之间，并与源极电极SE耦合。这能够减少半导体元件的特性变化。
此外，当在制造步骤中进行等离子体处理时，电荷倾向于掺杂到半导体层中。等离子体处理的示例包括光刻膜的PECVD或等离子体灰化处理。在此类处理过程中掺杂的电荷可能引起特性(例如阈电位)变化。特别地，氮化物半导体既具有大带隙，又具有高绝缘性能。由此，通过等离子体处理方法或类似方法掺杂的电荷更不可能释放。这也可能在很长一段时间内引起特性(例如阈电位)变化。
相比之下，在第一实施例中，作为导电层的电位固定层VC布置在缓冲层BU和沟道层CH之间，并与源极电极SE耦合。这能够减少半导体元件的特性变化。
此外，在第一实施例中，去激活区IR布置在漏极电极DE之下的电位固定层VS，并位于栅极电极GE和漏极电极DE之间。提供此类去激活区IR能够提高漏极电极击穿电压。
图25为图表，其示出了第一实施例的半导体器件中漏极电极与源极电极之间的电流电压特性。图25的水平轴表示漏极电极和源极电极之间的电压V。图25的垂直轴表示漏极电极和源极电极之间的电流I，即单位面积电流。图25还示出了比较示例的半导体器件中漏极电极和源极电极之间的电流电压特性。在比较示例的半导体器件制造步骤中，在参照图15至图17所述的步骤中，在未形成绝缘膜IL1的情况下进行热处理。附带说明，图25示出了以下情况：在第一实施例和比较示例的半导体器件中，电位固定层VC掺杂有浓度为5×1018cm-3的Mg(p型杂质)，在第一实施例和比较示例中，采用参照图15至图17所述的步骤，在550℃条件下进行30分钟热处理。
在比较示例的半导体器件的制造步骤中，在参照图15至图17所述的步骤中，在以下状态下在例如氮气环境中进行热处理：栅极电极GE的漏极侧和源极侧绝缘膜IF2都没有覆盖绝缘膜IL1，并且漏极侧和源极侧绝缘膜IF2暴露于最外层表面。相应地，在漏极侧和源极侧，绝缘膜IF2中包含的去激活元素(例如氢)释放到氮气环境中，而不可能掺杂到电位固定层VC中。也就是说，在比较示例的半导体器件中，不会形成去激活区IR，或者在去激活区IR中不会充分去激活p型杂质。因此，漏极电极击穿电压倾向于下降，并且电位等于源极电极SE电位的电位固定层VC存在于漏极电极DE附近。由此，源极电极SE和漏极电极DE之间的电容量倾向于增加，并且半导体器件不能高速运行。
相比之下，在第一实施例中，在参照图15至图17所述的步骤中，在以下状态下(例如在氮气环境中)进行热处理：栅极电极GE的漏极侧绝缘膜IF2覆盖有绝缘膜IL1，并且没有暴露于最外层表面。相应地，在栅极电极GE的源极侧，绝缘膜IF2中包含的去激活元素(例如氢)释放到氮气环境中，而不会掺杂到电位固定层VC中。相比之下，在漏极侧，绝缘膜IF2中包含的去激活元素(例如氢)不会释放到氮气环境中，而是掺杂到电位固定层VC中。因此，可以在漏极侧形成具有可靠性的去激活区IR。
因此，在第一实施例中，如果在源极侧保持高浓度p型杂质，可以在漏极侧去激活p型杂质。由此，能够提高漏极电极击穿电压，并能够减少源极电极SE和漏极电极DE之间的电容量。这有利于半导体器件的高速运行。
此外，因而能够去激活影响漏极电极击穿电压的区域中的p型电位固定层VC。相应地，可以提高击穿电压的源极侧p型杂质浓度(受主浓度)。由此，如果在漏极侧保持击穿电压，则能够清除电荷(例如电子或空穴)以抑制特性(例如阈电位)变化。
特别地，如前所述，当p型氮化物半导体层用作电位固定层VC时，如果对漏极电极DE应用正电位(正偏压)，则电位固定层VC会失去作用，从而形成高电阻层。由此，电位固定层的杂质导电类型优选设置为p型。此外，Mg是非常有用的p型杂质，为了降低Mg的激活率，优选H作为去激活元素。特别地，H具有小原子量，因此能够容易地注入深层，并优选用作去激活元素。
此外，可以分别控制漏极侧p型杂质浓度(受主浓度)和源极侧p型杂质浓度(受主浓度)。这样能够增加p型电位固定层VC的厚度。因而，可以减少p型电位固定层VC和耦合部VIA之间的耦合电阻。此外，可以增加用于形成通孔TH(通过蚀刻在其中嵌入耦合部VIA)的工序余量。
附带说明，在图3中，源极电极SE侧去激活区IR的端部布置在漏极电极DE侧上的栅极电极GE的端部和漏极电极DE侧上的源极场板电极SFP的端部之间。结果，在平面图中，在位于源极场板电极SFP的漏极侧的电位固定层VC部分上，可以确定地形成去激活区IR。但是，允许源极电极SE侧去激活区IR的端部对应于漏极电极DE侧栅极电极GE的端部。可选择地，源极电极SE侧上的去激活区IR的端部可以布置在漏极电极DE侧上的沟槽T的端部和漏极电极DE侧上的栅极电极GE的端部之间。此外，允许源极电极SE侧上的去激活区IR的端部对应于漏极电极DE侧上的沟槽T的端部(也同样适用于以下实施例)。
第一实施例的改进示例
在半导体器件中(参见图1)，提供耦合部VIA。电位固定层VC经由耦合部VIA与源极电极SE耦合。但是，可以省略形成耦合部VIA。
图26为截面图，其示意性地示出了第一实施例的改进示例的半导体器件的结构。
改进示例的半导体器件具有与第一实施例一样的衬底S。成核层NUC、缓冲层BU、p型电位固定层VC、沟道基极层UC、沟道层CH和阻挡层BA按照顺序形成在衬底S之上。在沟道层CH和阻挡层BA之间界面附近的沟道层CH侧生成二维电子气。然而，当对栅极电极GE应用正电位(阈电位)时，在栅极绝缘膜GI和沟道层CH之间界面附近形成沟道。
在改进示例中，虽然提供有p型电位固定层VC，但是p型电位固定层VC并不固定为源电位。因而，只有通过将p型电位固定层VC布置在沟道层CH之下的层，才能减少源极电极SE侧栅极电极GE的端部(最影响阈电位的部分)电荷(例如电子或空穴)的影响。结果，可以抑制特性(例如阈电位)变化。但是，当p型电位固定层VC的电位固定时，有效p型杂质浓度(受主浓度)升高，从而引起更大的电荷清除效果。
相应地，如果没有提供耦合部VIA，在增加源极侧电位固定层VC的p型杂质浓度(受主浓度)时，去激活漏极侧电位固定层VC的p型杂质。结果，能够提高漏极侧击穿电压，同时保持电荷清除效果。
第二实施例
在第一实施例中，暴露于最外层表面处的包含去激活元素的绝缘膜部分中的去激活元素没有掺杂到电位固定层中。但是，可接受以下结构：另一绝缘膜形成在包含去激活元素的绝缘膜部分之下，从而能够阻止电位固定层掺杂去激活元素。
[结构描述]
图27为示意性地示出了第二实施例的半导体器件的结构的截面图。附带说明，除了栅极绝缘膜GI的结构以外，第二实施例与第一实施例相同。由此，将省略关于相同结构的详细描述。
第二实施例的半导体器件(半导体元件)具有与第一实施例相同的衬底S。成核层NUC、缓冲层BU、电位固定层VC、沟道基极层UC、沟道层CH和阻挡层BA按照顺序形成在衬底S之上。
在阻挡层BA之上，形成有绝缘膜IF。附带说明，保护层可以布置在绝缘膜IF和阻挡层BA之间。保护层由电子亲合性大于阻挡层BA的氮化物半导体层形成。
与第一实施例相同，第二实施例的半导体器件具有：栅极电极GE，其经由栅极绝缘膜GI形成在阻挡层BA之上；源极电极SE和漏极电极DE，它们形成在栅极电极GE的相对侧阻挡层BA之上。此外，栅极绝缘膜GI形成在穿透阻挡层BA并到达沟道层CH的某点的沟槽T的内壁上。栅极电极GE形成在栅极绝缘膜GI之上。
在第二实施例中，穿透元素隔离ISF并到达其之下的电位固定层VC的电极作为耦合部VIA，耦合部VIA布置在元素隔离区ISO中。耦合部VIA与源极电极SE电耦合。此外，耦合部VIA与电位固定层VC接触。因而，电位固定层VC与源极电极SE耦合。这能够减少特性(例如阈电位或导通电阻)变化。
此外，在第二实施例中，通孔TH中的耦合部VIA布置在有源区AC(在其中传导电子)外部的元素隔离区ISO中，并位于源极焊盘SP之下(参见图2所示)。结果，可以实现半导体元件的小型化或高集成度。进一步地，可以确保传导电子的大面积有源区AC。由此，可以减少单位面积的导通电阻。
此外，在第二实施例中，去激活区IR布置在漏极电极DE之下，并位于栅极电极GE和源极电极SE之间。提供这种去激活区IR能够提高漏极电极击穿电压。去激活区IR的激活率小于非去激活区IR区域的激活率，并优选设置为非去激活区IR区域的激活率的1/10或更少。
在第二实施例中，绝缘膜IF形成在栅极电极GE和漏极电极DE之间及栅极电极GE和源极电极SE之间的阻挡层BA之上。位于栅极电极GE和漏极电极DE之间的绝缘膜IF的部分PT3的膜厚度FT3小于位于栅极电极GE和源极电极SE之间的绝缘膜IF的部分PT4的膜厚度FT4。
例如，不包含氢或包含浓度低于绝缘膜IF2中氢浓度的氢的绝缘膜IF1形成在阻挡层BA之上。在此步骤中，绝缘膜IF1形成在栅极电极GE和源极电极SE之间的阻挡层BA之上。但是，在栅极电极GE和漏极电极DE之间的阻挡层BA之上，没有形成绝缘膜IF1。
接下来，在形成绝缘膜IF1之后，包含硅、氮和氢的绝缘膜IF2(例如，包含氢的氮化硅膜)形成绝缘膜IF1之上。在此步骤中，在栅极电极GE和源极电极SE之间，绝缘膜IF2经由绝缘膜IF1形成在阻挡层BA之上，而在栅极电极GE和漏极电极DE之间，绝缘膜IF2直接形成在阻挡层BA之上，而不经由绝缘膜IF1。随后，中间层绝缘膜IL(参见图28)形成在绝缘膜IF2之上。然后，在形成中间层绝缘膜IL之后，对衬底S进行热处理。结果，绝缘膜IF2中包含的氢掺杂到电位固定层VC中。
结果，与通过离子注入方法将去激活元素掺杂到电位固定层VC中的情况相比，既能够对漏极侧电位固定层VC进行去激活，而又不会更多地破坏氮化物半导体层(例如沟道层CH)的晶体。
接下来，参照图28和图29，将更详细地描述第二实施例的半导体器件。图28和图29都是截面图，它们示出了第二实施例的半导体器件的结构。附带说明，示出了第二实施例的半导体器件的结构的平面图可以设置为等同于图2。图28对应于图2的A-A截面。图29对应于图2的B-B截面。
如图28和图29所示，第二实施例的半导体器件具有与第一实施例相同的衬底S。成核层NUC、缓冲层BU、电位固定层VC、沟道基极层UC、沟道层CH和阻挡层BA按照顺序形成在衬底S之上。衬底S、成核层NUC、缓冲层BU、电位固定层VC、沟道基极层UC、沟道层CH和阻挡层BA的各自厚度和构成材料如第一实施例所述。
关于栅极绝缘膜GI，可以使用氧化铝(Al2O3)膜。例如，氧化铝膜的厚度大约为50nm。关于栅极绝缘膜GI，可以使用氧化铝膜以外的绝缘膜。可选择地，可以采用层压结构的多种绝缘膜。附带说明，可以保留在绝缘膜IF1和绝缘膜IF2之间的栅极绝缘膜GI。
关于栅极电极GE，可以使用氮化钛(TiN)膜。例如，氮化钛膜的厚度大约为200nm。关于栅极电极GE，可以使用氮化钛膜以外的导电膜。
中间层绝缘膜IL经由绝缘膜IF2布置在栅极电极GE之上。中间层绝缘膜IL具有通孔TH及接触孔C1S和C1D。源极焊盘SP和漏极焊盘DP(参见图2)分别与源极电极SE和漏极电极DE一体形成。相应地，源极焊盘SP和漏极焊盘DP分别由与源极电极SE和漏极电极DE相同的材料形成。耦合部VIA布置在源极焊盘SP之下(参见图29)。此外，保护膜PRO布置在源极电极SE和漏极电极DE之上。
在第二实施例中，与第一实施例相同，去激活区IR布置在漏极电极DE之下，并位于栅极电极GE和漏极电极DE之间。去激活区IR在深度方向到达电位固定层VC。提供这种去激活区IR能够提高漏极电极击穿电压。
特别地，与第一实施例相同，漏极电极DE之下的电位固定层VC部分PV1中去激活元素的含量大于源极电极SE之下的电位固定层VC部分PV2中去激活元素的含量。可选择地，位于栅极电极GE和漏极电极DE之间的电位固定层VC部分PV3中去激活元素的含量大于位于栅极电极GE和源极电极SE之间电位固定层VC部分PV4中的去激活元素含量。
在第二实施例中，绝缘膜IF包括绝缘膜IF1和绝缘膜IF2。绝缘膜IF1形成在栅极电极GE和源极电极SE之间。绝缘膜IF2形成在栅极电极GE和漏极电极DE之间及栅极电极GE和源极电极SE之间。然而，绝缘膜IF2形成在栅极电极GE和源极电极SE之间的绝缘膜IF1之上。
相应地，位于栅极电极GE和漏极电极DE之间的绝缘膜IF部分PT3的膜厚度FT3小于位于栅极电极GE和源极电极SE之间的绝缘膜IF部分PT4的膜厚度FT4。也就是说，膜厚度FT3不同于膜厚度FT4。然而，部分PT3的上表面的高度位置低于部分PT4的上表面的高度位置。
中间层绝缘膜IL包括绝缘膜IL2。绝缘膜IL2形成在栅极电极GE和漏极电极DE之间，并包含硅和氧。在栅极电极GE和漏极电极DE之间，绝缘膜IL2形成在绝缘膜IF2之上。附带说明，绝缘膜IL2形成在栅极电极GE和源极电极SE之间的栅极电极GE之上。
例如，绝缘膜IL2由氧化硅膜形成。也就是说，绝缘膜IL2包含硅和氧。
例如，在栅极电极GE和源极电极SE之间，绝缘膜IF1作为绝缘膜IF的一部分形成在阻挡层BA之上。在此步骤中，在栅极电极GE和漏极电极DE之间，绝缘膜IF1没有形成在阻挡层BA之上。随后，包含硅、氮和氢的绝缘膜IF2(例如包含氢的氮化硅膜)作为绝缘膜IF的一部分形成在绝缘膜IF1之上。在此步骤中，在栅极电极GE和源极电极SE之间，绝缘膜IF2经由绝缘膜IF1形成在阻挡层BA之上。但是，在栅极电极GE和漏极电极DE之间，绝缘膜IF2直接形成在阻挡层BA之上，而不经由绝缘膜IF1。然后，在形成绝缘膜IF2之后，绝缘膜IL2形成在绝缘膜IF2之上。在形成绝缘膜IL2之后，对衬底S进行热处理。结果，绝缘膜IF2中包含的氢掺杂到电位固定层VC中。
结果，与通过离子注入方法将去激活元素掺杂到电位固定层VC中的情况相比，既能够对漏极侧电位固定层VC进行去激活，而又不会更多破坏氮化物半导体层(例如沟道层CH)的晶体。
此外，在第二实施例中，形成在栅极电极GE和漏极电极DE之间的绝缘膜IF2部分即部分PT3包含去激活元素。绝缘膜IF1包含浓度低于部分PT3中去激活元素浓度的去激活元素，或者不包含去激活元素。这是由于以下原因：例如，在形成包含去激活元素的绝缘膜IF1之后，对衬底S进行热处理；结果会释放绝缘膜IF1中包含的去激活元素。
附带说明，在第二实施例中，部分PT3的膜厚度FT3小于部分PT4的膜厚度FT4。由此，接触孔C1D的深度尺寸小于接触孔C1S的深度尺寸。由此，漏极电极DE的高度尺寸小于源极电极SE的高度尺寸。
[制造方法描述]
接下来，参照图30至图37，描述第二实施例的半导体器件的制造方法。另外，半导体器件的结构也将更加清晰。图30至图37都是截面图，它们示出了在制造步骤中的第二实施例的半导体器件。附带说明，除了形成去激活区IR的步骤以外，其他步骤与第一实施例相同。由此，将主要详细描述形成去激活区IR的步骤。
首先，与第一实施例相同，执行与参照图5所述的步骤相同的步骤，以提供衬底S。成核层NUC、缓冲层BU、电位固定层VC、沟道基极层UC、沟道层CH、阻挡层BA和保护层CP按照顺序形成在提供的衬底S之上。通过使用第一实施例中所述的材料，并使用与第一实施例中相同的方法，可以形成这些组成部分。
接下来，与第一实施例相同，执行与参照图6至图8所述的步骤相同的步骤。结果，绝缘膜IF1形成在保护层CP之上。
与第一实施例相同，绝缘膜IF1包含浓度低于绝缘膜IF2中氢浓度的氢(参见图30)，或者不包含氢。通过以下方法，可以形成此类绝缘膜IF1：形成包含高浓度氢的绝缘膜IF11；在绝缘膜IF11暴露于最外层表面的情况下，对衬底S进行热处理；结果，释放绝缘膜IF11中包含的氢；结果，可以形成包含低浓度氢的绝缘膜IF1。也就是说，在至少栅极电极GE的源极侧电位固定层VC部分之上(参见图30)，形成包含去激活元素的绝缘膜IF11。然后，对衬底S进行热处理。结果，绝缘膜IF11中去激活元素的浓度下降。在此步骤中，绝缘膜IF11中去激活元素的浓度下降，以使绝缘膜IF11中去激活元素的浓度低于绝缘膜IF2中去激活元素的浓度。
可选择地，如参照图38的下文所述，可以形成包含低浓度氢或不包含氢的绝缘膜IF12，然后形成由绝缘膜IF12形成的绝缘膜IF11。
接下来，如图30和图31所示，与第一实施例相同，元素隔离ISF形成在元素隔离区ISO中。然后，形成沟槽T。在此步骤中，在元素隔离区ISO中，栅极线GL的沟槽GLT形成在元素隔离ISF中。
接下来，在沟槽T的内壁和绝缘膜IF1之上，形成栅极绝缘膜GI。在栅极绝缘膜GI之上，关于导电膜CF，例如通过使用溅射方法或类似方法，沉积膜厚度大约为200nm的氮化钛(TiN)膜。
接下来，在导电膜CF之上，形成光刻胶膜(未示出)。通过使用光刻术，仅保留在栅极电极GE形成区域中的光刻胶膜(未示出)。然后，通过使用光刻胶膜(未示出)作为掩模，蚀刻导电膜CF，从而形成栅极电极GE。也就是说，栅极电极GE形成在电位固定层VC之上。在蚀刻过程中，保留TiN膜之下的栅极绝缘膜(氧化铝膜)不进行蚀刻。在处理TiN膜过程中，通过使用干法蚀刻气体(包括氯类型气体，例如Cl2)进行干法蚀刻。
接下来，通过使用光刻术和蚀刻术，形成栅极绝缘膜GI和绝缘膜IF1图案。然后，保留在邻近栅极电极GE的保护层CP部分之上形成的栅极绝缘膜GI和绝缘膜IF1部分及布置在栅极电极GE的源极侧的栅极绝缘膜GI和绝缘膜IF1部分。清除布置在栅极电极GE的漏极侧的栅极绝缘膜GI和绝缘膜IF1部分。也就是说，在平面图中，在位于栅极电极GE的第一侧的电位固定层VC部分PP1之上不形成绝缘膜IF1，而在位于栅极电极GE的第一侧的相对侧的电位固定层VC部分PP2之上形成绝缘膜IF1。使用与第一实施例中相同的方法，形成绝缘膜IF1图案。
接下来，在保护层CP之上，关于绝缘膜IF2，例如通过使用PECVD方法，沉积膜厚度大约为100nm的氮化硅膜(即包含硅和氮的绝缘膜)。绝缘膜IF2形成在保护层CP之上，以覆盖绝缘膜IF1、栅极绝缘膜GI和栅极电极GE。例如，绝缘膜IF2包含浓度高于绝缘膜IF1的氢(即去激活元素)含量。在此步骤中，绝缘膜IF1和IF2形成绝缘膜IF。也就是说，绝缘膜IF包括绝缘膜IF1和形成在绝缘膜IF1之上的绝缘膜IF2。
接下来，如图32和图33所示，在绝缘膜IF2之上，关于绝缘膜IL2，例如通过使用大气压力CVD方法或类似方法，沉积膜厚度大约为500nm氧化硅膜。在此步骤中，形成由绝缘膜IL2形成的中间层绝缘膜IL。附带说明，唯一必要条件是绝缘膜IL2至少形成在绝缘膜IF2部分PP1之上。
接下来，对衬底S进行热处理。例如，在氮气环境中，在500-800℃条件下进行10-60分钟热处理，例如在500℃条件下进行30分钟热处理。
在此步骤中，在栅极电极GE的第一侧(图32中的右侧，即漏极侧)，位于部分PP1之上的绝缘膜IF2部分中包含的去激活元素(例如氢)通过扩散掺杂到部分PP1中。结果，形成去激活区IR。另一方面，在栅极电极GE的第一侧的相对侧(图32的左侧，即源极侧)，位于部分PP2之上的绝缘膜IF2部分中包含的去激活元素受到绝缘膜IF1抑制，而没有掺杂到部分PP2中。结果，不会形成去激活区IR。换言之，去激活元素掺杂到部分PP2中，以使部分PP2中的去激活元素浓度低于部分PP1中的去激活元素浓度。可选择地，不掺杂去激活元素。
也就是说，在第二实施例中，在形成在电位固定层VC之上并包含去激活元素的绝缘膜IF2中，漏极侧部分与保护层CP接触，而源极侧部分与保护层CP不接触。在此状态下，对衬底S进行热处理。结果，去激活元素仅掺杂到电位固定层VC漏极侧部分中。
根据第二实施例，仅去激活电位固定层VC的漏极侧部分。这就不需要离子注入去激活元素。相应地，可以去激活漏极侧电位固定层VC，而不破坏氮化物半导体层(例如沟道层CH)的晶体。
接下来，如图34和图35所示，使用与第一实施例中相同的方法，在中间层绝缘膜IL中形成接触孔C1S和C1D及通孔TH。在此步骤中，穿透绝缘膜IL2和IF2的接触孔C1D形成在部分PP1之上。然而，穿透绝缘膜IL2和IF2、栅极绝缘膜GI及绝缘膜IF1的接触孔C1S形成在部分PP2之上。
接下来，如图36和图37所示，使用与第一实施例中相同的方法，在接触孔C1S中形成由导电膜CF形成的源极电极SE；在接触孔C1D中形成由导电膜CF形成的漏极电极DE；以及在通孔TH中形成由导电膜CF形成的耦合部VIA。此外，如图28和图29所示，保护膜PRO形成在源极电极SE、漏极电极DE等之上。
通过上述步骤，可以形成第二实施例的半导体器件。附带说明，上述步骤是示例。也可以通过不同于上述步骤的其他步骤制造第二实施例的半导体器件。
因此，同样在第二实施例中，与第一实施例相同，电位固定层VC与源极电极SE耦合。这能够减少半导体元件的特性变化。此外，在第二实施例中，与第一实施例相同，通孔TH中的耦合部VIA布置在元素隔离区ISO中。结果，可以实现半导体元件的小型化或高集成度。进一步地，可以确保传导电子的大面积有源区AC。由此，可以减少单位面积的导通电阻。
此外，在第二实施例中，去激活区IR布置在漏极电极DE之下，并位于栅极电极GE和漏极电极DE之间。提供这种去激活区IR能够提高漏极电极击穿电压。
在第二实施例中，在参照图32和图33所述的步骤中，栅极电极GE的漏极侧绝缘膜IF2与保护层CP接触，而栅极电极GE的源极侧绝缘膜IF2与保护层CP不接触。在此状态下，例如在氮气环境中进行热处理。相应地，源极侧绝缘膜IF2中包含的去激活元素(例如氢)不会掺杂到电位固定层VC中。但是，漏极侧绝缘膜IF2中包含的去激活元素(例如氢)掺杂到电位固定层VC中。因此，可以在漏极侧形成具有可靠性的去激活区IR。
第二实施例的第一个改进示例
在半导体器件中(参见图28)，在形成包含高浓度氢的绝缘膜即绝缘膜IF1之后，通过热处理释放绝缘膜中包含的氢。但是，可以从一开始就形成包含低浓度氢低绝缘膜。
图38为截面图，其示出了在制造步骤中的第二实施例的第一个改进示例的半导体器件。
在第一个改进示例中，执行与参照图5至图8所述的步骤相同的步骤。结果，元素隔离ISF形成在元素隔离区ISO中。然后，形成包含低浓度氢或不包含氢的绝缘膜IF12。因而，形成由绝缘膜IF12形成的绝缘膜IF1。
在第二实施例中，如参照图6至图8的上文所述，形成包含高浓度氢的绝缘膜IF11。然后，在绝缘膜IF11暴露于最外层表面处的情况下，对衬底S进行热处理。结果，释放绝缘膜IF11中包含的氢，从而形成包含低浓度氢的绝缘膜IF1。由此，当对衬底S进行热处理时，绝缘膜IF11中包含的氢可以部分掺杂到源极侧电位固定层VC中。
另一方面，在第一个改进示例中，例如，如图38所示，其中示出了对应于图9的步骤，从一开始就形成包含低浓度氢或不包含氢的绝缘膜IF12。因而，形成由绝缘膜IF12形成的绝缘膜IF1。这就不需要对衬底S进行热处理，以使绝缘膜IF11(参见图6)中包含的部分氢掺杂到源极侧电位固定层VC中。从而能够大幅降低源极侧电位固定层VC中受主浓度下降的风险。
第二实施例的第二个改进示例
对于半导体器件，在绝缘膜IF2与保护层CP接触，并且在栅极电极GE和漏极电极DE之间覆盖有绝缘膜IL2的情况下，进行热处理。因而，形成去激活区IR。但是，也可以通过以下方法形成去激活区IR：在栅极电极GE和漏极电极DE之间，绝缘膜IF2与保护层CP接触，并且绝缘膜IF2的膜厚度较厚；在此状态下，进行热处理。
图39为截面图，其示意性地示出了第二实施例的第二个改进示例的半导体器件的结构。
第二个改进示例的半导体器件具有与第二实施例相同的衬底S。成核层NUC、缓冲层BU、电位固定层VC、沟道基极层UC、沟道层CH和阻挡层BA按照顺序形成在衬底S之上。
与第二实施例相同，第二个改进示例的半导体器件具有：栅极电极GE，其经由栅极绝缘膜GI形成在沟道层CH之上；源极电极SE和漏极电极DE，它们形成在栅极电极GE的相对侧阻挡层BA之上。此外，栅极绝缘膜GI形成在穿透阻挡层BA并到达沟道层CH的某点的沟槽T的内壁上。栅极电极GE形成在栅极绝缘膜GI之上。
在第二个改进示例中，绝缘膜IF形成在栅极电极GE和漏极电极DE之间及栅极电极GE和源极电极SE之间的阻挡层BA之上。位于栅极电极GE和漏极电极DE之间的绝缘膜IF的部分PT3的膜厚度FT3大于位于栅极电极GE和源极电极SE之间的绝缘膜IF的部分PT4的膜厚度FT4。
在第二个改进示例中，与第二实施例相同(参见图28)，例如，不包含氢或包含浓度低于绝缘膜IF2中氢浓度的氢的绝缘膜IF1形成在阻挡层BA之上。在此步骤中，绝缘膜IF1形成在栅极电极GE和源极电极SE之间的阻挡层BA之上。但是，在栅极电极GE和漏极电极DE之间的阻挡层BA之上，没有形成绝缘膜IF1。
接下来，在形成绝缘膜IF1之后，包含硅、氮和氢的绝缘膜IF2(例如，包含氢的氮化硅膜)形成绝缘膜IF1之上。在此步骤中，在栅极电极GE和源极电极SE之间，绝缘膜IF2经由绝缘膜IF1形成在阻挡层BA之上。在栅极电极GE和漏极电极DE之间，经由绝缘膜IF2形成在阻挡层BA之上，而不经由绝缘膜IF1。然后，对衬底S进行热处理，从而绝缘膜IF2中包含的氢掺杂到电位固定层VC中。
结果，与通过离子注入方法将去激活元素掺杂到电位固定层VC中的情况相比，既能够对漏极侧电位固定层VC进行去激活，而又不会更多地破坏氮化物半导体层(例如沟道层CH)的晶体。
图40为截面图，其示出了在制造步骤中的第二实施例的第二个改进示例的半导体器件。
在第二个改进示例中，执行与参照图5至图8所述的步骤相同的步骤，从而在元素隔离区ISO中形成元素隔离ISF。然后，形成沟槽T，如图40所示。
接下来，栅极绝缘膜GI形成在沟槽T的内壁和绝缘膜IF1之上。在栅极绝缘膜GI之上，形成由导电膜CF形成的栅极电极GE。
接下来，在保护层CP之上，关于绝缘膜IF2，例如通过使用PECVD方法，沉积膜厚度大约为300nm的氮化硅膜。绝缘膜IF2形成在保护层CP之上，以覆盖绝缘膜IF1、栅极绝缘膜GI和栅极电极GE。例如，绝缘膜IF2包含浓度高于绝缘膜IF1的氢。
接下来，例如通过使用光刻术和蚀刻术，使绝缘膜IF2变薄，但布置在栅极电极GE形成区域和漏极电极DE(参见图39)之间的区域及漏极电极DE形成区域中的部分除外。也就是说，栅极电极GE的源极侧绝缘膜IF2部分PT4变薄。然而，栅极电极GE的漏极侧绝缘膜IF2部分PT3没有变薄。此外，例如，对于变薄的绝缘膜IF2部分，膜厚度从大约300nm减少到大约50nm。
接下来，对衬底S进行热处理。例如，在氮气环境中，在500-800℃条件下进行10-60分钟热处理，例如在500℃条件下进行30分钟热处理。
在此步骤中，在栅极电极GE的第一侧(图40中的右侧，即漏极侧)，绝缘膜IF2没有变薄。由此，在栅极电极GE的漏极侧上，包含在表面侧上的绝缘膜IF2的部分中的去激活元素释放到氮气环境中。然而，与保护层CP之间界面附近的绝缘膜IF2部分中包含的去激活元素通过扩散掺杂到电位固定层VC中。结果，不会形成去激活区IR。另一方面，在栅极电极GE的第一侧的相对侧(图40的左侧，即源极侧)，绝缘膜IF2中包含的去激活元素受到绝缘膜IF1抑制，而没有掺杂到电位固定层VC中。结果，不会形成去激活区IR。
根据第二个改进示例，与第二实施例相同，不需要离子注入去激活元素，从而仅去激活电位固定层VC的漏极侧部分。由此，可以去激活漏极侧电位固定层VC，而不破坏氮化物半导体层(例如沟道层CH)的晶体。
接下来，执行与参照图34和图35所述的步骤相同的步骤。结果，中间层绝缘膜IL形成在栅极电极GE之上。此外，在中间层绝缘膜IL中形成接触孔C1S和C1D及通孔TH。然后，执行与参照图36和图37所述的步骤相同的步骤。结果，源极电极SE、漏极电极DE等形成在栅极电极GE的相对侧保护层CP之上。此外，保护膜PRO形成在源极电极SE、漏极电极DE等之上。通过上述步骤，可以形成第二个改进示例的半导体器件。
第三实施例
在第一实施例和第二实施例中，举例说明了半导体器件即MISFET。但是，也可以采用另一种结构的半导体器件。例如，在第三实施例中，可以采用结型FET(结型场效应管)半导体器件，其中栅极接合层布置在栅极电极之下。
下面，将参照附图详细描述第三实施例的半导体器件。附带说明，下面将针对第三实施例应用于以下情况进行描述：在源极侧，绝缘膜IF2经由绝缘膜IF1与氮化物半导体层接触，而在漏极侧，绝缘膜IF2直接与氮化物半导体层接触，而不经由绝缘膜IF1，即第二实施例。但是，如前所述，第三实施例可以应用于以下情况：在漏极侧，绝缘膜IF2覆盖有绝缘膜IL1(参见图3)，而在源极侧，绝缘膜IF2没有被绝缘膜IL1覆盖，即第一实施例。
[结构描述]
图41为截面图，其示意性地示出了第三实施例的半导体器件的结构。第三实施例的半导体器件(半导体元件)是使用氮化物半导体的结型FET。
第三实施例的半导体器件具有与第二实施例相同的衬底S。成核层NUC、缓冲层BU、电位固定层VC、沟道基极层UC、沟道层CH和阻挡层BA按照顺序形成在衬底S之上。此外，绝缘膜IF形成在阻挡层BA之上。
与第二实施例不同，第三实施例的半导体器件具有：栅极电极GE，其经由接合层JL形成在阻挡层BA之上；源极电极SE和漏极电极DE，它们形成在栅极电极GE的相对侧阻挡层BA之上。栅极接合层JL掺杂有p型杂质。此外，栅极接合层JL和栅极电极GE优选与孔欧姆接触。栅极电极GE、漏极电极DE、源极电极SE、阻挡层BA和沟道层CH形成结型FET。
附带说明，除了栅极电极GE经由栅极接合层JL形成在阻挡层BA之上以外，以及除了没有形成沟槽T(凹槽)以外，第三实施例的半导体器件可以配置为与第二实施例的半导体器件相同。
在沟道层CH和阻挡层BA之间界面附近的沟道层CH侧生成二维电子气。但是，在栅极接合层JL之下，由于受主离子化产生的负电荷提高了沟道层CH导电带。相应地，不会形成二维电子气。由此，在第三实施例的半导体器件中，如果不对栅极电极GE应用正电位(阈电位)，则保持截止状态；如果对栅极电极GE应用正电位(阈电位)，则保持导通状态。因而，可以执行常闭操作。
此外，在第三实施例中，与第二实施例相同，电极耦合部VIA用作穿透元素隔离ISF并到达其之下的电位固定层VC的电极，布置在元素隔离区ISO中。耦合部VIA与源极电极SE电耦合。进一步地，耦合部VIA与电位固定层VC接触。因而，电位固定层VC与源极电极SE耦合。这能够减少特性(例如阈电位或导通电阻)变化。
此外，在第三实施例中，去激活区IR布置在漏极电极DE之下，并位于栅极电极GE和漏极电极DE之间。提高这种去激活区IR能够提高漏极电极击穿电压。
接下来，将参照图42和图43更详细地描述第三实施例的半导体器件。图42和图43都是截面图，它们示出了第三实施例的半导体器件的结构。附带说明，示出第三实施例的半导体器件的结构的平面图可以设置为与图2相同。图42对应于图2的A-A截面。图43对应于图2的B-B截面。
如图42和图43所示，第三实施例的半导体器件具有与第二实施例的半导体器件相同的衬底S。成核层NUC、缓冲层BU、电位固定层VC、、沟道基极层UC、沟道层CH和阻挡层BA按照顺序形成在衬底S之上。衬底S、成核层NU、缓冲层BU、电位固定层VC、、沟道基极层UC、沟道层CH和阻挡层BA的各自厚度和构成材料如第一实施例所述。
与第二实施例的半导体器件不同，第三实施例的半导体器件具有：栅极电极GE，其经由栅极接合层JL形成在阻挡层BA之上；源极电极SE和漏极电极DE，它们形成在栅极电极GE的相对侧阻挡层BA之上。
关于栅极接合层JL，例如可以使用GaN层。此外，可以根据客观特性将GaN层的厚度设置为所需厚度，例如设置为大约50nm。关于栅极接合层JL的材料，除了GaN以外，也可以使用AlN、InN等。附带说明，栅极接合层JL优选掺杂p型杂质。P型杂质的示例可以包括Be、C或Mg。此外，栅极电极GE的厚度和构成材料如第一实施例所述。
中间层绝缘膜IL经由绝缘膜IF2布置在栅极电极GE之上。中间层绝缘膜IL具有通孔TH及接触孔C1S和C1D。源极焊盘SP和漏极焊盘DP(参见图2)分别与源极电极SE和漏极电极DE一体形成。相应地，源极焊盘SP和漏极焊盘DP分别由与源极电极SE和漏极电极DE相同的材料形成。耦合部VIA布置在源极焊盘SP之下(参见图43)。此外，保护膜PRO布置在源极电极SE和漏极电极DE之上。
在第三实施例中，与第二实施例相同，去激活区IR布置在漏极电极DE之下，并位于栅极电极GE和漏极电极DE之间。去激活区IR在深度方向到达电位固定层VC。提供这种去激活区IR能够提高漏极电极击穿电压。
特别地，与第二实施例相同，漏极电极DE之下的电位固定层VC部分PV1中去激活元素的含量大于源极电极SE之下的电位固定层VC部分PV2中去激活元素的含量。可选择地，位于栅极电极GE和漏极电极DE之间的电位固定层VC部分PV3中去激活元素的含量大于位于栅极电极GE和源极电极SE之间电位固定层VC部分PV4中的去激活元素含量。
在第三实施例中，与第二实施例相同，绝缘膜IF包括绝缘膜IF1和绝缘膜IF2。绝缘膜IF1形成在栅极电极GE和源极电极SE之间。绝缘膜IF2形成在栅极电极GE和漏极电极DE之间及栅极电极GE和源极电极SE之间。此外，绝缘膜IF2形成在栅极电极GE和源极电极SE之间的绝缘膜IF1之上。
由此，位于栅极电极GE和漏极电极DE之间的绝缘膜IF部分PT3的膜厚度FT3小于位于栅极电极GE和源极电极SE之间的绝缘膜IF部分PT4的膜厚度FT4。也就是说，膜厚度FT3不同于膜厚度FT4。此外，部分PT3的上表面的高度位置低于部分PT4的上表面的高度位置。
[制造方法描述]
接下来，将参照图44至图48描述第三实施例的半导体器件的制造方法。另外，半导体器件的结构也将更加清晰。图44至图48都是截面图，它们示出了在制造步骤中的第二实施例的半导体器件。附带说明，除了形成栅极接合层JL的步骤以外，其他步骤与第二实施例相同。由此，将主要详细描述形成栅极接合层JL的步骤。
首先，与第一实施例相同，执行与参照图5所述的步骤相同的步骤，以提供衬底S。成核层NUC、缓冲层BU、电位固定层VC、沟道基极层UC、沟道层CH和阻挡层BA按照顺序形成在衬底S之上。通过使用第一实施例中所述的材料，并使用与第一实施例中相同的方法，可以形成这些组成部分。
接下来，如图44所示，在阻挡层BA之上，关于氮化物半导体层JL1，例如通过使用金属有机化学气相沉积方法或类似方法，包含p型杂质的氮化镓层(p-GaN层)异质外延生长。例如，关于p型杂质，可以使用镁(Mg)。例如，沉积厚度大约为50nm的氮化镓层，同时掺杂镁(Mg)。
接下来，在氮化物半导体层JL1之上，关于导电膜，例如通过使用溅射方法或类似方法，沉积膜厚度大约为200nm的TiN(氮化钛)膜。然后，在栅极电极GE形成区域中，形成光刻胶膜(未示出)。通过使用光刻胶膜(未示出)作为掩模，使用干法蚀刻方法形成导电膜和氮化物半导体层JL1图案。这会在栅极电极GE和阻挡层BA之间，形成由导电膜形成的栅极电极GE和由氮化物半导体层JL1的一部分形成的栅极接合层JL。
接下来，如图45所示，在阻挡层BA之上，例如通过PECVD方法，沉积膜厚度例如大约为100nm的绝缘膜IF1。从而形成覆盖栅极电极GE和栅极接合层JL的绝缘膜IF1。通过使用第二实施例中所述的材料，并使用与第二实施例中相同的方法，可以形成绝缘膜IF1。
接下来，通过使用光刻术和蚀刻术，形成绝缘膜IF1图案。然后，保留在栅极电极GE和栅极接合层JL的表面上形成的绝缘膜IF1部分、在邻近栅极电极GE的阻挡层BA部分之上形成的绝缘膜IF1部分、布置在栅极电极GE的源极侧的绝缘膜IF1部分。然而，清除布置在栅极电极GE的漏极侧的绝缘膜IF1部分。使用与第一实施例中相同的方法，形成绝缘膜IF1图案。
接下来，在阻挡层BA之上，关于绝缘膜IF2，例如通过使用PECVD方法，沉积膜厚度例如大约为100nm的氮化硅膜(即包含硅和氮的绝缘膜)。绝缘膜IF2形成在阻挡层BA之上，以覆盖绝缘膜IF1。绝缘膜IF2包含浓度高于绝缘膜IF1的氢(即去激活元素)含量。在此步骤中，绝缘膜IF1和IF2形成绝缘膜IF。
接下来，如图46所示，在绝缘膜IF2之上，关于绝缘膜IL2，例如通过使用大气压力CVD方法或类似方法，沉积膜厚度大约为500nm氧化硅膜。在此步骤中，形成由绝缘膜IL2形成的中间层绝缘膜IL。
接下来，对衬底S进行热处理。例如，在氮气环境中，在500-800℃条件下进行10-60分钟热处理，例如在500℃条件下进行30分钟热处理。
在此步骤中，在栅极电极GE的第一侧(图46中的右侧，即漏极侧)，位于部分PP1之上的绝缘膜IF2部分中包含的去激活元素(例如氢)通过扩散掺杂到部分PP1中。结果，形成去激活区IR。另一方面，在栅极电极GE的第一侧的相对侧(图46的左侧，即源极侧)，位于部分PP2之上的绝缘膜IF2部分中包含的去激活元素受到绝缘膜IF1抑制，而没有掺杂到部分PP2中。结果，不会形成去激活区IR。
也就是说，在第三实施例中，在形成在电位固定层VC之上并包含去激活元素的绝缘膜IF2中，漏极侧部分与阻挡层BA接触，而源极侧部分与阻挡层BA不接触。在此状态下，对衬底S进行热处理。结果，去激活元素仅掺杂到电位固定层VC漏极侧部分中。
根据第三实施例，仅去激活电位固定层VC的漏极侧部分。这就不需要离子注入去激活元素。相应地，可以去激活漏极侧电位固定层VC，而不破坏氮化物半导体层(例如沟道层CH)的晶体。
接下来，如图47所示，使用与第一实施例中相同的方法，在中间层绝缘膜IL中形成接触孔C1S和C1D及通孔TH。
接下来，如图48所示，使用与第一实施例中相同的方法，在接触孔C1S中形成由导电膜CF形成的源极电极SE；在接触孔C1D中形成由导电膜CF形成的漏极电极DE。此外，如图42所示，保护膜PRO形成在源极电极SE、漏极电极DE等之上。
通过上述步骤，可以形成第三实施例的半导体器件。附带说明，上述步骤是示例。也可以通过不同于上述步骤的其他步骤制造第三实施例的半导体器件。
第四实施例
在第一实施例和第二实施例中，举例说明了凹陷栅极类型半导体器件。但是，也可以采用另一种结构的半导体器件。例如，在第四实施例中，可以采用在栅极电极之下没有栅极绝缘膜的半导体器件。
下面，将参照附图详细描述第四实施例的半导体器件。附带说明，之下将针对第四实施例应用于以下情况进行描述：在源极侧，绝缘膜IF2经由绝缘膜IF1与氮化物半导体层接触，而在漏极侧，绝缘膜IF2直接与氮化物半导体层接触，而不经由绝缘膜IF1，即第二实施例。但是，如前所述，第四实施例可以应用于以下情况：在漏极侧，绝缘膜IF2覆盖有绝缘膜IL1(参见图3)，而在源极侧，绝缘膜IF2没有被绝缘膜IL1覆盖，即第一实施例。
[结构描述]
图49为截面图，其示意性地示出了第四实施例的半导体器件的结构。第四实施例的半导体器件(半导体元件)是使用氮化物半导体的晶体管。所述半导体器件可以用作HEMT(高电子迁移率晶体管)型功率晶体管。
第四实施例的半导体器件具有与第二实施例的半导体器件相同的衬底S。成核层NUC、缓冲层BU、电位固定层VC、沟道基极层UC、沟道层CH和阻挡层BA按照顺序形成在衬底S之上。
第四实施例的半导体器件具有：栅极电极GE，被形成在阻挡层BA之上；源极电极SE和漏极电极DE，它们形成在栅极电极GE的相对侧阻挡层BA之上。
二维电子气生成在沟道层CH和阻挡层BA之间界面附近的沟道层CH侧上。通过对栅极电极GE应用指定电位，可以清除二维电子气，从而处于截止状态。
此外，在第四实施例中，与第二实施例相同，耦合部VIA用作穿透元素隔离ISF并到达其之下的电位固定层VC的电极，布置在元素隔离区ISO中。耦合部VIA与源极电极SE电耦合。进一步地，耦合部VIA与电位固定层VC接触。因而，电位固定层VC与源极电极SE耦合。这能够减少特性(例如阈电位或导通电阻)变化。
此外，在第四实施例中，去激活区IR布置在漏极电极DE之下，并位于栅极电极GE和漏极电极DE之间。去激活区IR在深度方向到达电位固定层VC。提高这种去激活区IR能够提高漏极电极击穿电压。
接下来，将参照图50更详细地描述第四实施例的半导体器件。图50为截面图，其示出了第四实施例的半导体器件的结构。附带说明，示出第四实施例的半导体器件的结构的平面图可以设置为与图2相同。图50对应于图2的A-A截面。
如图50所示，第四实施例的半导体器件具有与第二实施例的半导体器件相同的衬底S。成核层NUC、缓冲层BU、电位固定层VC、沟道基极层UC、沟道层CH和阻挡层BA按照顺序形成在衬底S之上。然后，第四实施例的半导体器件具有：栅极电极GE，被形成在阻挡层BA之上；源极电极SE和漏极电极DE，它们形成在栅极电极GE的相对侧阻挡层BA之上。栅极电极GE、漏极电极DE、源极电极SE、阻挡层BA和沟道层CH形成HEMT。
在中间层绝缘膜IL和绝缘膜IF中，形成接触孔C1D和C1S。在接触孔C1D中，形成漏极电极DE。在接触孔C1S中，形成源极电极SE。漏极电极DE与漏极焊盘DP(参见图2)耦合。源极电极SE与源极焊盘SP(参见图2)耦合。此外，保护膜PRO布置在源极电极SE和漏极电极DE之上。
在第四实施例中，与第二实施例相同，去激活区IR布置在漏极电极DE之下，并位于栅极电极GE和漏极电极DE之间。去激活区IR在深度方向到达电位固定层VC。提供这种去激活区IR能够提高漏极电极击穿电压。
特别地，与第二实施例相同，漏极电极DE之下的电位固定层VC部分PV1中去激活元素的含量大于源极电极SE之下的电位固定层VC部分PV2中去激活元素的含量。可选择地，位于栅极电极GE和漏极电极DE之间的电位固定层VC部分PV3中去激活元素的含量大于位于栅极电极GE和源极电极SE之间电位固定层VC部分PV4中的去激活元素含量。
在第四实施例中，与第二实施例相同，绝缘膜IF包括绝缘膜IF1和绝缘膜IF2。绝缘膜IF1形成在栅极电极GE和源极电极SE之间。绝缘膜IF2形成在栅极电极GE和漏极电极DE之间及栅极电极GE和源极电极SE之间。然而，绝缘膜IF2形成在栅极电极GE和源极电极SE之间的绝缘膜IF1之上。
相应地，位于栅极电极GE和漏极电极DE之间的绝缘膜IF部分PT3的膜厚度FT3小于位于栅极电极GE和源极电极SE之间的绝缘膜IF部分PT4的膜厚度FT4。也就是说，膜厚度FT3不同于膜厚度FT4。此外，部分PT3的上表面的高度位置低于部分PT4的上表面的高度位置。
[制造方法描述]
接下来，将参照图51至图52描述第四实施例的半导体器件的制造方法。另外，半导体器件的结构也将更加清晰。图51至图52都是截面图，它们示出了在制造步骤中的第四实施例的半导体器件。附带说明，除了形成栅极电极GE的步骤以外，其他步骤与第二实施例相同。由此，将主要详细描述形成栅极电极GE的步骤。
首先，与第一实施例相同，执行与参照图5所述的步骤相同的步骤，以提供衬底S。成核层NUC、缓冲层BU、电位固定层VC、沟道基极层UC、沟道层CH和阻挡层BA按照顺序形成在衬底S之上。通过使用第一实施例中所述的材料，并使用与第一实施例中相同的方法，可以形成这些组成部分。
接下来，如图51所示，在阻挡层BA之上，关于绝缘膜IF1，例如通过PECVD方法，沉积膜厚度例如大约为100nm的氮化硅膜。通过使用第二实施例中所述的材料，并使用与第二实施例中相同的方法，可以形成绝缘膜IF1。
接下来，在绝缘膜IF1中提供了开口。在开口中并在绝缘膜IF1之上，关于导电膜，例如通过溅射方法或类似方法，沉积膜厚度大约为200nm的氮化钛(TiN)膜。然后，在栅极电极GE形成区域中形成光刻胶膜光刻胶膜(未示出)。通过使用光刻胶膜(未示出)作为掩模，使用干法蚀刻方法形成导电膜和氮化物半导体层JL1图案。这会形成由导电膜形成的栅极电极GE。
接下来，通过使用光刻术和蚀刻术，形成绝缘膜IF1图案。然后，保留邻近栅极电极GE的阻挡层BA部分之上形成的绝缘膜IF1部分和布置在栅极电极GE的源极侧的绝缘膜IF1部分。然而，清除布置在栅极电极GE的漏极侧的绝缘膜IF1部分。使用与第二实施例中相同的方法，形成绝缘膜IF1图案。
接下来，在阻挡层BA之上，关于绝缘膜IF2，例如通过使用PECVD方法，沉积膜厚度例如大约为100nm的氮化硅膜(即包含硅和氮的绝缘膜)。绝缘膜IF2形成在阻挡层BA之上，以覆盖绝缘膜IF1。例如，绝缘膜IF2包含浓度高于绝缘膜IF1的氢(即去激活元素)含量。在此步骤中，绝缘膜IF1和IF2形成绝缘膜IF。
接下来，如图52所示，在绝缘膜IF2之上，关于绝缘膜IL2，例如通过使用大气压力CVD方法或类似方法，沉积膜厚度大约为500nm氧化硅膜。在此步骤中，形成由绝缘膜IL2形成的中间层绝缘膜IL。
接下来，对衬底S进行热处理。例如，在氮气环境中，在500-800℃条件下进行10-60分钟热处理，例如在500℃条件下进行30分钟热处理。
在此步骤中，在栅极电极GE的第一侧(图52中的右侧，即漏极侧)，位于部分PP1之上的绝缘膜IF2部分中包含的去激活元素(例如氢)通过扩散掺杂到部分PP1中。结果，形成去激活区IR。另一方面，在栅极电极GE的第一侧的相对侧(图52的左侧，即源极侧)，位于部分PP2之上的绝缘膜IF2部分中包含的去激活元素受到绝缘膜IF1抑制，而没有掺杂到部分PP2中。结果，不会形成去激活区IR。
也就是说，在第四实施例中，在形成在电位固定层VC之上并包含去激活元素的绝缘膜IF2中，漏极侧部分与阻挡层BA接触，而源极侧部分与阻挡层BA不接触。在此状态下，对衬底S进行热处理。结果，去激活元素仅掺杂到电位固定层VC漏极侧部分中。
根据第四实施例，仅去激活电位固定层VC的漏极侧部分。这就不需要离子注入去激活元素。相应地，可以去激活漏极侧电位固定层VC，而不破坏氮化物半导体层(例如沟道层CH)的晶体。
接下来，如图50所示，使用与第二实施例中相同的方法，在中间层绝缘膜IL中形成接触孔C1S和C1D及通孔TH。
接下来，如图50所示，使用与第二实施例中相同的方法，在接触孔C1S中形成由导电膜CF形成的源极电极SE；在接触孔C1D中形成由导电膜CF形成的漏极电极DE；以及在通孔TH中形成由导电膜CF形成的耦合部VIA。此外，保护膜PRO形成在源极电极SE、漏极电极DE等之上。
通过上述步骤，可以形成第四实施例的半导体器件。附带说明，上述步骤是示例。也可以通过不同于上述步骤的其他步骤制造第四实施例的半导体器件。
第五实施例
在第一实施例中，耦合部VIA布置在元素隔离区ISO中。但是，耦合部VIA也可以布置在有源区AC中。例如，在第五实施例中，耦合部VIA布置在源极电极SE之下。
之下将参照附图详细描述第五实施例的半导体器件。附带说明，与第一实施例的结构相同的结构将不再赘述。
图53为截面图，其示意性地示出了第五实施例的半导体器件的结构。图54为截面图，其示出了第五实施例的半导体器件的一种结构。
第五实施例的半导体器件(半导体元件)是使用氮化物半导体的MIS型场效应晶体管。第五实施例的半导体器件也称为凹陷栅极类型半导体器件。
在第五实施例的半导体器件中，如图53和图54所示，在有源区AC中的源极电极SE之下，通孔TH形成为穿透阻挡层BA、沟道层CH、沟道基极层UC并到达电位固定层VC的沟槽部。耦合部VIA布置在通孔TH中。耦合部VIA与源极电极SE一体形成，并与源极电极SE电耦合。因而，电位固定层VC与源极电极SE耦合。结果，如第一实施例所述，可以减少特性(例如阈电位或导通电阻)变化。此外，耦合部VIA布置在有源区AC(在其中传导电子)中。由此，可以更有效地固定电位。
此外，在第五实施例中，去激活区IR布置在漏极电极DE之下，并位于栅极电极GE和漏极电极DE之间。去激活区IR在深度方向到达电位固定层VC。提供这种去激活区IR能够提高漏极电极击穿电压。
图55和图56都是截面图，它们示意性地示出了第五实施例的半导体器件的其他结构。如图55所示，通孔TH的底面可以布置在与电位固定层VC的上表面高度位置相同的高度位置，以使耦合部VIA的底面与电位固定层VC接触。可选择地，日图56所示，可以采用之下结构：耦合部VIA布置在其中的通孔TH的底面布置在电位固定层VC的底面之下；因而，耦合部VIA的一部分侧面与电位固定层VC接触。因而，唯一必要条件是耦合部VIA布置为与电位固定层VC接触。
使用与第一实施例中相同的步骤，仅改变通孔TH的位置或深度，即可形成第五实施例的半导体器件(参见图53、图55和图56)。
图57为截面图，其示意性地示出了第五实施例的半导体器件的又一种结构。通过省略图49中所示的半导体器件的沟道基极层UC和耦合部VIA的结构，即可获得图57中所示的半导体器件。因而，可以省略沟道基极层UC和耦合部VIA(这也适用于第一实施例和其他实施例)。
至此，通过实施例的方式具体描述了发明人所完成的发明。不过，很容易理解的是，本发明并不限于实施例，在不偏离本发明构思的范围内可以修改本发明。
例如，通过省略第一实施例的改进示例中所述的耦合部VIA获得的结构可以适用于第二实施例到第四实施例的任何半导体器件。可选择地，第一实施例或第二实施例中的耦合部VIA可以布置在有源区AC中的源极电极SE之下，如第五实施例所述。此外，第一实施例或第二实施例的耦合部VIA的底面位置可以更改为如第五实施例中所述的位置。此外，每实施例中所述各部分的结构和制造步骤可以进行各种组合。

Claims (20)

1.一种半导体器件，具有：
衬底；
第一氮化物半导体层，被形成在所述衬底之上并包含p型第一杂质；
栅极电极，被形成在所述第一氮化物半导体层之上；
第一电极，被形成在所述第一氮化物半导体层之上，并被布置在平面图中关于所述栅极电极的第一侧上；
第二电极，被形成在所述第一氮化物半导体层之上，并被布置在平面图中关于所述栅极电极的所述第一侧的相对侧上；以及
第一绝缘膜，被形成在所述栅极电极和所述第一电极之间以及所述栅极电极和所述第二电极之间，
其中位于所述第一电极之下的所述第一氮化物半导体层的第一部分包含用于去激活所述第一杂质的第一元素，
其中位于所述第二电极之下的所述第一氮化物半导体层的第二部分包含浓度低于所述第一部分中的所述第一元素的所述浓度的第一元素，或者不包含所述第一元素，以及
其中位于所述栅极电极和所述第一电极之间的所述第一绝缘膜的第三部分的膜厚度不同于位于所述栅极电极和所述第二电极之间的所述第一绝缘膜的第四部分的膜厚度。
2.根据权利要求1所述的半导体器件，
其中位于所述第三部分之下所述第一氮化物半导体层的第五部分包含所述第一元素，以及
其中位于所述第四部分之下所述第一氮化物半导体层的第六部分包含浓度低于所述第五部分中的所述第一元素的所述浓度的第一元素，或者不包含所述第一元素。
3.根据权利要求1所述的半导体器件，
其中所述第一绝缘膜包括：
第二绝缘膜，被形成在所述栅极电极和所述第一电极之间；以及
第三绝缘膜，被形成在所述栅极电极和所述第一电极之间及所述栅极电极和所述第二电极之间，
其中所述第三绝缘膜被形成在所述栅极电极和所述第一电极之间的所述第二绝缘膜之上，
其中所述第二绝缘膜和所述第三绝缘膜中的每个绝缘膜都包含硅和氧，以及
其中所述第三部分的膜厚度大于所述第四部分的膜厚度。
4.根据权利要求3所述的半导体器件，具有：
第四绝缘膜，被形成在所述栅极电极和所述第一电极之间，
其中所述第二绝缘膜被形成在所述第四绝缘膜之上，
其中所述第四绝缘膜包含硅和氮，
其中所述第二绝缘膜包含所述第一元素，以及
其中所述第四部分包含浓度低于所述第二绝缘膜中的所述第一元素的所述浓度的第一元素，或者不包含所述第一元素。
5.根据权利要求1所述的半导体器件，
其中第一绝缘膜包括：
第五绝缘膜，被形成在所述栅极电极和所述第二电极之间；以及
第六绝缘膜，被形成在所述栅极电极和所述第一电极之间及所述栅极电极和所述第二电极之间，
其中所述第六绝缘膜被形成在所述栅极电极和所述第二电极之间的所述第五绝缘膜之上，
其中所述第五绝缘膜和所述第六绝缘膜中的每个绝缘膜都包含硅和氮，以及
其中所述第三部分的膜厚度小于所述第四部分的膜厚度。
6.根据权利要求5所述的半导体器件，具有：
第七绝缘膜，被形成在所述栅极电极和所述第一电极之间，
其中所述第七绝缘膜形成在所述第一绝缘膜之上，
其中被形成在栅极电极和所述第一电极之间的所述第六绝缘膜的第七部分包含所述第一元素，以及
其中所述第五绝缘膜包含浓度低于所述第七部分中的所述第一元素的所述浓度的第一元素含量，或者不包含所述第一元素。
7.根据权利要求1所述的半导体器件，具有：
第三电极，与所述第二电极电耦合，
其中所述第三电极与所述第一氮化物半导体层接触。
8.根据权利要求1所述的半导体器件，具有：
第二氮化物半导体层，被形成在所述第一氮化物半导体层之上；
第三氮化物半导体层，被形成在所述第二氮化物半导体侧之上；以及
第四氮化物半导体层，被形成在所述第三氮化物半导体层之上，
其中所述栅极电极、所述第一电极、所述第二电极和所述第一绝缘膜被形成在所述第四氮化物半导体层之上，
其中所述第三氮化物半导体层的电子亲合性大于所述第二氮化物半导体层的电子亲合性，以及
其中所述第四氮化物半导体层的电子亲合性小于所述第二氮化物半导体层的电子亲合性。
9.根据权利要求8所述的半导体器件，
其中所述衬底包括：
第一区域；以及
第二区域，
其中所述第一氮化物半导体层被形成在所述第一区域和所述第二区域中，
其中所述栅极电极、所述第一电极和所述第二电极被形成在所述第一区域中，
所述半导体器件进一步具有：
元件隔离部，被形成在所述第二区域中的所述第四氮化物半导体层、所述第三氮化物半导体层和所述第二氮化物半导体层中；
第一沟槽部，所述第一沟槽部穿透所述元件隔离部并到达所第一氮化物半导体层；以及
第四电极，被形成在所述第一沟槽部中，
其中所述第四电极与所述第二电极电耦合。
10.根据权利要求8所述的半导体器件，具有：
第二沟槽部，所述第二沟槽部穿透所述第四氮化物半导体层、所述第三氮化物半导体层、所述第二氮化物半导体层，并到达所述第一氮化物半导体层；以及
第五电极，被形成在所述第二沟槽部中，
其中所述第五电极与所述第二电极电耦合。
11.根据权利要求8所述的半导体器件，具有：
第三沟槽部分，所述第三沟槽部分穿透所述第四氮化物半导体层并到达所述第三氮化物半导体层的某点；以及
栅极绝缘膜，被形成在所述第三沟槽部的内壁上，
其中所述栅极电极形成在所述栅极绝缘膜之上，以及
其中所述栅极电极、所述栅极绝缘膜、所述第一电极、所述第二电极、所述第四氮化物半导体层和所述第三氮化物半导体层形成MISFET。
12.根据权利要求8所述的半导体器件，
其中所述栅极电极、所述第一电极、所述第二电极、所述第四氮化物半导体层和所述第三氮化物半导体层形成结型FET。
13.根据权利要求8所述的半导体器件，
其中所述栅极电极、所述第一电极、所述第二电极、所述第四氮化物半导体层和所述第三氮化物半导体层形成HEMT。
14.根据权利要求1所述的半导体器件，
其中所述衬底是半导体衬底。
15.根据权利要求3所述的半导体器件，
其中所述第三部分的上表面的高度位置高于所述第四部分的上表面的高度位置。
16.根据权利要求5所述的半导体器件，
其中，所述第三部分的上表面的高度位置低于所述第四部分的上表面的高度位置。
17.一种用于制造半导体器件的方法，包括以下步骤：
(a)提供衬底；
(b)在所述衬底之上形成包含p型第一杂质的的第一氮化物半导体层；
(c)在所述第一氮化物半导体层之上形成栅极电极；
(d)形成包含第一元素的第一绝缘膜，所述第一元素用于去激活在平面图中位于关于所述栅极电极的第一侧上的第一氮化物半导体层的第一部分之上的所述第一杂质，以及在平面图中位于关于所述栅极电极的所述第一侧的相对侧上的所述第一氮化物半导体层的第二部分之上的所述第一杂质；
(e)在位于所述第一部分之上的第一绝缘膜的第三部分之上形成第二绝缘膜，但在位于所述第二部分之上的所述第一绝缘膜的第四部分之上不形成第二绝缘膜；
(f)在所述步骤(e)之后，对所述衬底进行热处理，然后将包含在所述第三部分中的所述第一元素掺杂到所述第一部分中；
(g)在所述步骤(f)之后，在所述第一绝缘膜之上形成第三绝缘膜，使得覆盖所述第二绝缘膜；
(h)形成穿透所述第一部分之上的所述第三绝缘膜、所述第二绝缘膜和所述第一绝缘膜的第一孔部，并且形成穿透所述第二部分之上的所述第三绝缘膜和所述第一绝缘膜的第二孔部；以及
(i)在所述第一孔部中形成第一电极，并且在所述第二孔部中形成第二电极，
其中在所述步骤(f)中，所述第一元素被掺杂到所述第二部分中，以使得所述第二部分中的所述第一元素的浓度低于所述第一部分中的所述第一元素的所述浓度，或者不掺杂所述第一元素。
18.根据权利要求17所述的用于制造半导体器件的方法，
其中所述第一绝缘膜包含硅和氮，以及
其中所述第二绝缘膜和所述第三绝缘膜中的每个绝缘膜都包含硅和氧。
19.一种用于制造半导体器件的方法，包括以下步骤：
(a)提供衬底；
(b)在所述衬底之上形成包含p型第一杂质的第一氮化物半导体层；
(c)在所述第一氮化物半导体层之上形成栅极电极，在平面图中位于关于所述栅极电极的第一侧上的所述第一氮化物半导体层的第一部分之上形成第一绝缘膜，而在平面图中位于关于所述栅极电极的所述第一侧的相对侧上的所述第一氮化物半导体层的第二部分之上不形成所述第一绝缘膜；
(d)形成包含第一元素的第二绝缘膜，所述第一元素用于去激活所述第二部分之上和所述第一绝缘膜之上的第一杂质；
(e)在位于所述第二部分之上的第二绝缘膜的第三部分之上形成第三绝缘膜；
(f)在所述步骤(e)之后，对所述衬底进行热处理，并且将包含在所述第三部分中的所述第一元素掺杂到所述第二部分中；
(g)在所述步骤(f)之后，形成穿透所述第二部分之上的所述第三绝缘膜和所述第二绝缘膜的第一孔部，并且形成穿透所述第一部分之上的所述第二绝缘膜和所述第一绝缘膜的第二孔部；以及
(h)在所述第一孔部中形成第一电极，并且在所述第二孔部中形成第二电极，
其中在所述步骤(f)中，所述第一元素被掺杂到所述第一部分中，以使得所述第一部分中的所述第一元素的浓度低于所述第二部分中的所述第一元素的所述浓度，或者不掺杂所述第一元素。
20.根据权利要求19所述的用于制造半导体器件的方法，
其中，所述步骤(c)包括：
(c1)在所述第一部分之上，形成包含所述第一元素的所述第一绝缘膜；以及
(c2)在所述步骤(c1)之后，对所述衬底进行热处理，并且降低所述第一绝缘膜中的所述第一元素的所述浓度，
其中在所述步骤(c2)中，降低所述第一绝缘膜中的所述第一元素的所述浓度，以使得所述第一绝缘膜中的所述第一元素的所述浓度低于在所述步骤(d)中形成的所述第二绝缘膜中的所述第一元素的所述浓度。
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