CN106448543A - 一种栅极驱动电路、显示面板和显示装置 - Google Patents
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Abstract
本发明提供了一种栅极驱动电路、显示面板和显示装置，包括第一信号线、第二信号线、控制电路和多个级联的移位寄存器；移位寄存器用于接收第一信号线传输的第一电平信号和第二信号线传输的第二电平信号，或者，接收第一信号线传输的第二电平信号和第二信号线传输的第一电平信号，第一电平信号和第二电平信号的电平相反；控制电路的输出端与至少一个移位寄存器相连，第一输入端与第一信号线相连，第二输入端与第二信号线相连；控制电路用于将第一信号线或第二信号线输入的第一电平信号传输至移位寄存器，以通过第一电平信号控制多个级联的移位寄存器按照第一顺序扫描，从而可以省去第一电压信号线和第二电压信号线，进而避免了电压信号线的浪费。
Description
技术领域
本发明涉及显示设备技术领域，更具体地说，涉及一种栅极驱动电路、显示面板和显示装置。
背景技术
现有的显示装置包括多条栅极线、多条数据线、像素阵列、栅极驱动电路和数据驱动电路，其中，栅极驱动电路包括多个级联的移位寄存器，每个移位寄存器的输出端与一条栅极线相连，数据驱动电路与多条数据线相连。栅极驱动电路主要用于通过移位寄存器对多条栅极线进行扫描，以通过扫描栅极线对与栅极线电连接的像素阵列进行扫描，数据驱动电路主要用于向数据线输出数据驱动信号，以驱动像素阵列进行画面的显示。
现有的栅极驱动电路包括第一信号线和第二信号线、第一时钟信号线至第四时钟信号线、第一电压信号线和第二电压信号线和多个级联的移位寄存器。当第一电压信号线向移位寄存器输入高电平信号、第二电压信号线向移位寄存器输入低电平信号时，多个级联的移位寄存器按照第一顺序扫描；当第一电压信号线向移位寄存器输入低电平信号、第二电压信号线向移位寄存器输入高电平信号时，多个级联的移位寄存器按照第二顺序扫描。但是，对于中尺寸的显示装置而言，级联的移位寄存器只需按照一种顺序扫描即可，这就会导致电压信号线的浪费。
发明内容
有鉴于此，本发明提供了一种栅极驱动电路、显示面板和显示装置，通过第一信号线、第二信号线和控制电路向移位寄存器输入高电平信号，使多个级联的移位寄存器按照一种顺序扫描，以省去电压信号线。
为实现上述目的，本发明提供如下技术方案：
一种栅极驱动电路，包括第一信号线、第二信号线、至少一个控制电路和多个级联的移位寄存器；
所述移位寄存器与所述第一信号线和所述第二信号线相连，用于接收所述第一信号线传输的第一电平信号和所述第二信号线传输的第二电平信号，或者，接收所述第一信号线传输的第二电平信号和所述第二信号线传输的第一电平信号，所述第一电平信号和所述第二电平信号的电平相反；
所述控制电路包括第一输入端、第二输入端和输出端，所述输出端与至少一个所述移位寄存器相连，所述第一输入端与所述第一信号线相连，所述第二输入端与所述第二信号线相连；
所述控制电路用于将所述第一信号线或所述第二信号线输入的第一电平信号传输至所述移位寄存器，以通过所述第一电平信号控制所述多个级联的移位寄存器按照第一顺序扫描。
一种显示面板，包括如上所述的栅极驱动电路。
一种显示装置，包括如上所述的显示面板。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本发明所提供的栅极驱动电路、显示面板和显示装置，控制电路包括第一输入端、第二输入端和输出端，输出端与至少一个移位寄存器相连，第一输入端与第一信号线相连，第二输入端与第二信号线相连，控制电路用于将第一信号线或第二信号线输入的第一电平信号传输至移位寄存器，以通过第一电平信号控制多个级联的移位寄存器按照第一顺序扫描，从而可以省去第一电压信号线和第二电压信号线，进而避免了电压信号线的浪费。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的栅极驱动电路的结构示意图；
图2为本发明实施例提供的一种控制电路的结构示意图；
图3为本发明实施例提供的另一种控制电路的结构示意图；
图4为本发明实施例提供的另一种控制电路的结构示意图；
图5为本发明实施例提供的另一种控制电路的结构示意图；
图6为本发明实施例提供的另一种栅极驱动电路的结构示意图；
图7为本发明实施例提供的一种移位寄存器的结构示意图；
图8为图7所示的移位寄存器的信号时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种栅极驱动电路，参考图1，图1为本发明实施例提供的栅极驱动电路的结构示意图，该栅极驱动电路包括第一信号线V1、第二信号线V2、至少一个控制电路和多个级联的移位寄存器。本实施例中，以栅极驱动电路包括第一时钟信号线CK1至第四时钟信号线CK4为例进行说明，但是，本发明并不仅限于此，在其他实施例中，栅极驱动电路还可以只包括第一时钟信号线CK1和第二时钟信号线CK2。
本实施例中，每一级移位寄存器都与第一信号线V1和第二信号线V2相连，用于接收第一信号线V1传输的第一电平信号和第二信号线V2传输的第二电平信号，或者，接收第一信号线V1传输的第二电平信号和第二信号线V2传输的第一电平信号，其中，第一电平信号和第二电平信号的电平相反。例如，第一电平信号为高电平信号时，第二电平信号为低电平信号；第一电平信号为低电平信号时，第二电平信号为高电平信号。
本实施例中，控制电路包括第一输入端IN1、第二输入端IN2和输出端OUT，输出端OUT与至少一个移位寄存器的第一电压端FW相连，第一输入端IN1与第一信号线V1相连，第二输入端IN2与第二信号线V2相连；该控制电路用于将第一信号线V1或第二信号线V2输入的第一电平信号传输至移位寄存器，以通过第一电平信号控制多个级联的移位寄存器按照第一顺序扫描，从而无需通过电压信号线向移位寄存器输入控制扫描顺序的第一电平信号，避免了电压信号线的浪费。
本实施例中，参考图2，图2为本发明实施例提供的一种控制电路的结构示意图，该控制电路还包括第一开关K1和第二开关K2。其中，第一开关K1的控制端和第一端与第一输入端IN1相连，第一开关K1的第二端与输出端OUT相连；第二开关K2的控制端和第一端与第二输入端IN2相连，第二开关K2的第二端与输出端OUT相连。
需要说明的是，本发明实施例中的控制电路中的开关可以是PMOS晶体管，也可以是NMOS晶体管，当然，也可以是其他类型的开关管。当本发明中控制电路中的开关为PMOS晶体管时，第一电平信号为低电平信号，第二电平信号为高电平信号；当本发明中控制电路的开关为NMOS晶体管时，第一电平信号为高电平信号，第二电平信号为低电平信号。本实施例中，仅以控制电路中的开关为NMOS晶体管为例进行说明。其中，所述开关的控制端为晶体管的栅极，第一端为晶体管的源极，第二端为晶体管的漏极。
具体地，当第一信号线V1输入的信号为高电平信号、第二信号线V2输入的信号为低电平信号时，第一开关K1导通、第二开关K2截止，高电平信号通过导通的第一开关K1传输至移位寄存器的第一电压端FW。当第一信号线V1输入的信号为低电平信号、第二信号线V2输入的信号为高电平信号时，第一开关K1截止、第二开关K2导通，高电平信号通过导通的第二开关K2传输至移位寄存器的第一电压端FW。
由此可知，无论第一信号线V1输入的信号为高电平信号还是低电平信号，控制电路输出至移位寄存器的第一电压端FW的信号都是高电平信号，此外，从下述移位寄存器的结构示意图可知，移位寄存器的第二电压端BW可以与低电压端VGL相连，也就是说，移位寄存器第一电压端FW输入的都是高电平信号、第二电压端BW输入的都是低电平信号，基于此，级联的移位寄存器可以按照第一顺序扫描，如按照第1级移位寄存器至第i级移位寄存器的顺序进行的扫描，i为大于2的整数，当然，本发明并不仅限于此，在其他实施例中，第一顺序扫描也可以为按照第i级移位寄存器至第1级移位寄存器的顺序进行的扫描。
在本发明的另一实施例中，参考图3，图3为本发明实施例提供的另一种控制电路的结构示意图，该控制电路包括第一开关K1、第二开关K2、第三开关K3和第四开关K4。其中，第一开关K1的控制端和第一端与第一输入端IN1相连，第一开关K1的第二端与第二开关K2的控制端相连；第二开关K2的第一端与第一输入端IN1相连，第二开关K2的第二端与输出端OUT相连；第三开关K3的控制端和第一端与第二输入端IN2相连，第三开关K3的第二端与第四开关K4的控制端相连；第四开关K4的第一端与第三开关K3的第一端相连，第四开关K4的第二端与输出端OUT相连。
具体地，当第一信号线V1输入的信号为高电平信号、第二信号线V2输入的第信号为低电平信号时，第一开关K1和第二开关K2导通、第三开关K3和第四开关K4截止，高电平信号通过导通的第一开关K1和第二开关K2传输至移位寄存器的第一电压端FW。当第一信号线V1输入的信号为低电平信号、第二信号线V2输入的信号为高电平信号时，第一开关K1和第二开关K2截止、第三开关K3和第四开关K4导通，高电平信号通过导通的第三开关K3和第四开关K4传输至移位寄存器的第一电压端FW。虽然图2所示的控制电路的稳定性较好，但是，与图2所示的控制电路相比，图3所示的控制电路的具有更好的扩展性，如将走线连接至第二开关K2和第四开关K4的控制端可以设计出更复杂高效的电路。
在本发明的另一实施例中，参考图4，图4为本发明实施例提供的另一种控制电路的结构示意图，该控制电路除包括图3所示的第一开关K1至第四开关K4之外，还包括第五开关K5和第六开关K6。其中，第五开关K5的控制端与第二输入端IN2相连，第五开关K5的第一端与第六开关K6的第一端相连，第五开关K5的第二端与第二开关K2的控制端相连；第六开关K6的控制端与第一输入端IN1相连，第六开关K6的第二端与第四开关K4的控制端相连。并且，第五开关K5和第六开关K6的第一端还与清零信号线VGL相连，清零信号线VGL用于向第五开关K5和第六开关K6的第一端输入第二电平信号，以控制第二开关K2和第四开关K4清零，避免信号误输出。可选的，该清零信号线VGL为低电平信号线，该低电平信号线持续输出低电平信号。
当第一信号线V1输入的信号为高电平信号、第二信号线V2输入的信号为低电平信号时，第一开关K1和第二开关K2导通、第三开关K3和第四开关K4截止，高电平信号通过导通的第一开关K1和第二开关K2传输至移位寄存器的第一电压端FW，并且，在此过程中，在第二信号线V2输入的低电平信号的控制下第五开关K5截止、在第一信号线V1输入的高电平信号的控制下第六开关K6导通，清零信号线VGL输入的低电平信号通过导通的第六开关K6传输至第四开关K4的控制端，以对第四开关K4的残留电荷进行清零。
当第一信号线V1输入的信号为低电平信号、第二信号线V2输入的信号为高电平信号时，第一开关K1和第二开关K2截止、第三开关K3和第四开关K4导通，高电平信号通过导通的第三开关K3和第四开关K4传输至移位寄存器的第一电压端FW，并且，在此过程中，在第二信号线V2输入的高电平信号的控制下第五开关K5导通、在第一信号线V1输入的低电平信号的控制下第六开关K6截止，清零信号线VGL输入的低电平信号通过导通的第五开关K5传输至第二开关K2的控制端，以对第二开关K2的残留电荷进行清零。
在本发明的另一实施例中，参考图5，图5为本发明实施例提供的另一种控制电路的结构示意图，该控制电路除包括图3所示的第一开关K1至第四开关K4之外，还包括第七开关K7和第八开关K8。其中，第七开关K7的控制端与第二输入端IN2相连，第七开关K7的第一端与第一输入端IN1相连，第七开关K7的第二端与第二开关K2的控制端相连；第八开关K8的控制端与第一输入端IN1相连，第八开关K8的第一端与第二输入端IN2相连，第八开关K8的第二端与第四开关K4的控制端相连。
同样，当第一信号线V1输入的信号为高电平信号、第二信号线V2输入的信号为低电平信号时，第一开关K1和第二开关K2导通、第三开关K3和第四开关K4截止，高电平信号通过导通的第一开关K1和第二开关K2传输至移位寄存器的第一电压端FW，并且，在此过程中，在第二信号线V2输入的低电平信号的控制下第七开关K7截止、在第一信号线V1输入的高电平信号的控制下第八开关K8导通，第二信号线V2输入的低电平信号通过导通的第八开关K8传输至第四开关K4的控制端，以对第四开关K4的残留电荷进行清零，避免信号的误输出。
当第一信号线V1输入的信号为低电平信号、第二信号线V2输入的信号为高电平信号时，第一开关K1和第二开关K2截止、第三开关K3和第四开关K4导通，高电平信号通过导通的第三开关K3和第四开关K4传输至移位寄存器的第一电压端FW，并且，在此过程中，在第二信号线V2输入的高电平信号的控制下第七开关K7导通、在第一信号线V1输入的低电平信号的控制下第八开关K8截止，第一信号线V1输入的低电平信号通过导通的第七开关K7传输至第二开关K2的控制端，以对第二开关K2的残留电荷进行清零，避免信号的误输出。并且，与图4所示的控制电路相比，图5所示的控制电路节省了清零信号线，更有利于成本的降低。
本实施例中，以栅极驱动电路包括一个控制电路为例进行说明，该控制电路的输出端OUT与所有的移位寄存器相连。但是，本发明并不仅限于此，在其他实施例中，参考图6，图6为本发明实施例提供的另一种栅极驱动电路的结构示意图，该栅极驱动电路包括多个控制电路，每个控制电路的输出端OUT与一个移位寄存器相连。
下面结合移位寄存器的内部结构，对第一信号线V1和第二信号线V2的作用以及移位寄存器的工作过程进行说明，参考图7和图8，图7为本发明实施例提供的一种移位寄存器的结构示意图，图8为图7所示的移位寄存器的信号时序图，在图示中的第一阶段t1～第五阶段t5，第一信号线V1输入的信号为低电平信号，第二信号线V2输入的信号为高电平信号。
在第一阶段t1，第一输入信号SET1为高电平(以所述第一输入信号SET1以及第二输入信号SET2均为起始信号STV为例)，第一时钟信号CK1、第三时钟信号CK3以及第一复位信号RESET1均为低电平；第一晶体管T1导通。控制电路输出至第一电压端FW的高电平信号通过第一晶体管T1输入至第一节点P1，向第一电容C1充电。由于第一节点P1的电压为高电平，从而使第三晶体管T3、第六晶体管T6、第七晶体管T7、第二十二晶体管T22以及第二十三晶体管T23导通。低电压端输入的下拉信号VGL通过第六晶体管T6输入至第二节点P2，使第二节点P2为低电平。下拉信号VGL通过第七晶体管T7输入至第三节点P3，使第三节点P3为低电平。下拉信号VGL通过第二十二晶体管T22输入至第五节点P5，使第五节点P5为低电平。下拉信号VGL通过第二十三晶体管T23输入至第六节点P6，使第六节点P6为低电平(下拉信号VGL的电压的绝对值大于第二信号线V2输入的信号的绝对值)。此外，在t1阶段，第四节点P4的电压为高电平，从而使第八晶体管T8以及第九晶体管T9导通。下拉信号VGL通过第八晶体管T8输入至第二节点P2，使第二节点P2的电平被进一步下拉。下拉信号VGL通过第九晶体管T9输入至第三节点P3，使第九节点的电平被进一步下拉。第一时钟信号CK1通过第三晶体管T3自输出端GOUT1输出，由于第一时钟信号CK1在t1阶段为低电平，因此，移位寄存器中的输出端GOUT1输出的信号为低电平信号。
在第二阶段t2，第一时钟信号CK1为高电平，第一输入信号SET1、第三时钟信号CK3以及第一复位信号RESET1均为低电平，第一晶体管T1关断。在第一电容C1存储的高电平电压信号作用下，第一节点P1的电压仍为高电平，从而使第三晶体管T3、第六晶体管T6、第七晶体管T7、第二十二晶体管T22以及第二十三晶体管T23保持导通。下拉信号VGL通过第六晶体管T6输入至第二节点P2，使第二节点P2为低电平。下拉信号VGL通过第七晶体管T7输入至第三节点P3，使第三节点P3为低电平。下拉信号VGL通过第二十二晶体管T22输入至第五节点P5，使第五节点P5为低电平。下拉信号VGL通过第二十三晶体管T23输入至第六节点P6，使第六节点P6为低电平。此外，在t2阶段，第四节点P4的电压为高电平，从而使第八晶体管T8以及第九晶体管T9导通。下拉信号VGL通过第八晶体管T8输入至第二节点P2，使第二节点P2的电平被进一步下拉。下拉信号VGL通过第九晶体管T9输入至第三节点P3，使第九节点的电平被进一步下拉。第一时钟信号CK1通过第三晶体管T3自输出端GOUT1输出，由于第一时钟信号CK1在t2阶段为高电平，因此，移位寄存器的输出端GOUT1输出的信号为高电平信号。
在第三阶段t3，第三时钟信号CK3以及第一复位信号RESET1均为高电平，第一输入信号SET1以及第一时钟信号CK1均为低电平，第二晶体管T2以及第十四晶体管T14导通。低电平的第一复位信号RESET1通过第二晶体管T2输入至第一节点P1，对第一电容C1进行复位。由于第一节点P1的电压为低电平，从而使第三晶体管T3、第六晶体管T6、第七晶体管T7、第二十二晶体管T22以及第二十三晶体管T23关断。此外，在t3阶段的后半段，第四节点P4的电压为低电平，从而使第八晶体管T8、第九晶体管T9以及第二十一晶体管T21关断。由于第二信号线V2输入的信号为高电平，第二十七晶体管T27导通，第二信号线V2的信号输入至第六节点P6；在第二十一晶体管T21以及第二十三晶体管T23关断后，第六节点P6的电压即为所述第二信号线V2的电压，因此，第六节点P6为高电平，第二十六晶体管T26导通。高电平的第二信号线V2输入的信号通过第二十六晶体管T26输入至第五节点P5，使第五节点P5为高电平。由于第五节点P5的电压为高电平，从而使第十晶体管T10以及第十一晶体管T11导通。下拉信号VGL通过第十晶体管T10输入至第一节点P1，使第一节点P1的电平被进一步下拉。下拉信号VGL通过第十四晶体管T14输入至信号输出端，因此，移位寄存器输出信号的为低电平信号。下拉信号VGL通过第十一晶体管T11输入至输出端GOUT1，使输出端GOUT1的电平被进一步下拉，进而使得移位寄存器的输出更加稳定。
上述实施例中，第二信号线V2的信号为高电平，第一信号线V1的信号为低电平，但第二信号线V2的信号为低电平、第一信号线V1的信号为高电平时的情形与此类似。例如，由于第一信号线V1的信号为高电平，第十三晶体管T13导通，第一信号线V1的信号输入至第三节点P3；在第七晶体管T7以及第九晶体管T9关断后，第三节点P3的电压即为第一信号线V1的电压，因此第三节点P3为高电平，第十二晶体管T12导通。高电平的第一信号线V1的信号通过第十二晶体管T12输入至第二节点P2，使第二节点P2为高电平。由于第二节点P2的电压为高电平，从而使第四晶体管T4、第五晶体管T5、第二十四晶体管T24以及第二十五晶体管T25导通。下拉信号VGL通过第四晶体管T4输入至第一节点P1，使第一节点P1的电平被进一步下拉。下拉信号VGL通过第五晶体管T5输入至输出端GOUT1，使输出端GOUT1的电平被进一步下拉，进而使得移位寄存器的输出更加稳定。
在第三阶段t3之后的t4至t5阶段，在第二信号线V2的信号的作用下，第五节点P5保持为高电平。由于第五节点P5的电压为高电平，从而使第十晶体管T10以及第十一晶体管T11保持导通。下拉信号VGL通过第十晶体管T10输入至第一节点P1，使第一节点P1的电平保持为低电平。下拉信号VGL通过第十一晶体管T11输入至信号输出端，因此，移位寄存器输出的为低电平信号。并且，当第三时钟信号CK3为高电平时，第十四晶体管T14导通，下拉信号VGL通过第十四晶体管T14输入至输出端GOUT1，使输出端GOUT1的电平被进一步下拉，进而使得移位寄存器的输出更加稳定。
本发明实施例还提供了一种显示面板，该显示面板包括上述任一实施例提供的栅极驱动电路、多条栅极线、多条数据线、像素阵列和数据驱动电路等。该栅极驱动电路中的每个移位寄存器的输出端与一条栅极线相连，数据驱动电路与多条数据线相连。栅极驱动电路主要用于通过移位寄存器对多条栅极线进行扫描，以通过扫描栅极线对与栅极线电连接的像素阵列进行扫描，数据驱动电路主要用于向数据线输出数据驱动信号，以驱动像素阵列进行画面的显示。
本发明实施例还提供了一种显示装置，该显示装置包括上述实施例提供的显示面板。其中，该显示装置可以为液晶显示装置，也可以为有机发光显示装置等，本发明并不仅限于此。
本发明所提供的栅极驱动电路、显示面板和显示装置，控制电路包括第一输入端、第二输入端和输出端，输出端与至少一个移位寄存器相连，第一输入端与第一信号线相连，第二输入端与第二信号线相连，控制电路用于将第一信号线或第二信号线输入的第一电平信号传输至移位寄存器，以通过第一电平信号控制多个级联的移位寄存器按照第一顺序扫描，从而可以省去第一电压信号线和第二电压信号线，进而避免了电压信号线的浪费。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (11)
1.一种栅极驱动电路，其特征在于，包括第一信号线、第二信号线、至少一个控制电路和多个级联的移位寄存器；
所述移位寄存器与所述第一信号线和所述第二信号线相连，用于接收所述第一信号线传输的第一电平信号和所述第二信号线传输的第二电平信号，或者，接收所述第一信号线传输的第二电平信号和所述第二信号线传输的第一电平信号，所述第一电平信号和所述第二电平信号的电平相反；
所述控制电路包括第一输入端、第二输入端和输出端，所述输出端与至少一个所述移位寄存器相连，所述第一输入端与所述第一信号线相连，所述第二输入端与所述第二信号线相连；
所述控制电路用于将所述第一信号线或所述第二信号线输入的第一电平信号传输至所述移位寄存器，以通过所述第一电平信号控制所述多个级联的移位寄存器按照第一顺序扫描。
2.根据权利要求1所述的驱动电路，其特征在于，所述控制电路还包括第一开关和第二开关；
所述第一开关的控制端和第一端与所述第一输入端相连，所述第一开关的第二端与所述输出端相连；
所述第二开关的控制端和第一端与所述第二输入端相连，所述第二开关的第二端与所述输出端相连。
3.根据权利要求1所述的驱动电路，其特征在于，所述控制电路包括第一开关、第二开关、第三开关和第四开关；
所述第一开关的控制端和第一端与所述第一输入端相连，所述第一开关的第二端与所述第二开关的控制端相连；
所述第二开关的第一端与所述第一输入端相连，所述第二开关的第二端与所述输出端相连；
所述第三开关的控制端和第一端与所述第二输入端相连，所述第三开关的第二端与所述第四开关的控制端相连；
所述第四开关的第一端与所述第三开关的第一端相连，所述第四开关的第二端与所述输出端相连。
4.根据权利要求3所述的驱动电路，其特征在于，所述控制电路还包括第五开关和第六开关；
所述第五开关的控制端与所述第二输入端相连，所述第五开关的第一端与所述第六开关的第一端相连，所述第五开关的第二端与所述第二开关的控制端相连；
所述第六开关的控制端与所述第一输入端相连，所述第六开关的第二端与所述第四开关的控制端相连；
所述第五开关和第六开关的第一端还与清零信号线相连，所述清零信号线用于向所述第五开关和第六开关的第一端输入所述第二电平信号，以控制所述第二开关和所述第四开关清零。
5.根据权利要求3所述的驱动电路，其特征在于，所述控制电路还包括第七开关和第八开关；
所述第七开关的控制端与所述第二输入端相连，所述第七开关的第一端与所述第一输入端相连，所述第七开关的第二端与所述第二开关的控制端相连；
所述第八开关的控制端与所述第一输入端相连，所述第八开关的第一端与所述第二输入端相连，所述第八开关的第二端与所述第四开关的控制端相连。
6.根据权利要求2至5任一项所述的驱动电路，其特征在于，所述开关为PMOS晶体管，所述第一电平信号为低电平信号。
7.根据权利要求2至5任一项所述的驱动电路，其特征在于，所述开关为NMOS晶体管，所述第一电平信号为高电平信号。
8.根据权利要求1所述的驱动电路，其特征在于，所述栅极驱动电路包括一个所述控制电路，所述控制电路的输出端与所有的所述移位寄存器相连。
9.根据权利要求1所述的驱动电路，其特征在于，所述栅极驱动电路包括多个所述控制电路，每个所述控制电路的输出端与一个所述移位寄存器相连。
10.一种显示面板，其特征在于，包括权利要求1至9任一项所述的栅极驱动电路。
11.一种显示装置，其特征在于，包括权利要求10所述的显示面板。
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