CN113823213A - 栅极驱动电路、显示基板和显示装置 - Google Patents

栅极驱动电路、显示基板和显示装置 Download PDF

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Abstract

本发明提供一种栅极驱动电路、显示基板和显示装置，涉及显示技术领域，为解决现有的栅极驱动电路无法根据其控制的晶体管的特性，提供合适的信号，导致其提供的信号无法很好的匹配晶体管的特性需求，进而导致显示产品容易出现低频驱动下闪烁等问题。所述栅极驱动电路包括：多个第一移位寄存器单元和多个第二移位寄存器单元；第一移位寄存器单元分别与第一高电平信号输入端和第一低电平信号输入端耦接；第二移位寄存器单元分别与第二高电平信号输入端和第二低电平信号输入端耦接；第一高电平信号输入端和第二高电平信号输入端被配置为连接不同的输入端；第一低电平信号输入端和第二低电平信号输入端被配置为连接不同的输入端。

Description

栅极驱动电路、显示基板和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种栅极驱动电路、显示基板和显示装置。
背景技术
目前显示产品一般包括像素驱动电路和栅极驱动电路，其中像素驱动电路位于显示产品的显示区域，栅极驱动电路位于显示产品的非显示区域。栅极驱动电路用于为像素驱动电路中的晶体管提供相应的信号，以控制晶体管的导通和截止。
但是现有的栅极驱动电路无法根据其控制的晶体管的特性，提供合适的信号，导致其提供的信号无法很好的匹配晶体管的特性需求，进而导致显示产品容易出现低频驱动下闪烁(Flicker)等问题。
发明内容
本发明的目的在于提供一种栅极驱动电路、显示基板和显示装置，用于解决现有的栅极驱动电路无法根据其控制的晶体管的特性，提供合适的信号，导致其提供的信号无法很好的匹配晶体管的特性需求，进而导致显示产品容易出现低频驱动下闪烁(Flicker)等问题。
为了实现上述目的，本发明提供如下技术方案：
本发明的第一方面提供一种栅极驱动电路，包括：多个第一移位寄存器单元和多个第二移位寄存器单元；
所述第一移位寄存器单元分别与第一高电平信号输入端和第一低电平信号输入端耦接；所述第二移位寄存器单元分别与第二高电平信号输入端和第二低电平信号输入端耦接；
所述第一高电平信号输入端和所述第二高电平信号输入端被配置为连接不同的输入端；所述第一低电平信号输入端和所述第二低电平信号输入端被配置为连接不同的输入端。
可选的，所述第一高电平信号输入端和所述第二高电平信号输入端输入的高电平信号不同；所述第一低电平信号输入端和所述第二低电平信号输入端输入的低电平信号不同。
可选的，所述第一高电平信号输入端和所述第二高电平信号输入端输入的高电平信号相同；所述第一低电平信号输入端和所述第二低电平信号输入端输入的低电平信号相同。
基于上述显示基板的技术方案，本发明的第二方面提供一种显示基板，包括上述栅极驱动电路；所述显示基板包括：
控制芯片，所述控制芯片包括第一端口至第四端口；
第一电压线，所述第一电压线的第一端与所述第一端口耦接，所述第一电压线的第二端作为第一高电平信号输入端；
第二电压线，所述第二电压线的第一端与第二端口耦接，所述第二电压线的第二端作为第一低电平信号输入端；
第三电压线，所述第三电压线的第一端与第三端口耦接，所述第三电压线的第二端作为第二高电平信号输入端；
第四电压线，所述第四电压线的第一端与所述第四端口耦接，所述第四电压线的第二端作为第二低电平信号输入端。
可选的，所述第一电压线包括异层设置且相耦接的第一电压线段和第二电压线段；所述第三电压线包括相耦接的第三电压线段和第四电压线段；
所述第一电压线段与所述第三电压线段同层同材料设置，所述第一电压线段和所述第三电压线段的延伸方向相同；
所述第二电压线段与所述第四电压线段同层同材料设置，所述第二电压线段和所述第四电压线段的延伸方向相同。
可选的，所述第二电压线包括异层设置且相互耦接的第五电压线段和第六电压线段，所述四电压线包括第七电压线段和第八电压线段；
所述第五电压线段和所述第七电压线段均与所述第一电压线段同层同材料设置，所述第五电压线段和所述第七电压线段均与所述第一电压线段平行，所述第六电压线段和所述第八电压线段均与所述第二电压线段同层同材料设置，所述第六电压线段和所述第八电压线段均与所述第二电压线段平行。
可选的，所述第一电压线段，所述第三电压线段，所述第五电压线段和所述第七电压线段沿垂直于所述第一电压线段的延伸方向依次排列；所述第二电压线段，所述第六电压线段，所述第四电压线段和所述第八电压线段沿垂直于所述第二电压线段的延伸方向依次排列。
可选的，所述显示基板还包括第一组时钟信号线，所述第一组时钟信号线包括多条第一时钟信号线；所述栅极驱动电路中的第一移位寄存器单元与所述多条第一时钟信号线分别耦接；
所述第一时钟信号线包括第一时钟线段，所述第一时钟线段与所述第一电压线段同层同材料设置，所述多条第一时钟信号线包括的多条第一时钟线段位于所述第三电压线段与所述第五电压线段之间。
可选的，所述第一时钟信号线包括第二时钟线段，所述第二时钟线段与所述第二电压线段同层同材料设置，所述多条第一时钟信号线包括的多条第二时钟线段中，一部分第二时钟线段位于所述第四电压线段和所述第六电压线段之间，所述第八电压线段位于另一部分第二时钟线段和所述第四电压线段之间。
可选的，所述显示基板还包括第二组时钟信号线，所述第二组时钟信号线包括至少两条第二时钟信号线；所述栅极驱动电路中的第二移位寄存器单元与所述至少两条第二时钟信号线分别耦接；
所述第二时钟信号线包括第三时钟线段，所述第三时钟线段与所述第二电压线段同层同材料设置，且与所述第二电压线段的延伸方向相同；所述第三时钟线段在所述基底上的正投影，分别与所述第一电压线段在所述基底上的正投影，与所述第三电压线段在所述基底上的正投影，与所述第五电压线段在所述基底上的正投影，以及与所述第七电压线段在所述基底上的正投影部分交叠。
可选的，所述显示基板还包括第一帧起始信号线和复位信号线；所述第一移位寄存器单元分别与所述第一帧起始信号线和所述复位信号线耦接；
所述第一帧起始信号线包括第一帧起始线段和第二帧起始线段，所述第一帧起始线段与所述第一电压线段同层同材料设置，所述第一帧起始线段位于所述第三电压线段和所述多条第一时钟线段之间；所述第二帧起始线段与所述第二电压线段同层同材料设置，所述第二帧起始线段位于所述多条第二时钟线段和所述第三时钟线段之间；
所述复位信号线包括第一复位线段和第二复位线段，所述第一复位线段与所述第一电压线段同层同材料设置，所述第一复位线段位于所述第五电压线段和所述多条第一时钟线段之间；所述第二复位线段位于所述第六电压线段和所述多条第二时钟线段之间。
可选的，所述显示基板还包括基底，所述基底包括显示区域和包围所述显示区域的周边区域；所述栅极驱动电路位于所述周边区域；所述显示基板包括：
多个子像素，所述多个子像素位于所述显示区域，所述子像素包括第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管的关断电压值不同；
所述多个子像素包括多行子像素，第一移位寄存器单元的输出端与对应的至少一行子像素中的各第一晶体管分别耦接，第二移位寄存器单元的输出端与对应的至少一行子像素中的各第二晶体管分别耦接。
可选的，所述第一晶体管包括氧化物晶体管，所述第二晶体管包括低温多晶硅晶体管。
基于上述显示基板的技术方案，本发明的第三方面提供一种显示装置，包括上述显示基板。
本发明提供的技术方案中，第一移位寄存器单元和第二移位寄存器单元分别对应耦接第一高电平信号输入端和第二高电平信号输入端，且分别对应耦接第一低电平信号输入端和第二低电平信号输入端。这样可以根据不同类型晶体管的特性需求，分别调节所述第一高电平信号输入端，所述第二高电平信号输入端，所述第一低电平信号输入端和所述第二低电平信号输入端输入的信号，实现独立控制第一移位寄存器单元和第二移位寄存器单元的输出信号，进而实现独立控制写入至不同类型晶体管的信号，使得所述栅极驱动电路能够同时匹配不同类型晶体管的特性需求，避免了显示产品在低频驱动下闪烁(Flicker)的问题。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的第一移位寄存器单元的电路结构示意图；
图2为本发明实施例提供的第二移位寄存器单元的电路结构示意图；
图3为本发明实施例提供的显示基板的下边框部分示意图；
图4为图3中X部分的放大示意图。
图5为本发明实施例提供的显示基板下边框部分第一栅金属层示意图；
图6为本发明实施例提供的显示基板下边框部分第一源漏金属层示意图。
具体实施方式
为了进一步说明本发明实施例提供的栅极驱动电路、显示基板和显示装置，下面结合说明书附图进行详细描述。
请参阅图1至图4，本发明实施例提供了一种栅极驱动电路，包括：多个第一移位寄存器单元GOA-N和多个第二移位寄存器单元GOA-P；
所述第一移位寄存器单元GOA-N分别与第一高电平信号输入端VGH-N和第一低电平信号输入端VGL-N耦接；所述第二移位寄存器单元GOA-P分别与第二高电平信号输入端VGH-P和第二低电平信号输入端VGL-P耦接；
所述第一高电平信号输入端VGH-N和所述第二高电平信号输入端VGH-P被配置为连接不同的输入端；所述第一低电平信号输入端VGL-N和所述第二低电平信号输入端VGL-P被配置为连接不同的输入端。
如图1所示，示例性的，所述第一移位寄存器单元GOA-N包括第一晶体管T1至第十三晶体管T13，第一存储电容C1至第四存储电容C4。
所述第一晶体管T1的栅极与第一时钟信号线CK-N耦接，所述第一晶体管T1的第一极与输入信号端Input(可以接入第一帧起始信号线)耦接，所述第一晶体管T1的第二极与第一节点PD_in耦接。
第二晶体管T2的栅极与所述第一节点PD_in耦接，所述第二晶体管T2的第一极与第一时钟信号线CK-N耦接，所述第二晶体管T2的第二极与第二节点PU_in3耦接。
第三晶体管T3的栅极与第一时钟信号线CK-N耦接，第三晶体管T3的第一极与第一低电平信号输入端VGL-N耦接，第三晶体管T3的第二极第二节点PU_in3耦接。
第十三晶体管T13的栅极与第一低电平信号输入端VGL-N耦接，第十三晶体管T13的第一极与第一节点PD_in耦接，第十三晶体管T13的第二极与第三节点PD_in2耦接。
第四晶体管T4的栅极与第三节点PD_in2耦接，第四晶体管T4的第一极与第一时钟信号线CB-N耦接，第四晶体管T4的第二极与第四存储电容C4的第一端耦接；第四存储电容C4的第二端与第三节点PD_in2耦接。
第五晶体管T5的栅极和所述第五晶体管T5的第一极均与第三节点PD_in2耦接，第五晶体管T5的第二极与第四节点PD_out耦接。
第三存储电容C3的第一端与第一低电平信号输入端VGL-N耦接，第三存储电容C3的第二端与第四节点PD_out耦接。
第十晶体管T10的栅极与第四节点PD_out耦接，第十晶体管T10的第一极与第一低电平信号输入端VGL-N耦接，第十晶体管T10的第二极与输出端OUT-N耦接。
第十一晶体管T11的栅极与第五节点PU_in耦接，第十一晶体管T11的第一极与第四节点PD_out耦接，第十一晶体管T11的第二极与第一高电平信号输入端VGH-N耦接。
第十二晶体管T12的栅极与复位信号线RST_tot耦接，第十二晶体管T12的第一极与第四节点PD_out耦接，第十二晶体管T12的第二极与第一高电平信号输入端VGH-N耦接。
第十四晶体管T14的栅极与第一低电平信号输入端VGL-N耦接，第十四晶体管T14的第一极与第二节点PU_in3耦接，第十四晶体管T14的第二极与第六节点PU_in2耦接。
第一存储电容C1的第一端与第六节点PU_in2耦接，第一存储电容C1的第二端与第五节点PU_in耦接。
第六晶体管T6的栅极与第六节点PU_in2耦接，第六晶体管T6的第一极与第一时钟信号线CB-N耦接，第六晶体管T6的第二极与第五节点PU_in耦接。
第七晶体管T7的栅极与第一时钟信号线CB-N耦接，第七晶体管T7的第一极与第五节点PU_in耦接，第七晶体管T7的第二极与第七节点PU_out耦接。
第八晶体管T8的栅极与第一节点PD_in耦接，第八晶体管T8的第一极与第一高电平信号输入端VGH-N耦接，第八晶体管T8的第二极与第七节点PU_out耦接。
第九晶体管T9的栅极与第七节点PU_out耦接，第九晶体管T9的第一极与输出端OUT-N耦接，第九晶体管T9的第二极与第一高电平信号输入端VGH-N耦接。
第二存储电容C2的第一端与第七节点PU_out耦接，第二存储电容C2的第二端与第一高电平信号输入端VGH-N耦接。
如图2所示，示例性的，所述第二移位寄存器单元GOA-P包括第一晶体管T1至第八晶体管T8，第一存储电容C1和第二存储电容C2。
第一晶体管T1的栅极与第二时钟信号线CK-P耦接，第一晶体管T1的第一极与第二帧起始信号线STV-P耦接。
第二晶体管T2的栅极与第一晶体管T1的第二极耦接，第二晶体管T2的第一极与第二时钟信号线CK-P耦接。
第三晶体管T3的栅极与第二时钟信号线CK-P耦接，第三晶体管T3的第一极与第二低电平信号输入端VGL-P耦接，第三晶体管T3的第二极与第二晶体管T2的第二极耦接。
第四晶体管T4的栅极与第二晶体管T2的第二极耦接，第四晶体管T4的第一极与第二高电平信号输入端VGH-P耦接，第四晶体管T4的第二极与输出端OUT-P耦接。
第一存储电容C1的第一端与第四晶体管T4的栅极耦接，第一存储电容C1的第二端与第二高电平信号输入端VGH-P耦接。
第六晶体管T6的栅极与第三晶体管T3的第二极耦接，第六晶体管T6的第一极与第二高电平信号输入端VGH-P耦接。
第七晶体管T7的栅极与第二时钟信号线CB-P耦接，第七晶体管T7的第一极与第六晶体管T6的第二极耦接，第七晶体管T7的第二极与第一晶体管T1的第二极耦接。
第八晶体管T8的栅极与第二低电平信号输入端VGL-P耦接，第八晶体管T8的第一极与第一晶体管T1的第二极耦接，第八晶体管T8的第二极与第五晶体管T5的栅极耦接。
第五晶体管T5的第一极与第二时钟信号线CB-P耦接，第五晶体管T5的第二极与输出端OUT-P耦接。
示例性的，第一移位寄存器单元GOA-N用于为氧化物晶体管提供栅极驱动信号。第二移位寄存器单元GOA-P用于为低温多晶硅晶体管提供栅极驱动信号。
示例性的，所述第一高电平信号输入端VGH-N，所述第二高电平信号输入端VGH-P，所述第一低电平信号输入端VGL-N和所述第二低电平信号输入端VGL-P输入的信号均能够独立控制。
根据上述栅极驱动电路的具体结构可知，本发明实施例提供的栅极驱动电路中，第一移位寄存器单元GOA-N和第二移位寄存器单元GOA-P分别对应耦接第一高电平信号输入端VGH-N和第二高电平信号输入端VGH-P，且分别对应耦接第一低电平信号输入端VGL-N和第二低电平信号输入端VGL-P。这样可以根据不同类型晶体管的特性需求，分别调节所述第一高电平信号输入端VGH-N，所述第二高电平信号输入端VGH-P，所述第一低电平信号输入端VGL-N和所述第二低电平信号输入端VGL-P输入的信号，实现独立控制第一移位寄存器单元GOA-N和第二移位寄存器单元GOA-P的输出信号，进而实现独立控制写入至不同类型晶体管的信号，使得所述栅极驱动电路能够同时匹配不同类型晶体管的特性需求，避免了显示产品在低频驱动下闪烁(Flicker)的问题。
在一些实施例中，所述第一高电平信号输入端和所述第二高电平信号输入端输入的高电平信号不同；所述第一低电平信号输入端和所述第二低电平信号输入端输入的低电平信号不同。
在一些实施例中，所述第一高电平信号输入端和所述第二高电平信号输入端输入的高电平信号相同；所述第一低电平信号输入端和所述第二低电平信号输入端输入的低电平信号相同。
所述第一高电平信号输入端，所述第二高电平信号输入端，所述第一低电平信号输入端和所述第二低电平信号输入端输入的信号均能够根据实际需要独立调节，满足移位寄存器单元控制的晶体管的特性需求。
如图1至图4所示，本发明实施例还提供了一种显示基板，包括上述实施例提供的栅极驱动电路；所述显示基板包括：
控制芯片，所述控制芯片包括第一端口至第四端口；
第一电压线，所述第一电压线的第一端与所述第一端口耦接，所述第一电压线的第二端作为第一高电平信号输入端VGH-N；
第二电压线，所述第二电压线的第一端与第二端口耦接，所述第二电压线的第二端作为第一低电平信号输入端VGL-N；
第三电压线，所述第三电压线的第一端与第三端口耦接，所述第三电压线的第二端作为第二高电平信号输入端VGH-P；
第四电压线，所述第四电压线的第一端与所述第四端口耦接，所述第四电压线的第二端作为第二低电平信号输入端VGL-P。
示例性的，所述控制芯片能够独立控制所述第一端口至所述第四端口输出的信号。
示例性的，所述控制芯片，所述第一电压线，所述第二电压线和所述第三电压线和所述第四电压线均布局在所述显示基板的周边区域。
示例性的，所述第一电压线传输第一高电平信号，所述第二电压线传输第一低电平信号，所述第三电压线传输第二高电平信号，所述第四电压线传输第二低电平信号。
本发明实施例提供的显示基板中，控制芯片通过所述第一电压线和所述第二电压线向所述第一移位寄存器单元GOA-N提供独立的第一高电平信号和第一低电平信号，还通过所述第三电压线和所述第四电压线向所述第二移位寄存器单元GOA-P提供独立的第二高电平信号和第二低电平信号。从而实现了独立控制第一移位寄存器单元GOA-N和第二移位寄存器单元GOA-P的输出信号，使得所述栅极驱动电路能够同时匹配氧化物晶体管和低温多晶硅晶体管的特性，避免了低频驱动下闪烁(Flicker)的问题。
如图4至图6所示，在一些实施例中，设置所述第一电压线包括异层设置且相耦接的第一电压线段VGH-N1和第二电压线段VGH-N2；所述第三电压线包括相耦接的第三电压线段VGH-P3和第四电压线段VGH-P4；
所述第一电压线段VGH-N1与所述第三电压线段VGH-P3同层同材料设置，所述第一电压线段VGH-N1和所述第三电压线段VGH-P3的延伸方向相同；
所述第二电压线段VGH-N2与所述第四电压线段VGH-P4同层同材料设置，所述第二电压线段VGH-N2和所述第四电压线段VGH-P4的延伸方向相同。
示例性的，所述第一电压线段VGH-N1和所述第三电压线段VGH-P3采用第一栅金属层制作，所述第二电压线段VGH-N2和所述第四电压线段VGH-P4采用第一源漏金属层制作。
示例性的，所述第一电压线段VGH-N1和所述第二电压线段VGH-N2通过过孔耦接。所述第三电压线段VGH-P3和所述第四电压线段VGH-P4通过过孔耦接。
示例性的，所述第一电压线段VGH-N1和所述第三电压线段VGH-P3，沿所述第一电压线段VGH-N1的延伸方向部分错开。
示例性的，所述第二电压线段VGH-N2和所述第四电压线段VGH-P4，沿所述第二电压线段VGH-N2的延伸方向部分错开。
上述设置方式有利于降低所述第一电压线和所述第三电压线的布局难度，保证显示基板的信赖性。
如图4至图6所示，在一些实施例中，所述第二电压线包括异层设置且相互耦接的第五电压线段VGL-N5和第六电压线段VGL-N6，所述四电压线包括第七电压线段VGL-P7和第八电压线段VGL-P8；
所述第五电压线段VGL-N5和所述第七电压线段VGL-P7均与所述第一电压线段VGH-N1同层同材料设置，所述第五电压线段VGL-N5和所述第七电压线段VGL-P7均与所述第一电压线段VGH-N1平行，所述第六电压线段VGL-N6和所述第八电压线段VGL-P8均与所述第二电压线段VGH-N2同层同材料设置，所述第六电压线段VGL-N6和所述第八电压线段VGL-P8均与所述第二电压线段VGH-N2平行。
示例性的，所述第五电压线段VGL-N5和所述第七电压线段VGL-P7采用第一栅金属层制作，所述第六电压线段VGL-N6和所述第八电压线段VGL-P8采用第一源漏金属层制作。
示例性的，所述第五电压线段VGL-N5和所述第六电压线段VGL-N6通过过孔耦接。所述第七电压线段VGL-P7和所述第八电压线段VGL-P8通过过孔耦接。
示例性的，所述第五电压线段VGL-N5和所述第七电压线段VGL-P7，沿所述第五电压线段VGL-N5的延伸方向部分错开。
示例性的，所述第六电压线段VGL-N6和所述第八电压线段VGL-P8，沿所述第六电压线段VGL-N6的延伸方向部分错开。
上述设置方式有利于降低所述第二电压线和所述第四电压线的布局难度，保证显示基板的信赖性。
如图4至图6所示，在一些实施例中，所述第一电压线段VGH-N1，所述第三电压线段VGH-P3，所述第五电压线段VGL-N5和所述第七电压线段VGL-P7沿垂直于所述第一电压线段VGH-N1的延伸方向依次排列；所述第二电压线段VGH-N2，所述第六电压线段VGL-N6，所述第四电压线段VGH-P4和所述第八电压线段VGL-P8沿垂直于所述第二电压线段VGH-N2的延伸方向依次排列。
示例性的，所述第一电压线段VGH-N1，所述第三电压线段VGH-P3，所述第五电压线段VGL-N5和所述第七电压线段VGL-P7沿垂直于所述第一电压线段VGH-N1的延伸方向，且向着靠近所述栅极驱动电路的方向依次间隔排列。
示例性的，所述第二电压线段VGH-N2，所述第六电压线段VGL-N6，所述第四电压线段VGH-P4和所述第八电压线段VGL-P8沿垂直于所述第二电压线段VGH-N2的延伸方向，且向着远离显示区域的方向依次排列。
上述设置方式不仅能够保证所述第一电压线，所述第二电压线，所述第三电压线和所述第四电压线之间良好的绝缘性，还降低了所述第一电压线，所述第二电压线，所述第三电压线和所述第四电压线的布局难度，保证了显示基板的良率。
如图1，图4至图6所示，在一些实施例中，所述显示基板还包括第一组时钟信号线，所述第一组时钟信号线包括多条第一时钟信号线(如CB-N和CK-N)；所述栅极驱动电路中的第一移位寄存器单元GOA-N与所述多条第一时钟信号线分别耦接；
所述第一时钟信号线包括第一时钟线段(如CB-N1和CK-N1)，所述第一时钟线段与所述第一电压线段VGH-N1同层同材料设置，所述多条第一时钟信号线包括的多条第一时钟线段位于所述第三电压线段VGH-P3与所述第五电压线段VGL-N5之间。
示例性的，所述第一组时钟信号线包括四条第一时钟信号线，如：两条第一时钟信号线CK-N和两条第一时钟信号线CB-N。
示例性的，所述第一组时钟信号线用于为所述第一移位寄存器单元GOA-N提供相应的时钟信号。
上述设置所述多条第一时钟信号线包括的多条第一时钟线段位于所述第三电压线段VGH-P3与所述第五电压线段VGL-N5之间，有利于降低所述多条第一时钟信号线，第一电压线至第四电压线的布局难度。
如图1，图4至图6所示，在一些实施例中，所述第一时钟信号线(如CB-N和CK-N)包括第二时钟线段(如CB-N2和CK-N2)，所述第二时钟线段与所述第二电压线段VGH-N2同层同材料设置，所述多条第一时钟信号线包括的多条第二时钟线段中，一部分第二时钟线段位于所述第四电压线段VGH-P4和所述第六电压线段VGL-N6之间，所述第八电压线段VGL-P8位于另一部分第二时钟线段和所述第四电压线段VGH-P4之间。
示例性的，属于同一条第一时钟信号线的第一时钟线段和第二时钟线段通过过孔耦接。
示例性的，一部分第二时钟线段包括：一条第一时钟信号线CK-N包括的第二时钟线段，以及一条第一时钟信号线CB-N包括的第二时钟线段。另一部分第二时钟线段包括：另一条第一时钟信号线CK-N包括的第二时钟线段，以及另一条第一时钟信号线CB-N包括的第二时钟线段。
如图4至图6所示，在一些实施例中，所述显示基板还包括第二组时钟信号线，所述第二组时钟信号线包括至少两条第二时钟信号线(如CB-P和CK-P)；所述栅极驱动电路中的第二移位寄存器单元GOA-P与所述至少两条第二时钟信号线分别耦接；
所述第二时钟信号线(如CB-P和CK-P)包括第三时钟线段，所述第三时钟线段与所述第二电压线段VGH-N2同层同材料设置，且与所述第二电压线段VGH-N2的延伸方向相同；所述第三时钟线段在所述基底上的正投影，分别与所述第一电压线段VGH-N1在所述基底上的正投影，与所述第三电压线段VGH-P3在所述基底上的正投影，与所述第五电压线段VGL-N5在所述基底上的正投影，以及与所述第七电压线段VGL-P7在所述基底上的正投影部分交叠。
示例性的，所述第二组时钟信号线包括两条第二时钟信号线，如：第二时钟信号线CK-P和第二时钟信号线CB-P。
示例性的，所述第二组时钟信号线用于为所述第二移位寄存器单元GOA-P提供相应的时钟信号。
示例性的，所述第三时钟线段在所述基底上的正投影，分别与多条第一时钟线段在所述基底上的正投影至少部分交叠。
上述设置方式有利于降低所述多条第二时钟信号线，以及第一电压线至第四电压线的布局难度。
如图4至图6所示，在一些实施例中，所述显示基板还包括第一帧起始信号线和复位信号线；所述第一移位寄存器单元GOA-N分别与所述第一帧起始信号线和所述复位信号线耦接；
所述第一帧起始信号线包括第一帧起始线段STV-N1和第二帧起始线段STV-N2，所述第一帧起始线段STV-N1与所述第一电压线段VGH-N1同层同材料设置，所述第一帧起始线段STV-N1位于所述第三电压线段VGH-P3和所述多条第一时钟线段(如CB-N1和CK-N1)之间；所述第二帧起始线段STV-N2与所述第二电压线段VGH-N2同层同材料设置，所述第二帧起始线段STV-N2位于所述多条第二时钟线段(如CB-N2和CK-N2)和所述第三时钟线段(如CB-P和CK-P)之间；
所述复位信号线包括第一复位线段RST_tot1和第二复位线段RST_tot2，所述第一复位线段RST_tot1与所述第一电压线段VGH-N1同层同材料设置，所述第一复位线段RST_tot1位于所述第五电压线段VGL-N5和所述多条第一时钟线段(如CB-N1和CK-N1)之间；所述第二复位线段RST_tot2位于所述第六电压线段VGL-N6和所述多条第二时钟线段(如CB-N2和CK-N2)之间。
示例性的，所述第一帧起始信号线用于为所述第一移位寄存器单元GOA-N提供第一帧起始信号。所述复位信号线用于为所述第一移位寄存器单元GOA-N提供复位信号。
示例性的，第一帧起始线段和第二帧起始线段通过过孔耦接。第一复位线段和第二复位线段通过过孔耦接。
上述设置方式有利于降低所述显示基板周边区域各信号线的布局难度。
在一些实施例中，所述显示基板还包括基底，所述基底包括显示区域和包围所述显示区域的周边区域；所述栅极驱动电路位于所述周边区域；所述显示基板包括：
多个子像素，所述多个子像素位于所述显示区域，所述子像素包括第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管的关断电压值不同；
所述多个子像素包括多行子像素，第一移位寄存器单元GOA-N的输出端与对应的至少一行子像素中的各第一晶体管分别耦接，第二移位寄存器单元GOA-P的输出端与对应的至少一行子像素中的各第二晶体管分别耦接。
示例性的，所述多个第一移位寄存器单元GOA-N与所述多行子像素一一对应，第一移位寄存器单元GOA-N的输出端与对应的一行子像素中的各第一晶体管分别耦接。所述多个第二移位寄存器单元GOA-P与所述多行子像素一一对应，第二移位寄存器单元GOA-P的输出端与对应的一行子像素中的各第二晶体管分别耦接。
在一些实施例中，所述第一晶体管包括氧化物晶体管，所述第二晶体管包括低温多晶硅晶体管。
在低温多晶氧化物(英文：Low Temperature Polycrystalline Oxide，简称：LTPO)像素电路中，氧化物晶体管和低温多晶硅晶体管所需的开关电压值不同，如氧化物晶体管需要-8V电压关闭，而低温多晶硅晶体管仅需要-7V电压，低温多晶硅晶体管在-8V时，Vgs偏压太大，对晶体管特性不好。
上述实施例提供的显示基板中，采用上述栅极驱动电路为氧化物晶体管和低温多晶硅晶体管提供栅极驱动信号，能够同时匹配氧化物晶体管和低温多晶硅晶体管的特性需求，避免显示基板出现低频驱动下闪烁(Flicker)等问题。
本发明实施例还提供了一种显示装置，包括上述实施例提供的显示基板。
上述实施例提供的栅极驱动电路中，第一移位寄存器单元GOA-N和第二移位寄存器单元GOA-P分别对应耦接第一高电平信号输入端VGH-N和第二高电平信号输入端VGH-P，且分别对应耦接第一低电平信号输入端VGL-N和第二低电平信号输入端VGL-P。这样可以根据不同类型晶体管的特性需求，分别调节所述第一高电平信号输入端VGH-N，所述第二高电平信号输入端VGH-P，所述第一低电平信号输入端VGL-N和所述第二低电平信号输入端VGL-P输入的信号，实现独立控制第一移位寄存器单元GOA-N和第二移位寄存器单元GOA-P的输出信号，进而实现独立控制写入至不同类型晶体管的信号，使得所述栅极驱动电路能够同时匹配不同类型晶体管的特性需求，避免了显示产品在低频驱动下闪烁(Flicker)的问题。
因此，本发明实施例提供的显示装置在包括上述显示基板时，同样具有上述有益效果，此处不再赘述。
需要说明的是，所述显示装置可以为：电视、显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件，其中，所述显示装置还包括柔性电路板、印刷电路板和背板等。
需要说明的是，本发明实施例的“同层”可以指的是处于相同结构层上的膜层。或者例如，处于同层的膜层可以是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺对该膜层图案化所形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的。这些特定图形还可能处于不同的高度或者具有不同的厚度。
在本发明各方法实施例中，所述各步骤的序号并不能用于限定各步骤的先后顺序，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，对各步骤的先后变化也在本发明的保护范围之内。
需要说明，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于产品实施例，所以描述得比较简单，相关之处参见产品实施例的部分说明即可。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种栅极驱动电路，其特征在于，包括：多个第一移位寄存器单元和多个第二移位寄存器单元；
所述第一移位寄存器单元分别与第一高电平信号输入端和第一低电平信号输入端耦接；所述第二移位寄存器单元分别与第二高电平信号输入端和第二低电平信号输入端耦接；
所述第一高电平信号输入端和所述第二高电平信号输入端被配置为连接不同的输入端；所述第一低电平信号输入端和所述第二低电平信号输入端被配置为连接不同的输入端。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一高电平信号输入端和所述第二高电平信号输入端输入的高电平信号不同；所述第一低电平信号输入端和所述第二低电平信号输入端输入的低电平信号不同。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一高电平信号输入端和所述第二高电平信号输入端输入的高电平信号相同；所述第一低电平信号输入端和所述第二低电平信号输入端输入的低电平信号相同。
4.一种显示基板，其特征在于，包括如权利要求1至3中任一项所述的栅极驱动电路；所述显示基板包括：
控制芯片，所述控制芯片包括第一端口至第四端口；
第一电压线，所述第一电压线的第一端与所述第一端口耦接，所述第一电压线的第二端作为第一高电平信号输入端；
第二电压线，所述第二电压线的第一端与第二端口耦接，所述第二电压线的第二端作为第一低电平信号输入端；
第三电压线，所述第三电压线的第一端与第三端口耦接，所述第三电压线的第二端作为第二高电平信号输入端；
第四电压线，所述第四电压线的第一端与所述第四端口耦接，所述第四电压线的第二端作为第二低电平信号输入端。
5.根据权利要求4所述的显示基板，其特征在于，所述第一电压线包括异层设置且相耦接的第一电压线段和第二电压线段；所述第三电压线包括相耦接的第三电压线段和第四电压线段；
所述第一电压线段与所述第三电压线段同层同材料设置，所述第一电压线段和所述第三电压线段的延伸方向相同；
所述第二电压线段与所述第四电压线段同层同材料设置，所述第二电压线段和所述第四电压线段的延伸方向相同。
6.根据权利要求5所述的显示基板，其特征在于，所述第二电压线包括异层设置且相互耦接的第五电压线段和第六电压线段，所述四电压线包括第七电压线段和第八电压线段；
所述第五电压线段和所述第七电压线段均与所述第一电压线段同层同材料设置，所述第五电压线段和所述第七电压线段均与所述第一电压线段平行，所述第六电压线段和所述第八电压线段均与所述第二电压线段同层同材料设置，所述第六电压线段和所述第八电压线段均与所述第二电压线段平行。
7.根据权利要求6所述的显示基板，其特征在于，所述第一电压线段，所述第三电压线段，所述第五电压线段和所述第七电压线段沿垂直于所述第一电压线段的延伸方向依次排列；所述第二电压线段，所述第六电压线段，所述第四电压线段和所述第八电压线段沿垂直于所述第二电压线段的延伸方向依次排列。
8.根据权利要求7所述的显示基板，其特征在于，所述显示基板还包括第一组时钟信号线，所述第一组时钟信号线包括多条第一时钟信号线；所述栅极驱动电路中的第一移位寄存器单元与所述多条第一时钟信号线分别耦接；
所述第一时钟信号线包括第一时钟线段，所述第一时钟线段与所述第一电压线段同层同材料设置，所述多条第一时钟信号线包括的多条第一时钟线段位于所述第三电压线段与所述第五电压线段之间。
9.根据权利要求8所述的显示基板，其特征在于，
所述第一时钟信号线包括第二时钟线段，所述第二时钟线段与所述第二电压线段同层同材料设置，所述多条第一时钟信号线包括的多条第二时钟线段中，一部分第二时钟线段位于所述第四电压线段和所述第六电压线段之间，所述第八电压线段位于另一部分第二时钟线段和所述第四电压线段之间。
10.根据权利要求7所述的显示基板，其特征在于，所述显示基板还包括第二组时钟信号线，所述第二组时钟信号线包括至少两条第二时钟信号线；所述栅极驱动电路中的第二移位寄存器单元与所述至少两条第二时钟信号线分别耦接；
所述第二时钟信号线包括第三时钟线段，所述第三时钟线段与所述第二电压线段同层同材料设置，且与所述第二电压线段的延伸方向相同；所述第三时钟线段在所述基底上的正投影，分别与所述第一电压线段在所述基底上的正投影，与所述第三电压线段在所述基底上的正投影，与所述第五电压线段在所述基底上的正投影，以及与所述第七电压线段在所述基底上的正投影部分交叠。
11.根据权利要求10所述的显示基板，其特征在于，所述显示基板还包括第一帧起始信号线和复位信号线；所述第一移位寄存器单元分别与所述第一帧起始信号线和所述复位信号线耦接；
所述第一帧起始信号线包括第一帧起始线段和第二帧起始线段，所述第一帧起始线段与所述第一电压线段同层同材料设置，所述第一帧起始线段位于所述第三电压线段和所述多条第一时钟线段之间；所述第二帧起始线段与所述第二电压线段同层同材料设置，所述第二帧起始线段位于所述多条第二时钟线段和所述第三时钟线段之间；
所述复位信号线包括第一复位线段和第二复位线段，所述第一复位线段与所述第一电压线段同层同材料设置，所述第一复位线段位于所述第五电压线段和所述多条第一时钟线段之间；所述第二复位线段位于所述第六电压线段和所述多条第二时钟线段之间。
12.根据权利要求4所述的显示基板，其特征在于，所述显示基板还包括基底，所述基底包括显示区域和包围所述显示区域的周边区域；所述栅极驱动电路位于所述周边区域；所述显示基板包括：
多个子像素，所述多个子像素位于所述显示区域，所述子像素包括第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管的关断电压值不同；
所述多个子像素包括多行子像素，第一移位寄存器单元的输出端与对应的至少一行子像素中的各第一晶体管分别耦接，第二移位寄存器单元的输出端与对应的至少一行子像素中的各第二晶体管分别耦接。
13.根据权利要求12所述的显示基板，其特征在于，所述第一晶体管包括氧化物晶体管，所述第二晶体管包括低温多晶硅晶体管。
14.一种显示装置，其特征在于，包括如权利要求1～13中任一项所述的显示基板。
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