CN106373972B - 固态成像元件及其制造方法 - Google Patents
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Abstract
本发明涉及一种固态成像元件及其制造方法。所述固态成像元件具备：第一导电型的半导体层；栅极绝缘膜，其位于半导体层上；栅电极，其位于栅极绝缘膜上；第二导电型的第一杂质区域，其位于半导体层内，并且至少位于在俯视观察时与栅电极的第一端部相比靠外侧的区域内；第二导电型的第二杂质区域，其位于半导体层内，并且位于在俯视观察时与栅电极的对置于第一端部的第二端部相比靠外侧以及内侧的区域内；第一导电型的第三杂质区域，其位于半导体层内，并且位于在俯视观察时与栅电极的第二端部相比靠外侧的第二杂质区域的上层，且与第二杂质区域相接。
Description
技术领域
本发明涉及一种固态成像元件以及其制造方法。
背景技术
虽然固态成像元件目前以CCD(Charge-coupled Device：电荷耦合装置)为主流，但能够以低电压来进行驱动并且能够混装周边电路的CMOS(Complementary Metal OxideSemiconductor：互补金属氧化物半导体)传感器的发展较为显著。CMOS传感器被实施通过完全传输技术或暗电流防止结构等的制造工艺上的对策、CDS(correlated doublesampling：相关双采样)等电路对策而实现的噪声对策等，如今被改善为可以说是能够获得与CCD同等的画质，从而成长为在质与量上均凌驾于CCD之上的设备。虽然CMOS传感器的飞跃的较大原因为画质被大幅度地改善，但其改善的主要原因为电荷传输技术的改善。
作为相关的技术，在专利文献1中公开了具备不会产生复位噪声的FD(floatingdiffusion：浮置扩散)放大器的固态成像装置。该固态成像装置的特征在于，具备由如下部件构成的FD放大器型的电荷检测部，所述部件包括：形成在第一导电型的半导体层上的第二导电型的扩散区域；与该扩散区域相邻设置的势垒形成栅电极；与势垒形成栅电极相邻设置的电荷传输装置的最终栅电极；将该扩散区域作为源极电极而形成的扩散区域复位用MOS晶体管；对该扩散区域的电位进行检测的源极跟随电路，所述固态成像装置将该扩散区域以其杂质浓度在扩散区域中央部处较高且在端部处较低的方式而形成，并且在该扩散区域中央部之上形成第一导电型的扩散区域。
根据专利文献1，由于在形成浮置扩散区的第二导电型的扩散区域上形成有第一导电型的高浓度的扩散层，因此当将复位用晶体管置为导通状态时，扩散层将会完全耗尽，从而从成像部传输来的信号电荷将流入至浮置扩散区中，并被完全传输至复位用晶体管的漏极。此外，由于在复位用晶体管为断开状态时电位成为浮置状态，因此不会引起复位动作时的电位变动，从而不会产生复位噪声。
然而，当在从成像部的光电二极管被传输信号电荷的第二导电型的扩散区域上形成第一导电型的高浓度的扩散层(钉扎层)时，在从光电二极管传输信号电荷的路径上会产生势垒(barrier)，此外，被传输至传输目的地的杂质区域的信号电荷会发生逆流，从而出现传输不良的问题。
专利文献1：日本特开平5-121459号公报(第0009-0012段，图1以及图2)
发明内容
本发明的几个方式涉及提供一种固态成像装置，其能够减少由残留在从光电二极管被传输信号电荷的杂质区域中的电荷形成的暗电流，并且对信号电荷的传输路径上的势垒的产生进行抑制。
此外，本发明的几个方式涉及提供一种固态成像装置，其能够抑制从光电二极管被传输至传输目的地的杂质区域的信号电荷的逆流。
本发明的第一方式所涉及的固态成像元件具备：第一导电型的半导体层；栅极绝缘膜，其位于所述半导体层上；栅电极，其位于所述栅极绝缘膜上；第二导电型的第一杂质区域，其位于所述半导体层内，并且至少位于在俯视观察时与所述栅电极的第一端部相比靠外侧的区域内；第二导电型的第二杂质区域，其位于所述半导体层内，并且位于在俯视观察时与所述栅电极的对置于第一端部的第二端部相比靠外侧以及内侧的区域内；第一导电型的第三杂质区域，其位于所述半导体层内，并且位于在俯视观察时与所述栅电极的第二端部相比靠外侧的所述第二杂质区域的上层，且与所述第二杂质区域相接。
根据本发明的第一方式，由于在从构成光电二极管的第一杂质区域被传输信号电荷的第二杂质区域的上层具备第三杂质区域，从而减少由残留在第二杂质区域中的电荷形成的暗电流，并且由于在俯视观察时与栅电极的第二端部相比靠内侧的半导体层中也具备第二杂质区域，从而抑制信号电荷的传输路径上的势垒的产生，由此实现残留电荷较少的传输。
在此，也可以采用如下方式，即，还具备第一导电型的第四杂质区域，所述第四杂质区域位于半导体层内，且位于第二杂质区域与栅极绝缘膜之间并与第二杂质区域以及栅极绝缘膜相接，并且具有与第三杂质区域的杂质浓度相比较低的杂质浓度。由于第四杂质区域实现对势阱的产生进行抑制的功能，因此能够以在信号电荷的传输路径上不产生势垒、势阱的方式而对各部的尺寸或杂质浓度进行调节。
此外，也可以采用如下方式，即，还具备第二导电型的第五杂质区域，所述第五杂质区域位于半导体层内，且从栅极绝缘膜的下部起延伸至第二杂质区域的下部并与栅极绝缘膜以及第二杂质区域相接，并且具有与第二杂质区域的杂质浓度相比较低的杂质浓度。由此，由于几乎不会产生势垒、势阱，因此实现了具有平缓的曲线的信号电荷的传输路径。此外，通过追加第五杂质区域从而在信号电荷的传输路径中从第一杂质区域至最初的电位阶跃为止的距离变短，因此在传输栅电极断开时，电位阶跃会实现阻挡电荷的作用，从而具有防止被传输至第二杂质区域的信号电荷的逆流的效果。
在上文中，优选为，第二杂质区域在俯视观察时与栅电极重叠的长度大于零且在栅电极的长度的1/3以下。由此，能够在固态成像元件的输出电压基本未降低的范围内，对信号电荷的传输路径上的势垒的产生进行抑制，从而降低余像电压。
本发明的第二方式所涉及的固态成像元件的制造方法具备：工序(a)，通过以第一光刻胶为掩膜而向第一导电型的半导体层注入第二导电型的杂质离子，从而在半导体层内形成第二导电型的第一杂质区域；工序(b)，通过以第二光刻胶为掩膜而向半导体层注入第二导电型的杂质离子，从而在半导体层内形成第二导电型的第二杂质区域；工序(c)，在所述半导体层上，隔着栅极绝缘膜而形成具有在俯视观察时与第二杂质区域重叠的部分的栅电极；工序(d)，通过以栅电极以及第三光刻胶为掩膜而向半导体层注入第一导电型的杂质离子，从而在半导体层内形成位于所述第二杂质区域的上层并与第二杂质区域相接的第一导电型的第三杂质区域。
根据本发明的第二方式，由于在形成了具有在俯视观察时与第二杂质区域重叠的部分的栅电极之后，以栅电极以及第三光刻胶为掩膜而形成第三杂质区域，因此能够使第二杂质区域延伸至栅电极的下部，并且能够相对于栅电极而准确地对第三杂质区域进行定位。因此，信号电荷的传输路径上的电势的控制变得容易。
在此，也可以采用如下方式，即，还具备工序(e)，所述工序(e)在工序(c)之前，通过以第二光刻胶为掩膜而向第二杂质区域注入第一导电型的杂质离子，从而在半导体层内形成第一导电型的第四杂质区域，所述第四杂质区域与第二杂质区域相接，并且具有与第三杂质区域的杂质浓度相比较低的杂质浓度。由此，由于能够使用相同的掩膜而自对准地形成第二杂质区域和第四杂质区域，因此，信号电荷的传输路径上的电势的控制变得容易。
此外，也可以采用如下方式，即，还具备工序(f)，所述工序(f)在工序(c)之前，通过以第四光刻胶为掩膜而向半导体层注入第二导电型的杂质离子，从而在半导体层内形成第二导电型的第五杂质区域，所述第五杂质区域从半导体层的表面起延伸至第二杂质区域的下部并与第二杂质区域相接，并且具有与第二杂质区域的杂质浓度相比较低的杂质浓度。由于能够通过使用与第二杂质区域的形成所使用的掩膜不同的掩膜从而在与第二杂质区域相比较广的范围内形成第五杂质区域，因此，信号电荷的传输路径上的电势的控制变得容易。
另外，在本申请中，半导体层是指，半导体基板、被形成在半导体基板上的阱或者被形成在半导体基板上的外延层。此外，既可以采用第一导电型为P型而第二导电型为N型的方式，也可以采用第一导电型为N型而第二导电型为P型的方式。
附图说明
图1为表示本发明的第一实施方式所涉及的固态成像元件的图。
图2为表示重叠量与固态成像元件的特性的关系的图。
图3为用于对图1所示的固态成像元件的制造方法进行说明的工序图。
图4为表示本发明的第二实施方式所涉及的固态成像元件的图。
图5为用于对图4所示的固态成像元件的制造方法进行说明的工序图。
图6为表示本发明的第三实施方式所涉及的固态成像元件的图。
图7为用于对图6所示的固态成像元件的制造方法进行说明的工序图。
图8为表示本发明的第三实施方式的改变例所涉及的固态成像元件的图。
图9为表示本发明的第四实施方式所涉及的固态成像元件的图。
图10为用于对图9所示的固态成像元件的制造方法进行说明的工序图。
图11为表示本发明的第四实施方式的改变例所涉及的固态成像元件的图。
图12为表示现有例所涉及的固态成像元件与电势的状态的图。
图13为表示第一实施方式的固态成像元件与电势的状态的图。
图14为表示第二实施方式的固态成像元件与电势的状态的图。
图15为表示第三实施方式的固态成像元件与电势的状态的图。
图16为表示第四实施方式的固态成像元件与电势的状态的图。
具体实施方式
以下，参照附图来对本发明的实施方式进行详细说明。另外，对相同的结构要素标注相同的参照符号，并省略重复的说明。在以下的实施方式中，对以低电压而被驱动的固态成像元件进行说明。虽然作为形成固态成像元件的半导体基板，能够使用N型半导体基板或者P型半导体基板，但在下文中，作为一个示例而对使用N型硅基板的情况进行说明。
第一实施方式
图1为表示本发明的第一实施方式所涉及的固态成像元件的图。图1(A)为俯视图，图1(B)为图1(A)所示的1B-1B'处的剖视图，图1(C)为图1(A)所示的1C-1C'处的剖视图。
该固态成像元件包括：被形成在N型硅基板(Nsub)11中的P阱(P--)12；被形成在P阱12中的N型杂质区域(N-)13、N型杂质区域(N+)14以及P型杂质区域(P+)15；位于P阱12上的栅极绝缘膜19；位于栅极绝缘膜19上的栅电极(传输栅电极)20。
作为第一杂质区域的N型杂质区域(N-)13位于P阱12中，并且至少位于在俯视观察时与栅电极20的第一端部(图中左侧的端部)相比靠外侧的区域内，且构成了光电二极管的N型杂质区域。另外，N型杂质区域13也可以位于在俯视观察时与栅电极20的第一端部相比靠外侧以及内侧的区域内。在本申请发明中，“俯视观察”是指，从与N型硅基板11的主面(图中的上表面)垂直的方向透视各部。
作为第二杂质区域的N型杂质区域(N+)14位于P阱12中，并且位于在俯视观察时与栅电极20的对置于第一端部的第二端部(图中右侧的端部)相比靠外侧以及内侧的区域内。N型杂质区域14作为对从光电二极管传输来的电荷进行存储的杂质区域而使用。
作为第三杂质区域的P型杂质区域(P+)15位于P阱12中，并且位于在俯视观察时与栅电极20的第二端部相比靠外侧的N型杂质区域14的上层，且与N型杂质区域14相接。以此方式，通过在从光电二极管的N型杂质区域13被传输信号电荷的N型杂质区域14的上层设置P型杂质区域(钉扎层)15，从而能够减少由残留在N型杂质区域14中的电荷形成的暗电流。另外，在本申请发明中，“上”表示与N型硅基板11的主面(图1(B)中的上表面)垂直的方向之中的从主面朝向栅电极20的方向。
然而，当在N型杂质区域14上设置高浓度的P型杂质区域(钉扎层)15时，有可能会在从光电二极管传输信号电荷的路径上产生势垒(barrier)，此外，被传输至传输目的地的N型杂质区域14的信号电荷会发生逆流，从而引起传输不良。
因此，根据本实施方式，通过在与栅电极20的第二端部相比靠内侧的P阱12中也设置N型杂质区域14，从而能够对信号电荷的传输路径上的势垒的产生进行抑制。固态成像元件的特性根据N型杂质区域14在俯视观察时与栅电极20重叠的长度(重叠量)d而发生变化。
图2为表示传输目的地的杂质区域和传输栅电极的重叠量与固态成像元件的余像以及输出的关系的图。在图2中，实线表示余像电压(任意单位)相对于重叠量d(μm)的变化，虚线表示输出电压(任意单位)相对于重叠量d(μm)的变化。另外，图2所示的特性为，在图1所示的栅电极20的栅极长度L为3μm的情况下被测量出的特性。
如图2所示，可知当重叠量d为负值时余像电压剧增，因此在信号电荷的传输路径上产生了较大的势垒。另一方面，可知当重叠量d为正值时余像电压减少，因此抑制了信号电荷的传输路径上的势垒的产生。
此外，当重叠量d为负值时信号电荷的传输路径被中断，因此输出电压下降。这也是由于较大的势垒这一原因。另一方面，当重叠量d过大时，在传输栅电极断开时势垒将下降，从而被存储于光电二极管的N型杂质区域13中的信号电荷会漏出，因此输出电压将下降。
以此方式，虽然当重叠量d大于0μm时余像电压将下降，但由于当重叠量d超过1μm时输出电压将大幅度地下降，因此优选为重叠量d处于0μm＜d≤1μm的范围内。在此，重叠量1μm相当于栅极长度3μm的1/3。由此，能够在固态成像元件的输出电压基本未下降的范围内，对信号电荷的传输路径上的势垒的产生进行抑制，从而使余像电压下降。此外，由于当重叠量d超过0.5μm时输出电压会开始下降，因此进一步优选为重叠量d处于0μm＜d≤0.5μm的范围内。在此，重叠量0.5μm相当于栅极长度3μm的1/6。
制造方法1
接下来，对图1所示的固态成像元件的制造方法进行说明。
图3为用于对图1所示的固态成像元件的制造方法进行说明的工序图。作为用于固态成像元件的制造的半导体基板，优选为使用杂质浓度为1×1014atoms/cm3数量级的N型半导体基板，或者杂质浓度为从1×1014atoms/cm3数量级的后半至1×1015atoms/cm3数量级的前半的P型半导体基板。在下文中，作为一个示例而对使用了杂质浓度为1×1014atoms/cm3数量级的N型硅基板11(参照图1)的情况进行说明。
向N型硅基板11的表面注入硼等P型的杂质离子，并通过实施热处理而使杂质离子热扩散，从而如图3(A)所示，在N型硅基板11中形成P阱(P--)12。另外，也可以通过以多级的方式(改变加速能量而多次)注入P型的杂质离子或者以高能量注入P型的杂质离子，从而形成P阱12。P阱12的杂质浓度例如优选为1×1015atoms/cm3左右。并且，在N型硅基板11的表面上，通过LOCOS(local oxidation of silicon：硅局部氧化)法等而形成成为元件分离区的氧化膜(未图示)，并且形成作为离子注入时的透过膜的硅氧化膜(未图示)。
接下来，如图3(B)所示，通过光刻技术而在P阱12上形成光刻胶31。在光刻胶31上，在成为光电二极管的区域处形成开口。并且，通过以该光刻胶31为掩膜而向P阱12注入N型的杂质离子，从而在P阱12中形成光电二极管的N型杂质区域(N-)13。
上述的离子注入优选为采用如下方式，即，例如使用磷离子而以1.2MeV～150keV左右的加速能量来实施多级的注入，并且在N型杂质区域13中形成杂质浓度从较深侧趋向较浅侧而变浓的杂质曲线。此外，优选为，以杂质浓度成为1×1015atoms/cm3～1×1016atoms/cm3左右的方式来实施离子注入，以便之后形成在N型杂质区域13与周围的P型杂质扩散层之间的耗尽层使光电二极管的N型杂质区域13耗尽。
另外，虽然在本实施方式中，在N型硅基板11中形成P阱12，并在P阱12中形成N型杂质区域13，但也可以通过外延生长法而在N型硅基板11上形成P型硅层，并在该P型硅层中形成N型杂质区域13。
接下来，如图3(C)所示，将光刻胶31去除，并通过光刻技术而在N型硅基板11上形成光刻胶32。在光刻胶32上，在成为电荷传输目的地的区域处形成开口。并且，通过以该光刻胶32为掩膜而向P阱12注入N型的杂质离子，从而在P阱12中形成N型杂质区域(N+)14。N型杂质区域14的杂质浓度被调节为高于光电二极管的N型杂质区域13的杂质浓度。
上述的离子注入例如使用砷离子或者磷离子来实施。作为使用磷离子的情况下的注入条件，优选为，例如将加速能量设为100keV～150keV左右，将剂量设为1×1012atoms/cm2～5×1014atoms/cm2左右，将注入角度设为7°左右。
接下来，如图3(D)所示，通过在将光刻胶32去除，并将作为透过膜而使用的硅氧化膜剥离之后，重新形成栅极绝缘氧化膜，并且对多晶硅等进行成膜并进行图案形成，从而在P阱12上隔着栅极绝缘膜19而形成栅电极(传输栅电极)20。此时，以栅电极20具有在俯视观察时与N型杂质区域14重叠的部分的方式而对掩膜的位置进行调节。另外，掩膜的位置的调节也可以在形成N型杂质区域14时实施。
接下来，如图3(E)所示，在形成有栅电极20等的N型硅基板11上，通过光刻技术而形成光刻胶34。并且，通过以栅电极20以及光刻胶34为掩膜而向P阱12注入P型的杂质离子，从而在P阱12中形成位于N型杂质区域14的上层且与N型杂质区域14相接的P型杂质区域(钉扎层P+)15。此时，也可以在N型杂质区域13中形成P型杂质区域(钉扎层)。
上述的离子注入例如使用硼离子来实施。将P型杂质区域15的杂质浓度设为例如1×1017atoms/cm3～1×1018atoms/cm3左右。作为注入条件，例如在使用BF2+离子的情况下，优选为，将加速能量设为40keV左右，将剂量设为5×1012atoms/cm2～5×1013atoms/cm2左右，将注入角度设为7°左右。
接下来，如图3(F)所示，将光刻胶34剥离。之后，在形成有P型杂质区域15等的N型硅基板11上形成层间绝缘膜，并在层间绝缘膜上形成接触孔。并且，在层间绝缘膜上形成铝(Al)等的配线层，并穿过接触孔而实施配线，从而完成固态成像元件。配线层也可以根据需要而设为多层。此外，也可以在N型硅基板11上同时形成次级的晶体管等电路元件。
在上文中，对以栅电极20具有在俯视观察时与N型杂质区域14重叠的部分的方式而对掩膜的位置实施调节的情况进行了说明。然而，也可以预先对形成N型杂质区域14和栅电极20时所使用的掩膜的位置进行校准，并且在形成N型杂质区域14时，向形成栅电极20的区域的下方倾斜地注入杂质离子。此时的注入角度优选为，例如相对于与N型硅基板11垂直的垂直方向而设为30°～45°左右。
第二实施方式
图4为表示本发明的第二实施方式所涉及的固态成像元件的图。图4(A)为俯视图，图4(B)为图4(A)所示的4B-4B'处的剖视图，图4(C)为图4(A)所示的4C-4C'处的剖视图。
第二实施方式所涉及的固态成像元件还包括被设置在P阱12中的P型杂质区域(P-)16以作为第四杂质区域。P型杂质区域16位于P阱12中，且位于N型杂质区域14与栅极绝缘膜19之间，并且与N型杂质区域14以及栅极绝缘膜19相接。此外，P型杂质区域16具有与P型杂质区域(钉扎层P+)15的杂质浓度相比较低的杂质浓度。对于其他方面，第二实施方式与第一实施方式相同。
制造方法2
接下来，对图4所示的固态成像元件的制造方法进行说明。
图5为用于对图4所示的固态成像元件的制造方法进行说明的工序图。由于图5(A)至图5(C)与图3(A)至图3(C)相同，因此省略其说明。
如图5(D)所示，通过以形成N型杂质区域14时所使用的光刻胶32为掩膜而向N型杂质区域14注入P型的杂质离子，从而在P阱12中形成与N型杂质区域14相接的P型杂质区域(P-)16。P型杂质区域16具有与P型杂质区域(钉扎层P+)15的杂质浓度相比较低的杂质浓度。
上述的离子注入例如使用硼离子来实施。作为使用硼离子的情况下的注入条件，优选为，例如将加速能量设为20keV左右，将剂量设为1×1012atoms/cm2～1×1013atoms/cm2左右，将注入角度设为7°左右。
接下来，如图5(E)所示，通过在将光刻胶32去除，并将作为透过膜而使用的硅氧化膜剥离之后，重新形成栅极绝缘氧化膜，并且对多晶硅等进行成膜并进行图案形成，从而在P阱12上隔着栅极绝缘膜19而形成栅电极(传输栅电极)20。此时，以栅电极20具有在俯视观察时与N型杂质区域14以及P型杂质区域16重叠的部分的方式而对掩膜的位置进行调节。另外，掩膜的位置的调节也可以在形成N型杂质区域14以及P型杂质区域16时实施。
接下来，如图5(F)所示，在形成有栅电极20等的N型硅基板11(参照图4)上，通过光刻技术而形成光刻胶34。并且，通过以栅电极20以及光刻胶34为掩膜而向P阱12注入P型的杂质离子，从而在P阱12中形成位于N型杂质区域14的上层且与N型杂质区域14相接的P型杂质区域(钉扎层P+)15。此时，也可以在N型杂质区域13中形成P型杂质区域(钉扎层)。
接下来，如图5(G)所示，将光刻胶34剥离。之后的工序与在第一实施方式中所说明的内容相同。在上文中，对以栅电极20具有在俯视观察时与N型杂质区域14以及P型杂质区域16重叠的部分的方式而对掩膜的位置进行调节的情况进行了说明。
然而，也可以预先对形成栅电极20和N型杂质区域14以及P型杂质区域16时所使用的掩膜的位置进行校准，并且在形成N型杂质区域14时，向形成栅电极20的区域的下方倾斜地注入杂质离子。此时的注入角度优选为，例如相对于与N型硅基板11垂直的垂直方向而设为30°～45°左右。
此外，也可以在形成P型杂质区域16时，向形成栅电极20的区域的下方倾斜地注入杂质离子。虽然此时的注入角度优选为，例如相对于与N型硅基板11垂直的垂直方向而设为30°～45°左右，但为了不产生势垒，也可以设为7°左右。
第三实施方式
图6为表示本发明的第三实施方式所涉及的固态成像元件的图。图6(A)为俯视图，图6(B)为图6(A)所示的6B-6B'处的剖视图，图6(C)为图6(A)所示的6C-6C'处的剖视图。
第三实施方式所涉及的固态成像元件除了P型杂质区域(P-)16之外，还包括被设置在P阱12中的N型杂质区域(N-)17以作为第五杂质区域。N型杂质区域17位于P阱12中，且从栅极绝缘膜19的下部起延伸至N型杂质区域14的下部，并且与栅极绝缘膜19以及N型杂质区域14相接。此外，N型杂质区域17具有与N型杂质区域(N+)14的杂质浓度相比较低的杂质浓度。关于其他方面，第三实施方式与第二实施方式相同。
制造方法3
接下来，对图6所示的固态成像元件的制造方法进行说明。
图7为用于对图6所示的固态成像元件的制造方法进行说明的工序图。由于图7(A)至图7(D)与图5(A)至图5(D)相同，因此省略其说明。
如图7(E)所示，将光刻胶32去除，并通过光刻技术而在N型硅基板11(参照图6)上形成光刻胶33。光刻胶33与光刻胶32相比，其开口向N型杂质区域13的方向(图中的左方)被扩大。并且，通过以该光刻胶33为掩膜而向P阱12注入N型的杂质离子，从而在P阱12中形成从P阱12的表面起延伸至N型杂质区域14的下部且与N型杂质区域14相接的N型杂质区域(N-)17。
N型杂质区域17具有与N型杂质区域(N+)14的杂质浓度相比较低的杂质浓度，并且以N型杂质区域17中的杂质离子的注入深度与N型杂质区域14中的杂质离子的注入深度相比较深的方式来对离子注入进行调节。上述的离子注入例如使用磷离子来实施。作为使用磷离子的情况下的注入条件，优选为，例如将加速能量设为200keV～350keV左右，将剂量设为5×1011atoms/cm2～1×1013atoms/cm2左右，将注入角度设为7°左右。
接下来，如图7(F)所示，通过在将光刻胶33去除，并将作为透过膜而使用的硅氧化膜剥离之后，重新形成栅极绝缘氧化膜，并且对多晶硅等进行成膜并进行图案形成，从而在P阱12上隔着栅极绝缘膜19而形成栅电极(传输栅电极)20。此时，以栅电极20具有在俯视观察时与N型杂质区域17、N型杂质区域14以及P型杂质区域16重叠的部分的方式而对掩膜的位置进行调节。
接下来，如图7(G)所示，在形成有栅电极20等的N型硅基板11上，通过光刻技术而形成光刻胶34。并且，通过以栅电极20以及光刻胶34为掩膜而向P阱12注入P型的杂质离子，从而在P阱12中形成位于N型杂质区域14的上层且与N型杂质区域14相接的P型杂质区域(钉扎层P+)15。此时，也可以在N型杂质区域13中形成P型杂质区域(钉扎层)。
接下来，如图7(H)所示，将光刻胶34剥离。之后的工序与在第一实施方式中所说明的内容相同。
第三实施方式的改变例
图8为表示本发明的第三实施方式的改变例所涉及的固态成像元件的图。图8(A)为俯视图，图8(B)为图8(A)所示的8B-8B'处的剖视图，图8(C)为图8(A)所示的8C-8C'处的剖视图。
如图8所示，在第三实施方式的改变例中，N型杂质区域(N-)17从N型杂质区域14的下部起延伸至在俯视观察时与N型杂质区域14的正面端部(与栅极宽度方向大致平行的N型杂质区域13侧的端部)相比靠外侧的区域，并且延伸至在俯视观察时与N型杂质区域14的两个侧面端部(与栅极长度方向大致平行的端部)相比靠外侧的区域。
由此，N型杂质区域17不仅对来自正面的载流子的流动进行控制，而且对来自侧面的载流子的流动进行控制，从而能够进一步有助于残留电荷的减少等。从在正面方向与侧面方向上形成相同的结构这一观点出发，优选为，N型杂质区域17相对于N型杂质区域14的在侧面方向上的突出量与在正面方向上的突出量大致相等。关于其他方面，第三实施方式的改变例与第三实施方式相同。
第四实施方式
图9为表示本发明的第四实施方式所涉及的固态成像元件的图。图9(A)为俯视图，图9(B)为图9(A)所示的9B-9B'处的剖视图，图9(C)为图9(A)所示的9C-9C'处的剖视图。
第四实施方式所涉及的固态成像元件省略了图6所示的第三实施方式中的P型杂质区域(P-)16。关于其他方面，第四实施方式与第三实施方式相同。
制造方法4
接下来，对图9所示的固态成像元件的制造方法进行说明。
图10为用于对图9所示的固态成像元件的制造方法进行说明的工序图。由于图10(A)至图10(C)与图7(A)至图7(C)相同，因此省略其说明。
如图10(D)所示，将光刻胶32去除，并通过光刻技术而在N型硅基板11(参照图9)上形成光刻胶33。光刻胶33与光刻胶32相比，其开口向N型杂质区域13的方向(图中的左方)被扩大。并且，通过以该光刻胶33为掩膜而向P阱12注入N型的杂质离子，从而在P阱12中形成从P阱12的表面起延伸至N型杂质区域14的下部且与N型杂质区域14相接的N型杂质区域(N-)17。
接下来，如图10(E)所示，通过在将光刻胶33去除，并将作为透过膜而使用的硅氧化膜剥离之后，重新形成栅极绝缘氧化膜，并且对多晶硅等进行成膜并进行图案形成，从而在P阱12上隔着栅极绝缘膜19而形成栅电极(传输栅电极)20。此时，以栅电极20具有在俯视观察时与N型杂质区域17以及N型杂质区域14重叠的部分的方式而对掩膜的位置进行调节。
接下来，如图10(F)所示，在形成有栅电极20等的N型硅基板11上，通过光刻技术而形成光刻胶34。并且，通过以栅电极20以及光刻胶34为掩膜而向P阱12注入P型的杂质离子，从而在P阱12中形成位于N型杂质区域14的上层且与N型杂质区域14相接的P型杂质区域(钉扎层P+)15。此时，也可以在N型杂质区域13中形成P型杂质区域(钉扎层)。
接下来，如图10(G)所示，将光刻胶34剥离。之后的工序与在第一实施方式中所说明的内容相同。
第四实施方式的改变例
图11为表示本发明的第四实施方式的改变例所涉及的固态成像元件的图。图11(A)为俯视图，图11(B)为图11(A)所示的11B-11B'处的剖视图，图11(C)为图11(A)所示的11C-11C'处的剖视图。
如图11所示，在第四实施方式的改变例中，N型杂质区域(N-)17从N型杂质区域14的下部起延伸至在俯视观察时与N型杂质区域14的正面端部(与栅极宽度方向大致平行的N型杂质区域13侧的端部)相比靠外侧的区域，并且延伸至在俯视观察时与N型杂质区域14的两个侧面端部(与栅极长度方向大致平行的端部)相比靠外侧的区域。
由此，N型杂质区域17不仅对来自正面的载流子的流动进行控制，而且对来自侧面的载流子的流动进行控制，从而能够进一步有助于残留电荷的减少等。从在正面方向与侧面方向上形成相同的结构这一观点出发，优选为N型杂质区域17相对于N型杂质区域14的在侧面方向上的突出量与在正面方向上的突出量大致相等。关于其他方面，第四实施方式的改变例与第四实施方式相同。
接下来，对本发明的第一实施方式至第四实施方式所涉及的固态成像元件的信号电荷的传输路径中的电势的状态在与现有例进行比较的同时进行说明。
图12为模式化地表示现有例所涉及的固态成像元件与电势的状态的图。图13至图16为分别模式化地表示本发明的第一实施方式至第四实施方式所涉及的固态成像元件与电势的状态的图。
图12(A)至图16(A)为固态成像元件的剖视图。此外，图12(B)至图16(B)表示在图12(A)至图16(A)所示的X-Y处，传输栅电极导通时的电势(实线)与传输栅电极断开时的电势(虚线)。
如图12(A)所示，在现有例中，N型杂质区域14以及P型杂质区域15位于与栅电极20的第二端部(图中右侧的端部)相比靠外侧的P阱12中。在该情况下，如图12(B)所示，在传输栅电极的出口处产生势垒，未被传输而剩余的电荷成为余像现象的原因。
如图13(A)所示，在本发明的第一实施方式中，N型杂质区域14还位于与栅电极20的第二端部(图中右侧的端部)相比靠内侧的P阱12中。在该情况下，如图13(B)所示，由于能够降低传输栅电极的出口处的势垒，因此实现了残留电荷较少的传输。
如图14(A)所示，在本发明的第二实施方式中，追加了位于N型杂质区域14与栅极绝缘膜19之间的P型杂质区域(P-)16。P型杂质区域16具有与P型杂质区域(钉扎层P+)15的杂质浓度相比较低的杂质浓度。
在该情况下，由于P型杂质区域16实现对势阱的产生进行抑制的作用，因此如图14(B)所示，能够以在信号电荷的输送路径上不产生势垒、势阱的方式而对各部的尺寸或杂质浓度进行调节。
如图15(A)所示，在本发明的第三实施方式中，除了P型杂质区域(P-)16以外，还追加了从栅极绝缘膜19的下部起延伸至N型杂质区域14的下部且与栅极绝缘膜19以及N型杂质区域14相接的N型杂质区域(N-)17。N型杂质区域17具有与N型杂质区域(N+)14的杂质浓度相比较低的杂质浓度。
在该情况下，由于如图15(B)所示那样，几乎未产生势垒、势阱，因此实现了具有平缓的曲线的信号电荷的传输路径。此外，通过追加N型杂质区域17，从而在信号电荷的传输路径中从N型杂质区域13至最初的电位阶跃为止的距离变短。由此，在传输栅电极断开时，电位阶跃实现阻挡电荷的作用，从而具有防止被传输至N型杂质区域14的信号电荷的逆流的效果。
如图16(A)所示，虽然在本发明的第四实施方式中省略了图15(A)所示的P型杂质区域(P-)16，但是设置有从栅极绝缘膜19的下部起延伸至N型杂质区域14的下部且与栅极绝缘膜19以及N型杂质区域14相接的N型杂质区域(N-)17。N型杂质区域17具有与N型杂质区域(N+)14的杂质浓度相比较低的杂质浓度。
在该情况下，如图16(B)所示，N型杂质区域(N-)17与N型杂质区域(N+)14的边界部分处的势阱与现有例中的势垒相比变小。此外，与第三实施方式相同，在传输栅电极断开时，电位阶跃实现阻挡电荷的作用，从而具有防止被传输的信号电荷的逆流的效果。
虽然在上述的实施方式中，对在P型的半导体层中形成N型杂质区域等的情况进行了说明，但本发明并不限定于以上所说明的实施方式。例如，本发明也能够应用于在N型的半导体层中形成P型杂质区域等的情况中。如此，在该技术领域中具有公知常识的人员能够在本发明的技术思想内实施多种改变。
符号说明
11：N型硅基板；12：P阱；13、14、17：N型杂质区域；15、16：P型杂质区域；19：栅极绝缘膜；20：栅电极；31～34：光刻胶。
Claims (7)
1.一种固态成像元件，具备：
第一导电型的半导体层；
栅极绝缘膜，其位于所述半导体层上；
栅电极，其位于所述栅极绝缘膜上；
第二导电型的第一杂质区域，其位于所述半导体层内，并且至少位于在俯视观察时与所述栅电极的第一端部相比靠外侧的区域内；
第二导电型的第二杂质区域，其位于所述半导体层内，并且位于在俯视观察时与所述栅电极的对置于第一端部的第二端部相比靠外侧以及内侧的区域内；
第一导电型的第三杂质区域，其位于所述半导体层内，并且位于在俯视观察时与所述栅电极的第二端部相比靠外侧的所述第二杂质区域的上层，且与所述第二杂质区域相接，
所述第一杂质区域构成光电二极管，
所述第二杂质区域对从光电二极管传输来的电荷进行存储。
2.如权利要求1所述的固态成像元件，其中，
还具备第一导电型的第四杂质区域，所述第四杂质区域位于所述半导体层内，且位于所述第二杂质区域与所述栅极绝缘膜之间并与所述第二杂质区域以及所述栅极绝缘膜相接，并且具有与所述第三杂质区域的杂质浓度相比较低的杂质浓度。
3.如权利要求1或2所述的固态成像元件，其中，
还具备第二导电型的第五杂质区域，所述第五杂质区域位于所述半导体层内，且从所述栅极绝缘膜的下部起延伸至所述第二杂质区域的下部并与所述栅极绝缘膜以及所述第二杂质区域相接，并且具有与所述第二杂质区域的杂质浓度相比较低的杂质浓度。
4.如权利要求1或2所述的固态成像元件，其中，
所述第二杂质区域在俯视观察时与所述栅电极重叠的长度大于零且在所述栅电极的长度的1/3以下。
5.一种固态成像元件的制造方法，包括：
工序(a)，通过以第一光刻胶为掩膜而向第一导电型的半导体层注入第二导电型的杂质离子，从而在所述半导体层内形成第二导电型的第一杂质区域；
工序(b)，通过以第二光刻胶为掩膜而向所述半导体层注入第二导电型的杂质离子，从而在所述半导体层内形成第二导电型的第二杂质区域；
工序(c)，在所述半导体层上，隔着栅极绝缘膜而形成具有在俯视观察时与所述第二杂质区域重叠的部分的栅电极；
工序(d)，通过以所述栅电极以及第三光刻胶为掩膜而向所述半导体层注入第一导电型的杂质离子，从而在所述半导体层内形成位于所述第二杂质区域的上层并与所述第二杂质区域相接的第一导电型的第三杂质区域，
所述第一杂质区域构成光电二极管，
所述第二杂质区域对从光电二极管传输来的电荷进行存储。
6.如权利要求5所述的固态成像元件的制造方法，其中，
还具备工序(e)，所述工序(e)在工序(c)之前，通过以所述第二光刻胶为掩膜而向所述第二杂质区域注入第一导电型的杂质离子，从而在所述半导体层内形成第一导电型的第四杂质区域，所述第四杂质区域与所述第二杂质区域相接，并且具有与所述第三杂质区域的杂质浓度相比较低的杂质浓度。
7.如权利要求5或6所述的固态成像元件的制造方法，其中，
还具备工序(f)，所述工序(f)在工序(c)之前，通过以第四光刻胶为掩膜而向所述半导体层注入第二导电型的杂质离子，从而在所述半导体层内形成第二导电型的第五杂质区域，所述第五杂质区域从所述半导体层的表面起延伸至所述第二杂质区域的下部并与所述第二杂质区域相接，并且具有与所述第二杂质区域的杂质浓度相比较低的杂质浓度。
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Families Citing this family (3)
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| KR102516860B1 (ko) * | 2020-09-24 | 2023-03-31 | 한국과학기술원 | 임의 배열된 금속 나노입자를 이용한 실리콘 광검출기 및 그 제작방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690423B1 (en) * | 1998-03-19 | 2004-02-10 | Kabushiki Kaisha Toshiba | Solid-state image pickup apparatus |
| JP2005109439A (ja) * | 2003-09-09 | 2005-04-21 | Seiko Epson Corp | 固体撮像装置及びその製造方法 |
| CN101615621A (zh) * | 2008-06-27 | 2009-12-30 | 索尼株式会社 | 固体摄像装置和电子装置 |
| CN101853867A (zh) * | 2009-03-31 | 2010-10-06 | 索尼公司 | 固态成像装置及其制造方法和电子设备 |
| CN101859787A (zh) * | 2009-04-10 | 2010-10-13 | 夏普株式会社 | 固态图像捕捉元件及其驱动、制造方法及电子信息设备 |
| CN102169883A (zh) * | 2010-01-27 | 2011-08-31 | 索尼公司 | 固态成像装置及其制造方法、电子设备 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7105793B2 (en) * | 2003-07-02 | 2006-09-12 | Micron Technology, Inc. | CMOS pixels for ALC and CDS and methods of forming the same |
| US8072520B2 (en) | 2004-08-30 | 2011-12-06 | Micron Technology, Inc. | Dual pinned diode pixel with shutter |
| KR100672688B1 (ko) * | 2005-06-07 | 2007-01-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서의 제조방법 |
| JP4313789B2 (ja) * | 2005-07-29 | 2009-08-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体撮像装置およびその製造方法 |
| KR100809322B1 (ko) * | 2006-01-12 | 2008-03-05 | 삼성전자주식회사 | 이미지 센서 제조 방법 및 이에 따라 제조된 이미지 센서 |
| US7795655B2 (en) * | 2006-10-04 | 2010-09-14 | Sony Corporation | Solid-state imaging device and electronic device |
| KR100836507B1 (ko) * | 2006-12-27 | 2008-06-09 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서의 제조방법 |
| KR100806783B1 (ko) * | 2006-12-29 | 2008-02-27 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 형성 방법 |
| US8569807B2 (en) * | 2009-09-01 | 2013-10-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Backside illuminated image sensor having capacitor on pixel region |
| JP5083380B2 (ja) * | 2010-06-25 | 2012-11-28 | ソニー株式会社 | 固体撮像装置及び電子機器 |
| JP2012009652A (ja) * | 2010-06-25 | 2012-01-12 | Panasonic Corp | 固体撮像装置およびその製造方法 |
| JP2015026679A (ja) * | 2013-07-25 | 2015-02-05 | 株式会社東芝 | 固体撮像装置 |
-
2015
- 2015-07-22 JP JP2015145271A patent/JP6623594B2/ja active Active
-
2016
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- 2016-07-21 CN CN201610580088.8A patent/CN106373972B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690423B1 (en) * | 1998-03-19 | 2004-02-10 | Kabushiki Kaisha Toshiba | Solid-state image pickup apparatus |
| JP2005109439A (ja) * | 2003-09-09 | 2005-04-21 | Seiko Epson Corp | 固体撮像装置及びその製造方法 |
| CN101615621A (zh) * | 2008-06-27 | 2009-12-30 | 索尼株式会社 | 固体摄像装置和电子装置 |
| CN101853867A (zh) * | 2009-03-31 | 2010-10-06 | 索尼公司 | 固态成像装置及其制造方法和电子设备 |
| CN101859787A (zh) * | 2009-04-10 | 2010-10-13 | 夏普株式会社 | 固态图像捕捉元件及其驱动、制造方法及电子信息设备 |
| CN102169883A (zh) * | 2010-01-27 | 2011-08-31 | 索尼公司 | 固态成像装置及其制造方法、电子设备 |
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