CN106357273A - ∑‑δ调制器 - Google Patents

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Abstract

一种∑‑Δ调制器，其包括：彼此串联的多个滤波器级，其中所述多个滤波器级中的至少一个被配置成提供滤波器输出信号；以及多个增益级，每个增益级被配置成提供增益输出信号。所述∑‑Δ调制器还包括：滤波器输出切换元件，所述滤波器输出切换元件被配置成将所述滤波器输出信号选择性地耦合到所述多个增益级中的一个增益级的输入端；以及多个滤波器输入切换元件。所述多个滤波器输入切换元件中的每一个与所述多个滤波器级中的一个相关联，其中所述多个滤波器输入切换元件被配置成将所述增益级输出信号中的一个选择性地耦合到所述多个滤波器级中的其相关联的一个滤波器级的输入端。

Description

∑-Δ调制器
技术领域
本说明书涉及一种∑-Δ调制器和操作∑-Δ调制器的方法。
背景技术
无
发明内容
根据本发明的第一方面，提供一种∑-Δ调制器，所述∑-Δ调制器包括：
彼此串联的多个滤波器级，其中所述多个滤波器级中的至少一个被配置成提供滤波器输出信号；
多个增益级，每个增益级被配置成提供增益输出信号；
滤波器输出切换元件，所述滤波器输出切换元件被配置成将滤波器输出信号选择性地耦合到多个增益级中的一个增益级的输入端；
多个滤波器输入切换元件，所述多个滤波器输入切换元件中的每一个与多个滤波器级中的一个相关联，其中所述多个滤波器输入切换元件被配置成将增益级输出信号中的一个选择性地耦合到多个滤波器级中的其相关联的一个滤波器级的输入端。
此∑-Δ调制器可在高速度或低功率下操作，同时减小经历亚稳定性问题的概率。
在一个或多个实施例中，增益级彼此交错/并联。
在一个或多个实施例中，多个增益级中的每一个被配置成：
当其耦合到滤波器输出信号时：处理滤波器输出信号以便提供增益输出信号，且对滤波器输出信号采样以便确定经采样滤波器输出信号；以及
当其并不耦合到滤波器输出信号时：处理经采样滤波器输出信号以便提供增益输出信号。
在一个或多个实施例中，∑-Δ调制器另外包括控制器，所述控制器被配置成：将FOSE控制信号提供到滤波器输出切换元件，其中所述FOSE控制信号被配置成依次循序地将滤波器输出信号选择性地耦合到多个增益级中的每一个。
在一个或多个实施例中，控制器被配置成：将FISE控制信号提供到所述多个滤波器输入切换元件，其中所述FISE控制信号被配置成依次循序地将增益级输出信号中的每一个选择性地耦合到其相关联滤波器级的输入端。
在一个或多个实施例中，控制器被配置成提供FISE控制信号和FOSE控制信号，使得针对第一时钟脉冲：
FOSE控制信号被配置成将滤波器输出信号选择性地耦合到所述多个增益级中的一个特定增益级；以及
FISE控制信号被配置成将所述多个增益级中的所述一个特定增益级选择性地耦合到串联中的最后一个滤波器级的输入端。
在一个或多个实施例中，控制器被配置成提供FISE控制信号和FOSE控制信号，使得针对每个后续时钟脉冲：
FISE控制信号被配置成将所述多个增益级中的所述一个特定增益级选择性地耦合到滤波器级的串联中的前一个滤波器级的输入端。
在一个或多个实施例中，∑-Δ调制器另外包括输出切换元件，所述输出切换元件被配置成将增益级输出信号中的一个选择性地耦合到∑-Δ调制器的输出端。
在一个或多个实施例中，多个滤波器级的串联中的最后一个滤波器级被配置成提供滤波器输出信号。
在一个或多个实施例中，所述多个滤波器级中的不只一个滤波器级被配置成一起提供滤波器输出信号。
在一个或多个实施例中，∑-Δ调制器另外包括多个加法器。每个加法器可与多个滤波器级中的一个相关联，且还可与多个滤波器输入切换元件中的一个相关联。每个加法器可包括：第一输入端，所述第一输入端被配置成从滤波器级的串联中的前一个滤波器级接收先前滤波器级输入信号，或在不存在前一个滤波器级的情况下接收三角积分输入信号；第二输入端，所述第二输入端被配置成从所述多个滤波器输入切换元件中的相关联的一个接收反馈信号；以及输出端，所述输出端被配置成将下一滤波器级输入信号提供到其相关联滤波器级。
在一个或多个实施例中，∑-Δ调制器另外包括多个反馈组件。所述多个反馈组件中的每一个可与多个滤波器输入切换元件中的一个相关联，且还可与多个加法器中的一个相关联。每个反馈组件可被配置成：从其相关联滤波器输入切换元件接收增益级输出信号，对所接收的增益级输出信号执行数/模转换，且将反馈信号提供到其相关联加法器。
在一个或多个实施例中，多个反馈组件包括多个反馈DAC。在一个或多个实施例中，多个反馈组件包括模拟组件。
可提供一种∑-Δ调制器，其包括：
第一滤波器级；
第二滤波器级，所述第二滤波器级与第一滤波器级串联，其中所述第一滤波器级和/或所述第二滤波器级被配置成提供滤波器输出信号；
第一增益级，所述第一增益级被配置成提供第一增益输出信号；
第二增益级，所述第二增益级被配置成提供第二增益输出信号；
滤波器输出切换元件，所述滤波器输出切换元件被配置成将滤波器输出信号选择性地耦合到第一增益级和第二增益级中的一个；
第一滤波器输入切换元件，所述第一滤波器输入切换元件被配置成将第一增益级输出信号或第二增益级输出信号选择性地耦合到第一滤波器级的输入端；以及
第二滤波器输入切换元件，所述第二滤波器输入切换元件被配置成将第一增益输出信号或第二增益输出信号选择性地耦合到第二滤波器级的输入端。
可提供一种∑-Δ调制器，所述∑-Δ调制器包括在所述∑-Δ调制器的前向路径中的环路滤波器和在所述∑-Δ调制器的反馈路径中的量化器。量化器可具有彼此并联的两个或两个以上增益级。环路滤波器的输出可以选择性地可耦合到量化器中的多个增益级中的一个。多个增益级的输出可以选择性地可耦合到环路滤波器中的多个环路滤波器节点中的一个。
可提供一种包括本文中所公开的任何∑-Δ调制器的集成电路。
根据本发明的另一方面，提供操作∑-Δ调制器的方法，所述∑-Δ调制器包括：
彼此串联的多个滤波器级；以及
多个增益级；
所述方法包括：
将串联中的多个滤波器级中的至少一个滤波器级的输出端选择性地耦合到多个增益级中的一个增益级的输入端；以及
将多个增益级中的一个增益级的输出端选择性地耦合到多个滤波器级中的相关联滤波器级的输入端。
可提供一种计算机程序，所述计算机程序当在计算机上运行时致使计算机配置包括本文所公开的电路、控制器、∑-Δ调制器或装置的任何设备或执行本文所公开的任何方法。所述计算机程序可以是软件实施方案，且计算机可以被认为是任何适当的硬件，包括数字信号处理器、微控制器以及在只读存储器(ROM)、可擦除可编程只读存储器(EPROM)或电可擦除可编程只读存储器(EEPROM)中的实施方案，这些皆为非限制性实例。软件可以是汇编程序。
计算机程序可以提供于计算机可读媒体上，或可以体现为瞬态信号，所述计算机可读媒体可以是物理计算机可读媒体，例如光盘或存储器装置。此类瞬态信号可以是网络下载，包括因特网下载。
虽然本发明容许各种修改和替代形式，但其细节已经借助于实例在图式中示出且将详细地描述。然而，应理解，也可能存在除所描述的特定实施例以外的其它实施例。也涵盖落入所附权利要求书的精神和范围内的所有修改、等效物和替代实施例。
以上论述并不意图呈现当前或将来权利要求集的范围内的每一个实例实施例或每一个实施方案。以下图式和具体实施方式还例示各种实例实施例。结合附图考虑以下具体实施方式可以更全面地理解各种实例实施例。
附图说明
现将参考附图仅借助于实例描述一个或多个实施例，在附图中：
图1示出∑-Δ调制器的框图；
图2示出具有来自内部比较器增益级的输出的分布式反馈路径的四阶∑-Δ调制器；
图3示出使用交错量化器结构的∑-Δ调制器的实例实施例；
图4示出实例时序图，表示用于图3的滤波器输出切换元件的控制信号如何控制滤波器输出信号与增益级中的每一个之间的连接；
图5示出实例时序图，表示用于图3的滤波器输入切换元件的控制信号如何控制增益级输出信号与滤波器级中的每一个之间的连接；
图6a到6d示出根据图4和5的时序图操作时的图3的∑-Δ调制器；
图7示出使用交错量化器结构的∑-Δ调制器的另一实例实施例；以及
图8示意性地示出操作∑-Δ调制器的方法的实例实施例。
具体实施方式
本文中所公开的实例涉及一种具有交错/并联量化器结构的分布式∑-Δ调制器。此类∑-Δ调制器可在高速度或低功率下操作，同时减小经历亚稳定性问题的概率。并且，因为增益级中的每一个彼此并联，所以每个增益级可独立于其它增益级作出决策。这可使得减少或避免对于串行化量化器结构原本可能发生的因例如偏移等导致的任何负面影响，如下文论述。
图1示出∑-Δ调制器100的框图。调制器100为由加法器112、环路滤波器(H(s))102、量化器或模/数转换器(ADC)104和数/模转换器(DAC)106组成的反馈系统。DAC 106处于反馈路径中。
输入X 110耦合到加法器112的正输入。加法器112的输出耦合到环路滤波器(H(s))102的输入。环路滤波器(H(s))102的输出耦合到ADC 104的输入。ADC 104的输出为调制器100的输出Y 114。
为了提供反馈环路，量化器104的输出还耦合到DAC 106的输入。DAC 106的输出耦合到加法器112的负输入以提供反馈信号107。以此方式，DAC 106处于反馈路径中。
量化器104和DAC 106均由具有采样频率fs的时钟信号108计时。通常，采样频率可高于最小必需尼奎斯特率(Nyquist rate)使得调制器100被过采样。
归因于存在反馈、环路滤波器102并且∑-Δ调制器100通常很大程度上被过采样的事实，所关注的信号频带中的调制器100的量化误差根据环路滤波器102特性的反转形式成形(近似地)。并且，量化器ADC 104的量化误差在环路滤波器102的增益为高的频率区中被抑制。在环路滤波器102的增益减小的频率下，量化噪声增加。当然，可在∑-Δ调制器100的输出处放置数字抽取滤波器(未图示)以滤出带外量化噪声。
然而，因为∑-Δ调制器100为反馈系统，所以可能越来越难以使调制器100在高采样频率下保持稳定。这可能归因于例如由量化器104和/或DAC 106所导致的寄生极和电路中的任何另外的时延。∑-Δ调制器100(以及其它类型的A/D转换器)的另一方面是，量化器104的亚稳定性可导致系统中的误差，尤其是对于到量化器104的极小输入信号，这可能使性能降级。归因于以下事实发生(位)误差：进入加法器112的反馈信号107并不与经过许多数字门且可被认为是理想数字信号的输出信号114完全相同。
量化器104由于一些原因会在∑-Δ调制器100中是尤其重要的块。需要提供足够增益使得能够基于从环路滤波器102接收的极小信号作出数字决策。取决于∑-Δ调制器100的分辨率和指定的系统误码率(BER)，量化器104的必需增益可为例如约107-108。然而，决策制定过程期间量化器104的延迟对三角积分环路的稳定性具有直接影响。在实际情况中，量化器104的延迟通常小于时钟信号108的采样周期。然而，对于极高速∑-Δ调制器(举例来说，在10GHZ到20GHz下)，量化器104的最大可允许延迟时间可仅为50ps。量化器104的可达到的增益与可用时间预算直接相关。因此，越来越难以提供量化器104的足够高的增益来恰当地减小亚稳定性误差的概率，同时还提供稳定的极高速∑-Δ调制器100。
图2示出具有来自内部比较器增益级的输出的分布式反馈路径的四阶∑-Δ调制器200。在此实例中，四个量化器级G1-G4 220、222、224、226级联，各自引入1周期延迟。
∑-Δ调制器200包括在∑-Δ调制器200的前向路径中的环路滤波器228和在∑-Δ调制器200的反馈路径中的量化器230。量化器230具有四个增益级220、222、224、226。增益级220、222、224、226的输出各自耦合到环路滤波器228中的不同环路滤波器节点。以此方式，限定∑-Δ调制器中的多个反馈路径。
图2的∑-Δ调制器200处理了相对于∑-Δ调制器200的定时速度的亚稳定性方面。使用分布式比较器架构可使比较器增益要求(关于亚稳定性问题)与∑-Δ调制器200的时钟速度限制(关于调制器稳定性)脱离关系。
第四增益级G4 226的输出还(在此实例中)经由被配置成提供真数字输出信号的任选比较器234耦合到输出端214。
图2的量化器级G1-G4 220、222、224、226可展现(不同)偏移量。举例来说，量化器级G1-G4中的每一个可具有输入相关偏移。为阐释偏移的问题，考虑图2的所有量化器级G1-G4均为1位量化器的情况。如果：
(i)采样周期之后，第二量化器级G2 224的输入相关偏移大于第一量化器级G1220的所形成的输出电压，且
(ii)第二量化器级G2 224的偏移的正负号与第一量化器级G1 220的输出电压相反，
那么第二量化器级G2 222的输出正负号将与第一量化器级G1 220的输出电压的正负号相反。也就是说，第一量化器级G1 220的输出电压将被第二量化器级G2 222的偏移抑制，使得第二量化器级G2 222提供不正确的输出信号。
综上所述，归因于偏移，图2的量化器级G1-G4可针对接收为到量化器230的输入(来自环路滤波器228的输出)的特定信号产生不同决策。发生这种情况时，∑-Δ调制器200的噪声性能可能降级。并且，可能发生调制器的不稳定性，因为特定反馈路径可从负变为正。此外，例如动态效应、存储器效应等其它非理想因素可能导致此问题。因此，仅应用偏移补偿可能不足以解决一个或多个这些问题。
图3示出使用交错量化器结构而非图2的串行化结构的∑-Δ调制器300的实例实施例。在交错并联量化器结构中，增益级彼此并联。如下文将更详细地论述，∑-Δ调制器300包括若干切换元件(在此实例中，多路复用器和多路分用器)，这些切换元件控制信号如何流动穿过∑-Δ调制器300。图4和5示出用于切换元件的实例控制信号。图6a-6d以图形方式示出根据图4和5的控制信号，如何配置切换元件，且因此信号如何流动穿过∑-Δ调制器。
返回到图3，∑-Δ调制器300包括在∑-Δ调制器300的前向路径中的环路滤波器328。环路滤波器328包括彼此串联的多个滤波器级。在此实例中，环路滤波器328包括第一滤波器级F1 336、第二滤波器级F2 328、第三滤波器级F3 340和第四滤波器级F4 342。串联中的最后一个滤波器级(其在此实例中为第四滤波器级F4 342)被配置成提供滤波器输出信号(F)。如下文将参看图7论述，在其它实例中，所述多个滤波器级中的任何一个或多个可提供滤波器输出信号。
环路滤波器328包括多个加法器364、366、368、370。每个加法器与所述多个滤波器级336、338、340、342中的一个滤波器级的输入端相关联，且还与多个滤波器输入切换元件354、356、358、360中的一个滤波器输入切换元件的输出端相关联，如下文所论述。
第一加法器364具有用于接收三角积分输入信号(in)310的第一输入端，且具有用于接收第一反馈信号的第二输入端。第一加法器364的输出端将第一滤波器级输入信号提供到第一滤波器级F1 336。第二加法器366具有用于从第一滤波器级F1 336接收第一滤波器级输出信号的第一输入端，且具有用于接收第二反馈信号的第二输入端。第二加法器366的输出端将第二滤波器级输入信号提供到第二滤波器级F2 338。以类似方式，第三和第四加法器368、370与第三滤波器级F3 340和第四滤波器级F4 342相关联。每个加法器在第一输入端处从前一个滤波器级接收先前滤波器级输入信号，或在不存在前一个滤波器级的情况下接收三角积分输入信号310。每个加法器还在第二输入端处从所述多个滤波器输入切换元件中的相关联的一个接收反馈信号。加法器被配置成将下一滤波器级输入信号提供到其相关联滤波器级。在此实例中，加法器中的每一个的第一输入端为求和输入端，且第二输入端为减法输入端。以此方式，提供负反馈。加法器364、366、368、370中的每一个可被认为是环路滤波器328中的环路滤波器节点。
应了解，在其它实例中，加法器可具有两个以上输入。并且，并不总是需要特定加法器实施方案。加法器功能性可与滤波器实施方案组合。也就是说，确实必须作为离散加法器组件提供加法器功能性。并且，在一些实例中，可在加法之前执行另外的信号处理(例如滤波)。此外，如果(例如)滤波器级被复制，那么可进行到不同加法器的连接。
∑-Δ调制器300包括在∑-Δ调制器300的反馈路径中的量化器330。量化器330具有彼此并联的多个增益级。在此实例中，量化器330具有第一增益级G1 320、第二增益级G2322、第三增益级G3 324和第四增益级G4 326。增益级G1-G4 320、322、324、326中的每一个提供增益级输出信号。也就是说，第一增益级G1 320提供第一增益级输出信号，第二增益级G2 322提供第二增益级输出信号，等等。在一些实例中，不同增益级的增益值将相同。在一些实例中，可在决策制定过程期间重新配置增益值。
在此实例中，环路滤波器节点的数目与增益级的数目相同。在其它实例中，环路滤波器节点的数目可大于增益级的数目。
∑-Δ调制器300还包括滤波器输出切换元件352，所述滤波器输出切换元件352在此实例中为多路分用器。滤波器输出切换元件(FOSE)352具有接收来自环路滤波器328的滤波器输出信号的FOSE输入端，以及多个FOSE输出端，所述多个FOSE输出端中的每一个连接到增益级320、322、324、326中的一个增益级的输入端。因此，在此实例中，滤波器输出切换元件352具有四个FOSE输出端。滤波器输出切换元件352还具有FOSE控制端(所述FOSE控制端也可被称作选择输入端)，所述FOSE控制端可接收限定FOSE输入端连接到多个FOSE输出端中的哪些FOSE输出端的FOSE控制信号(滤波器输出切换元件控制信号)。以此方式，滤波器输出切换元件352可将滤波器输出信号选择性地耦合到多个增益级320、322、324、326中的一个增益级的输入端。如下文将论述，图4示出FOSE控制信号的实例时序图，所述FOSE控制信号限定滤波器输出信号可如何针对时钟信号的每个脉冲依次连接到增益级320、322、324、326中的每一个。
应了解，本文中所描述的控制信号中的每一个可由控制器(未图示)提供。
如图3中所示出，∑-Δ调制器300还包括多个滤波器输入切换元件354、356、358、360。所述多个滤波器输入切换元件354、356、358、360中的每一个与多个滤波器级F1-F4中的一个相关联。因此，还存在滤波器输入切换元件中的一个用于环路滤波器328中的加法器364、366、368、370(环路滤波器节点)中的每一个。在此实例中，滤波器输入切换元件(FISE)为多路复用器。
滤波器输入切换元件354、356、358、360中的每一个具有FISE输出端，所述FISE输出端可将反馈信号提供到相关联加法器364、366、368、370。在此实例中，反馈信号经由多个反馈组件(D1-D4)344、346、348、350中的一个间接提供。滤波器输入切换元件354、356、358、360中的每一个还具有多个FISE输入端，所述FISE输入端中的每一个连接到增益级320、322、324、326中的一个增益级的增益级输出端。因此，在此实例中，滤波器输入切换元件具有四个FISE输入端。滤波器输入切换元件还具有相应FISE控制端，所述FISE控制端可接收限定多个增益级输出端中的哪些增益级输出端连接到FISE输出端的FISE控制信号(滤波器输入切换元件控制信号)。以此方式，滤波器输入切换元件354、356、358、360可将增益级输出信号中的一个经由加法器364、366、368、370选择性地耦合到其相关联滤波器级F1-F4336、338、340、342的输入端。
在此实例中，第一滤波器输入切换元件354被配置成将以下中的一个选择性地耦合到第一滤波器级F1 336的输入端：(i)第一增益级输出信号；(ii)第二增益级输出信号；(iii)第三增益级输出信号；或(iv)第四增益级输出信号。类似地，其它滤波器输入切换元件356、358、360中的每一个可将增益级输出信号中的一个选择性地耦合到相关联滤波器级F2-F4 338、340、342的输入端。
以此方式，多个增益级320、322、324、326的输出可以各自选择性地可耦合到环路滤波器328中的多个环路滤波器节点。如下文将论述，图5示出FISE控制信号的实例时序图，所述FISE控制信号限定增益级输出信号可如何针对时钟信号的每个脉冲依次连接到滤波器级F1-F4336、338、340、342中的每一个。
∑-Δ调制器300还包括输出切换元件362，所述输出切换元件362在此实例中为多路复用器。输出切换元件(OSE)362具有：多个OSE输入端，所述OSE输入端中的每一个连接到增益级320、322、324、326中的一个增益级的输出端；以及OSE输出端，所述OSE输出端提供三角积分输出信号(y)314。因此，在此实例中，输出切换元件362具有四个OSE输入端。输出切换元件362还具有OSE控制端，所述OSE控制端可接收限定多个增益级输出端中的哪个增益级输出端连接到OSE输出端的OSE控制信号。以此方式，输出切换元件362可将增益级输出信号中的一个选择性地耦合到∑-Δ调制器300的输出端，以便提供输出信号(y)314。针对时钟信号的每个采样周期，量化器增益级320、322、324、326中的一个以旋转方式经由输出切换元件362连接到调制器的输出。输出切换元件362的选择次序对应于滤波器输出切换元件352的选择次序。
图3为具有分布式反馈路径和分布式比较器增益G1-G4的四阶∑-Δ调制器的实例。这可被认为是具有交错量化器结构的分布式∑-Δ调制器。应了解，增益级中的每一个可为一位或多位量化器，且在单个∑-Δ调制器中不必全部相同。
如上文所论述，量化器增益级320、322、324、326经由多路复用器连接到反馈组件344、346、348、350。所述多个反馈组件344、346、348、350中的每一个与多个滤波器输入切换元件354、356、358、360中的一个相关联，且还与多个加法器364、366、368、370中的一个相关联。反馈组件344、346、348、350中的每一个可处理其输入处接收的信号，且针对相关联加法器364、366、368、370以适当形式提供反馈信号作为输出信号。举例来说，反馈信号可为电流信号或电压信号。在此实例中，反馈组件344、346、348、350实施为反馈DAC。在其它实例中，反馈组件可实施为模拟组件。
每个反馈DAC可以：(i)从其相关联滤波器输入切换元件354、356、358、360接收增益级输出信号，(ii)对所接收的增益级输出信号执行数/模转换，以及(iii)将反馈信号提供到其相关联加法器364、366、368、370。反馈DAC在此实例中仅用于量化器增益级的输出，而不促成决策制定过程。因此，反馈DAC的偏移量将不会显著影响调制器的性能或导致显著不稳定性。
图4示出实例时序图，表示用于图3的滤波器输出切换元件的FOSE控制信号如何控制滤波器输出信号与增益级中的每一个之间的连接。在此实例中，FOSE控制信号依次循序地将滤波器输出信号选择性地耦合到多个增益级中的每一个。
图4示出具有采样频率fs的时钟信号400。信号还示出为与增益级中的每一个相关联：
·fG1与第一增益级(420)相关联；
·fG2与第二增益级(422)相关联；
·fG3与第三增益级(424)相关联；以及
·fG4与第四增益级(426)相关联。
当这些fG1、fG2、fG3、fG4信号中的每一个为高时，相关联增益级处于采样操作阶段，在此时间期间其连接到环路滤波器的输出端，且因此耦合到滤波器输出信号。在采样操作阶段中，增益级处理滤波器输出信号以便提供增益输出信号，并且还对滤波器输出信号采样以便确定经采样的滤波器输出信号。
当这些信号中的每一个为低时，相关联增益级处于保持操作阶段，在此时间期间相关联增益级从环路滤波器的输出端断开，且因此并不耦合到滤波器输出信号。在此保持阶段期间，增益级处理经采样滤波器输出信号以便提供增益输出信号。这样即使当增益级并不耦合到滤波器输出信号时也能够使增益输出信号精确。
在时钟信号400的每个正脉冲期间，四个增益级中的一个接收滤波器输出信号。如图4中所示出：
·针对时钟信号400的第一脉冲402，第一增益级(fG1)420处于采样操作阶段，且所有其它增益级处于保持操作阶段；
·针对时钟信号400的第二脉冲404，第二增益级(fG2)422处于采样操作阶段，且所有其它增益级处于保持操作阶段；
·针对时钟信号400的第三脉冲406，第三增益级(fG3)424处于采样操作阶段，且所有其它增益级处于保持操作阶段；以及
·针对时钟信号400的第四脉冲，第四增益级(fG4)426处于采样操作阶段，且所有其它增益级处于保持操作阶段。
随后针对时钟信号400中的后续脉冲重复此连接序列。以此方式，每个量化器增益级在时钟信号400的4个时钟循环期间进行决策。
图5示出实例时序图，表示用于图3的滤波器输入切换元件的FISE控制信号如何控制增益级输出信号与反馈DAC D1-D4中的每一个之间的连接，所述反馈DAC D1-D4依次与滤波器级F1-F4中的每一个相关联。在此实例中，FISE控制信号依次循序地将增益级输出信号中的每一个选择性地耦合到其相关联滤波器级的输入端。
图5示出具有采样频率fs的时钟信号500。这是与图4中示出的时钟信号相同的时钟信号。信号还示出为与反馈DAC D1-D4中的每一个相关联：
·D1与第一反馈DAC(544)相关联；
·D2与第二反馈DAC(546)相关联；
·D3与第三反馈DAC(548)相关联；以及
·D4与第四反馈DAC(550)相关联。
图5示出当这些D1、D2、D3、D4信号中的每一个为高时(对应于时钟信号500中的脉冲)，四个增益级中的一个连接到相关联反馈-DAC。当时钟信号500为高时，增益级进行正采样且其输出并不有效(不太有效)。因此，反馈-DAC在此实例中针对时钟脉冲的时钟信号500为低的部分连接到相关联增益元件(G1-4)。
图5的实例假定反馈DAC仅在50％的时间连接(归零DAC)。在其它实例(未图示)中，反馈DAC还可在全周期脉冲期间连接(非归零DAC)。
如图5所示：
·针对时钟信号500的第一脉冲502：
о第一反馈DAC D1 544连接到第二增益级G2；
о第二反馈DAC D2 546连接到第三增益级G3；
о第三反馈DAC D3 548连接到第四增益级G4；
о第四反馈DAC D4 550连接到第一增益级G1；
·针对时钟信号500的第二脉冲504：
о第一反馈DAC D1 544连接到第三增益级G3；
о第二反馈DAC D2 546连接到第四增益级G4；
о第三反馈DAC D3 548连接到第一增益级G1；
о第四反馈DAC D4 550连接到第二增益级G2；
·针对时钟信号500的第三脉冲506：
о第一反馈DAC D1 544连接到第四增益级G4；
о第二反馈DAC D2 546连接到第一增益级G1；
о第三反馈DAC D3 548连接到第二增益级G2；
о第四反馈DAC D4 550连接到第三增益级G3；
·针对时钟信号500的第四脉冲508：
о第一反馈DAC D1 544连接到第一增益级G1；
о第二反馈DAC D2 546连接到第二增益级G2；
о第三反馈DAC D3 548连接到第三增益级G3；
о第四反馈DAC D4 550连接到第四增益级G4。
随后针对时钟信号500中的后续脉冲重复此连接序列，使得每个增益级的输出依次循序地连接到反馈DAC中的每一个，从最后一个反馈DAC开始(当增益级对滤波器输出信号采样时)且向后经过整个串联的反馈DAC。以此方式，所述多个增益级各自选择性地耦合到环路滤波器中的多个环路滤波器节点中的一个。
当图4和5一起考虑时，且如图6a-6d中所示，可见在任何时钟脉冲(举例来说第一时钟脉冲)期间，滤波器输出信号选择性地耦合到多个增益级中的特定一个(归因于FOSE控制信号的状态)，且所述特定级的输出选择性地耦合到串联中的最后一个滤波器级的输入端(归因于FISE控制信号的状态)。随后，针对每个后续时钟脉冲，特定增益级的输出改为选择性地耦合到串联中的前一个滤波器级。以此方式，串联中的最后一个滤波器级最快获得反馈信号，且串联中的第一滤波器级获得最稳定的反馈信号，但稍后获得。这可认为是有利的，因为∑-Δ调制器可在不遭遇亚稳定性问题的情况下在高速度或低功率下操作。并且，因为增益级中的每一个正独立于其它增益级制定决策，所以可减少或避免原本可能由增益级的偏移产生的至少一些负面影响。也就是说，相同增益级(锁存器)可始终进行相同决策，使得单个增益级可将反馈信号提供到环路滤波器中的所有滤波器节点。
针对图4和5的实例，
·在当前时钟脉冲(样本-数目＝n)中正被采样的增益级连接到第四滤波器级的输入，第四滤波器级是串联中的最后一个；
·在紧接在前的时钟脉冲(样本-数目＝n-1)中被采样的增益级连接到第三滤波器级的输入；
·在其之前的时钟脉冲(样本-数目＝n-2)中被采样的增益级连接到第二滤波器级的输入；以及
·在其之前的时钟脉冲(样本-数目＝n-4)中被采样的增益级连接到第一滤波器级的输入。
在一些实例中，最亚稳定决策(第一时钟脉冲)被提供到所述级的前方具有最多增益的滤波器级。针对第二时钟脉冲，决策被提供到所述级的前方具有第二多增益的滤波器级(与其它级比较)，等等。这种方法可提供良好结果。但是，应了解，可使用不同选择次序，同时仍提供相对于串行化量化器结构的改进。
图6a到6d示出根据图4和5的时序图操作时的图3的∑-Δ调制器。
图6a示出第一时钟脉冲期间的操作，在此期间第一增益级G1正对滤波器输出信号采样，如滤波器输出切换元件652与G1之间的粗体箭头示意性地示出。此连接表示根据图4的第一时钟脉冲的操作。同样在此周期期间，G1连接到D4，G4连接到D3，G3连接到D2，且G2连接到D1。这些连接表示根据图5的第一时钟脉冲的操作。
以类似方式，图6b表示第二时钟脉冲期间图4和5的连接，图6c表示第三时钟脉冲期间图4和5的连接，且图6d表示第四时钟脉冲期间图4和5的连接。
图7示出使用交错量化器结构的∑-Δ调制器700的另一实例实施例。此处将不必再次描述已经参看图3描述过的图7的∑-Δ调制器700的特征。
∑-Δ调制器700包括在∑-Δ调制器700的前向路径中的环路滤波器728。环路滤波器728包括彼此串联的四个滤波器级736、738、740、742。在此实例中，四个滤波器级736、738、740、742中的每一个可促成且因此提供滤波器输出信号787。
∑-Δ调制器700包括滤波器级输出加法器786，所述滤波器级输出加法器786在此实例中具有四个输入端：针对个别滤波器级中的每一个滤波器级一个输入端。滤波器级输出加法器786具有提供滤波器输出信号787的输出端。
∑-Δ调制器700包括第一前馈组件C1 780、第二前馈组件C2 782和第三前馈组件C3 784。在一些实施方案中，前馈组件可将一函数应用到所接收的输入信号以便提供输出信号，例如应用加权。
第一前馈组件C1 780的输入端连接到第一滤波器级736的输出端，第二前馈组件C2782的输入端连接到第二滤波器级738的输出端，且第三前馈组件C3 784的输入端连接到第三滤波器级740的输出端。第一前馈组件C1 780、第二前馈组件C2 782和第三前馈组件C3784中的每一个的输出端连接到滤波器级输出加法器786的相应输入端。任选地，第四前馈组件(未图示)可连接在第四滤波器级742的输出与滤波器级输出加法器786之间。
应了解，在一些实例中可能不必需前馈组件780、782、784中的一个或多个，使得多个滤波器级736、738、740、742中的至少一个提供滤波器输出信号787，或多个滤波器级736、738、740、742中的不只一个滤波器级被配置成一起提供滤波器输出信号。
图8示意性地示出操作∑-Δ调制器(例如图3和7中示出的∑-Δ调制器)的方法的实例实施例。∑-Δ调制器包括彼此串联的多个滤波器级，以及多个增益级。
在步骤802处，所述方法包括将滤波器输出信号选择性地耦合到增益级，这可包括将串联中的滤波器级中的至少一个滤波器级的输出端选择性地耦合到多个增益级中的一个增益级的输入端。在步骤804处，所述方法包括将增益级输出信号选择性地耦合到滤波器级，这可包括将多个增益级中的一个增益级的输出端选择性地耦合到多个滤波器级的相关联滤波器级的输入端。
应了解，在本文中描述或示出为被耦合或连接的任何组件可以是直接或间接耦合或连接。也就是说，一个或多个组件可以位于据称被耦合或连接的两个组件之间，而仍使得能够实现所需的功能性。
虽然本发明容许各种修改和替代形式，但己借助于实例在图式中示出并将详细描述其细节。然而，应理解，也可能存在除所描述的特定实施例以外的其它实施例。也涵盖落在所附权利要求书的精神和范围内的所有修改、等效物和替代实施例。
除非明确陈述特定次序，否则可以任何次序执行以上各图中的指令和/或流程图步骤。另外，本领域的技术人员将认识到，尽管已经论述一个实例指令集/方法，但是本说明书中的材料可以多种方式组合从而还产生其它实例，并且应在此详细描述提供的上下文内来理解。
在一些实例实施例中，上文描述的指令集/方法实施为体现为可执行指令集的功能和软件指令，其在计算机或以所述可执行指令编程和控制的机器上实现。这些指令经过加载以在处理器(例如，一个或多个CPU)上执行。术语处理器包括微处理器、微控制器、处理器模块或子系统(包括一个或多个微处理器或微控制器)，或其它控制或计算装置。处理器可指代单个组件或多个组件。
在其它实例中，本文示出的指令集/方法以及与其相关联的数据和指令存储在相应存储装置中，这些存储装置实施为一个或多个非暂时性机器或计算机可读或计算机可用存储媒体。此计算机可读或计算机可用存储媒体被认为是物品(或制品)的一部分。物品或制品可以指代任何所制造的单个组件或多个组件。如本文所定义的非暂时性机器或计算机可用媒体不包括信号，但此类媒体可能够接收和处理来自信号和/或其它瞬态媒体的信息。
本说明书中论述的材料的实例实施例可整体或部分经由网络、计算机或基于数据的装置和/或服务实施。这些可包括云、因特网、内联网、移动装置、台式计算机、处理器、查找表、微控制器、消费者设备、基础架构，或其它致能装置和服务。如本文和权利要求书中可使用，提供以下非排他性定义。
在一个实例中，使本文论述的一个或多个指令或步骤自动化。术语自动化或自动(及其类似变化)意味着使用计算机和/或机械/电气装置控制设备、系统和/或过程的操作，而不需要人类干预、观测、努力和/或决策。
应了解，所谓耦合的任何组件可以直接或间接耦合或连接。在间接耦合的情况下，可以在所谓耦合的两个组件之间安置另外的组件。
在本说明书中，已经依据选定细节集合呈现实例实施例。然而，本领域的普通技术人员将理解，可实践包括这些细节的不同选定集合的许多其它实例实施例。希望所附权利要求书涵盖所有可能的实例实施例。

Claims (15)

1.一种∑-Δ调制器，其特征在于，包括：
彼此串联的多个滤波器级，其中所述多个滤波器级中的至少一个被配置成提供滤波器输出信号；
多个增益级，每个增益级被配置成提供增益输出信号；
滤波器输出切换元件，所述滤波器输出切换元件被配置成将所述滤波器输出信号选择性地耦合到所述多个增益级中的一个增益级的输入端；
多个滤波器输入切换元件，所述多个滤波器输入切换元件中的每一个与所述多个滤波器级中的一个相关联，其中所述多个滤波器输入切换元件被配置成将所述增益级输出信号中的一个选择性地耦合到所述多个滤波器级中的其相关联的一个滤波器级的输入端。
2.根据权利要求1所述的∑-Δ调制器，其特征在于，所述增益级彼此交错。
3.根据权利要求1或权利要求2所述的∑-Δ调制器，其特征在于，所述多个增益级中的每一个被配置成：
当其耦合到所述滤波器输出信号时：处理所述滤波器输出信号以便提供所述增益输出信号，且对所述滤波器输出信号采样以便确定经采样滤波器输出信号；以及
当其并不耦合到所述滤波器输出信号时：处理所述经采样滤波器输出信号以便提供所述增益输出信号。
4.根据在前的任一项权利要求所述的∑-Δ调制器，其特征在于，另外包括控制器，所述控制器被配置成：
将滤波器输出切换元件控制信号提供到所述滤波器输出切换元件，其中所述滤波器输出切换元件控制信号被配置成依次循序地将所述滤波器输出信号选择性地耦合到所述多个增益级中的每一个。
5.根据权利要求4所述的∑-Δ调制器，其特征在于，所述控制器被配置成：
将滤波器输入切换元件控制信号提供到所述多个滤波器输入切换元件，其中所述滤波器输入切换元件控制信号被配置成依次循序地将所述增益级输出信号中的每一个选择性地耦合到其相关联滤波器级的所述输入端。
6.根据权利要求5所述的∑-Δ调制器，其特征在于，所述控制器被配置成提供所述滤波器输入切换元件控制信号和所述滤波器输出切换元件控制信号，使得针对第一时钟脉冲：
所述滤波器输出切换元件控制信号被配置成将所述滤波器输出信号选择性地耦合到所述多个增益级中的一个特定增益级；以及
所述滤波器输入切换元件控制信号被配置成将所述多个增益级中的所述一个特定增益级选择性地耦合到所述串联中的最后一个滤波器级的输入端。
7.根据权利要求6所述的∑-Δ调制器，其特征在于，所述控制器被配置成提供所述滤波器输入切换元件控制信号和所述滤波器输出切换元件控制信号，使得针对每个后续时钟脉冲：
所述滤波器输入切换元件控制信号被配置成将所述多个增益级中的所述一个特定增益级选择性地耦合到滤波器级的所述串联中的前一个滤波器级的输入端。
8.根据在前的任一项权利要求所述的∑-Δ调制器，其特征在于，另外包括输出切换元件，所述输出切换元件被配置成将所述增益级输出信号中的一个选择性地耦合到所述∑-Δ调制器的输出端。
9.根据在前的任一项权利要求所述的∑-Δ调制器，其特征在于，多个滤波器级的所述串联中的所述最后一个滤波器级被配置成提供所述滤波器输出信号。
10.根据在前的任一项权利要求所述的∑-Δ调制器，其特征在于，所述多个滤波器级中的不只一个滤波器级被配置成一起提供所述滤波器输出信号。
11.根据在前的任一项权利要求所述的∑-Δ调制器，其特征在于，另外包括多个加法器，其中每个加法器与所述多个滤波器级中的一个相关联，且还与所述多个滤波器输入切换元件中的一个相关联，每个加法器包括：
第一输入端，所述第一输入端被配置成从滤波器级的所述串联中的前一个滤波器级接收先前滤波器级输入信号，或在不存在前一个滤波器级的情况下接收三角积分输入信号；
第二输入端，所述第二输入端被配置成从所述多个滤波器输入切换元件中的所述相关联的一个接收反馈信号；以及
输出端，所述输出端被配置成将下一滤波器级输入信号提供到其相关联滤波器级。
12.根据权利要求11所述的∑-Δ调制器，其特征在于，另外包括多个反馈组件，其中所述多个反馈组件中的每一个与所述多个滤波器输入切换元件中的一个相关联，且还与所述多个加法器中的一个相关联，其中每个反馈组件被配置成：
从其相关联滤波器输入切换元件接收增益级输出信号，
对所述所接收的增益级输出信号执行数/模转换，且
将反馈信号提供到其相关联加法器。
13.根据权利要求12所述的∑-Δ调制器，其特征在于，所述多个反馈组件包括多个反馈DAC。
14.一种集成电路，其特征在于，包括根据在前的任一项权利要求所述的∑-Δ调制器。
15.一种操作∑-Δ调制器的方法，其特征在于，所述∑-Δ调制器包括：
彼此串联的多个滤波器级；以及
多个增益级；
所述方法包括：
将所述串联中的所述多个滤波器级中的至少一个滤波器级的输出端选择性地耦合到所述多个增益级中的一个增益级的输入端；以及
将所述多个增益级中的一个增益级的输出端选择性地耦合到所述多个滤波器级中的相关联滤波器级的输入端。
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