CN106356449A - 用于形成mram应用中使用的具有期望的结晶度的结构的方法 - Google Patents

用于形成mram应用中使用的具有期望的结晶度的结构的方法 Download PDF

Info

Publication number
CN106356449A
CN106356449A CN201610554216.1A CN201610554216A CN106356449A CN 106356449 A CN106356449 A CN 106356449A CN 201610554216 A CN201610554216 A CN 201610554216A CN 106356449 A CN106356449 A CN 106356449A
Authority
CN
China
Prior art keywords
layer
substrate
membrane stack
magnetic
magnetic storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610554216.1A
Other languages
English (en)
Other versions
CN106356449B (zh
Inventor
薛林
安在洙
M·帕卡拉
程志康
汪荣军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Priority to CN202111107385.8A priority Critical patent/CN113851581A/zh
Publication of CN106356449A publication Critical patent/CN106356449A/zh
Application granted granted Critical
Publication of CN106356449B publication Critical patent/CN106356449B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/08—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers
    • H01F10/10—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition
    • H01F10/12—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition being metals or alloys
    • H01F10/14—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition being metals or alloys containing iron or nickel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/3222—Exchange coupled hard/soft multilayers, e.g. CoPt/Co or NiFe/CoSm
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Inorganic Compounds Of Heavy Metals (AREA)

Abstract

本申请公开了一种用于形成MRAM应用中使用的具有期望的结晶度的结构的方法。本公开的实施方式提供用于在基板上制造自旋转移扭矩磁阻式随机存取存储器(STT‑MRAM)应用中使用的磁隧道结(MTJ)结构的方法和装置。在一个实施方式中，所述方法包括：将设置在基板上的具有隧穿阻挡层设置在磁基准层与磁存储层之间的膜堆叠体图案化，以将所述膜堆叠体的一部分从所述基板上去除，直到暴露所述基板的上表面；在经图案化的膜堆叠体的侧壁上形成侧壁钝化层；以及随后对所述膜堆叠体执行热退火工艺。

Description

用于形成MRAM应用中使用的具有期望的结晶度的结构的方法
技术领域
本公开的实施方式涉及用于制造磁阻式随机存取存储器(MRAM)应用中使用的结构的方法。更具体来说，本公开的实施方式涉及用于制造MRAM应用中使用的磁隧道结结构的方法。
背景技术
磁阻式随机存取存储器(MRAM)是包含使用它们阻值而非电子电荷来存储数据的MRAM单元阵列的存储元件类型。一般来说，每个MRAM单元包括磁隧道结(MTJ)结构。MTJ结构可以具有表示逻辑状态“0”或“1”的可调电阻。MTJ结构通常包括具有其中两个铁磁层被薄非磁电介质(例如，绝缘的隧穿层)分开的构型的磁层堆叠。顶部电极和底部电极用于夹住MTJ结构，使得电流可以在顶部电极与底部电极之间流动。
一个铁磁层(例如，基准层)的特征为方向固定的磁化。另一铁磁层(例如，存储层)的特征为方向在元件写入时(诸如通过施加磁场)变化的磁化。在一些元件中，绝缘材料(诸如电介质氧化物层)可形成为夹在铁磁层之间的薄隧穿阻挡层。通常，将这些层顺序地沉积为覆膜。铁磁层和绝缘材料通过各种蚀刻工艺顺序地图案化，在这些蚀刻工艺中，将一个或多个层部分或全部地去除，以便形成元件特征。
当基准层和存储层的相应磁化反平行(antiparallel)时，磁隧道结的电阻为高，具有对应于高逻辑状态“1”的阻值Rmax。另一方面，当相应磁化平行时，磁隧道结的电阻为低，也就是说，具有对应于低逻辑状态“0”的阻值Rmin。MRAM单元的逻辑状态通过将其阻值与基准阻值Rref比较来读取，所述基准阻值从基准单元或一组基准单元得出并且表示高逻辑状态“1”的阻值与低逻辑状态“0”的阻值之间的中间阻值。
一种类型MRAM单元是自旋转移扭矩磁随机存取存储器(STT-MRAM)。在制造传统的STT-MRAM元件时，通常紧接在膜层沉积工艺后执行热退火工艺，以帮助铁磁层和夹在元件结构中的绝缘材料的结晶。在退火工艺期间的不充分的热能或不准确的温控可能导致以不期望的方式形成的膜接合结构或性质。例如，在退火工艺期间的不准确的温控或热扩散的不期望的漂移可能导致膜层未充分结晶，从而使元件无法满足其预期性能。
因此，本领域中需要用于制造MRAM应用中使用的MTJ结构的改进方法和改进装置。
发明内容
本公开的实施方式提供用于在基板上制造在MRAM应用中、尤其自旋转移扭矩磁随机存取存储器(STT-MRAM)应用中使用的磁隧道结(MTJ)结构的方法和装置。在一个实施方式中，一种用来在基板上形成磁隧道结结构的膜堆叠体包括：钉扎层，所述钉扎层设置在基板上，其中所述钉扎层包括多个层，所述多个层包括含Co层、含Pt层、含Ta层、含Ru层和以上项的组合中的至少一个或多个；可选的结构去耦合层，所述可选的结构去耦合层设置在磁钉扎层上；磁基准层，所述磁基准层设置在所述可选的结构去耦合层上；隧穿阻挡层，所述隧穿阻挡层设置在所述磁基准层上；磁存储层，所述磁存储层设置在所述隧穿阻挡层上；以及帽盖层，所述帽盖层设置在所述磁存储层上。
在另一实施方式中，所述方法包括：将设置在基板上的具有隧穿阻挡层设置在磁基准层与磁存储层之间的膜堆叠体图案化，以将所述膜堆叠体的一部分从所述基板上去除，直到暴露所述基板的上表面；在经图案化的膜堆叠体的侧壁上形成侧壁钝化层；以及随后对所述膜堆叠体执行热退火工艺。
在又一实施方式中，一种在基板上形成磁隧道结结构的方法包括：将设置在基板上的具有隧穿阻挡层设置在磁基准层与磁存储层之间的膜堆叠体图案化，以将所述膜堆叠体的一部分从所述基板上去除，直到暴露所述基板的上表面；在经图案化的膜堆叠体的侧壁上形成侧壁钝化层；在所述基板上形成与所述侧壁钝化层接触的绝缘层；以及通过热处理工艺将掺杂物从所述磁基准层和所述磁存储层横向向外驱动到所述侧壁钝化层中。
附图简述
为了可详细理解本公开的上述特征的方式，可通过参照实施例对简要概述于上的本公开进行更加详细的描述，该等实施例中的一些实施例图示于附图中。
图1描绘了用于实践本公开的一个实施方式的等离子体处理腔室的一个实施方式；
图2描绘了用于实践本公开的一个实施方式的退火腔室的一个实施方式；
图3描绘了示出根据本公开的一个实施方式的用于制造磁隧道结(MTJ)结构的方法的流程图；
图4A-4E是处于图3的方法的各种阶段的基板的示意性侧视图；以及
图5是图4A所示的膜堆叠体的一部分的另一实施方式的示意图。
为了便于理解，已在可能的地方使用相同的附图标记来指定各图所共有的相同元件。可构想，一个实施方式中公开的元件可有利地用于其他实施方式，而无需特定叙述。
然而，应当注意，附图仅仅示出本公开的典型实施方式，并且因此不应视为限制本公开的范围，因为本公开可允许其他等效实施方式。
具体实施方式
本公开的实施方式总体提供用于从设置在基板上的膜堆叠体形成MRAM应用中使用的MTJ结构的装置和方法。所述装置和方法包括通过在膜堆叠体中的材料层图案化后执行的热工艺来形成膜堆叠体中的具有期望的结晶度的材料层的膜特性。在图案化时，可沿膜堆叠体的侧壁形成侧壁钝化层。因此，通过在图案化工艺和侧壁钝化沉积工艺后执行热工艺，从热工艺提供的热能可有效地将掺杂物横向向外朝侧壁钝化层(而非垂直朝向膜堆叠体中形成的相邻的材料层)扩散到材料层中。如此一来，就可实现膜堆叠体中的材料层的可控结晶度，而无来自有可能从相邻材料交叉扩散的掺杂物的损坏或干扰。以期望的结晶度图案化和退火的膜堆叠体可以用于形成用于MRAM应用的具有期望的尺寸和特征的MTJ结构。
图1是适于执行图案化工艺以蚀刻基板上设置的膜堆叠体的处理腔室100的一个实例的截面图。可适合用于本文所公开的教导内容的合适处理腔室包括例如可从加利福尼亚州圣克拉拉市的应用材料公司(Applied Materials,Inc.of Santa Clara,California)获得的或AdvantEdge处理腔室。虽然处理腔室100示为包括能实现优越蚀刻性能的多个特征，但是可构想的是，其他处理腔室可适于从本文所公开的发明特征中的一个或多个特征中受益。
处理腔室100包括腔室主体102和盖104，它们围成内部容积106。腔室主体102通常由铝、不锈钢或其他合适材料制成。腔室主体102一般包括侧壁108和底部110。基板支撑基座进出端口(未示出)一般限定在侧壁108中，并且选择性地被狭缝阀密封，以便促进基板103进出处理腔室100。排放端口126限定在腔室主体102中，并且将内部容积106耦接到泵系统128。泵系统128一般包括用于抽空和调节处理腔室100的内部容积106的压力的一个或多个泵以及节流阀。在一个实施方案中，泵系统128维持内部容积106内的压力处于通常约10mTorr与约500Torr之间的操作压力。
盖104密封地支撑在腔室主体102的侧壁108上。盖104可打开以允许进出处理腔室100的内部容积106。盖104包括窗口142，所述窗口促进光学工艺监控。在一个实施方案中，窗口142由石英或对安装在处理腔室100外的光学监控系统140所利用的信号透射的其他合适材料构成。
光学监控系统140被定位成通过窗口142查看腔室主体102的内部容积106和/或定位在基板支撑基座组件148上的基板103中的至少一者。在一个实施方式中，光学监控系统140被耦接到盖104并且促进集成沉积工艺，所述集成沉积工艺使用光学度量来提供实现工艺调整以补偿进入基板图案特征不一致性(诸如厚度等等)的信息、按需要来提供工艺状态监控(诸如等离子体监控、温度监控等等)。一种可适于从本公开受益的光学监控系统是可从加利福尼亚州圣克拉拉市的应用材料公司获得的全光谱式干涉测量度量模块(full-spectrum,interferometric metrology module)。
气体面板158被耦接到处理腔室100，以便将工艺和/或清洁气体提供到内部容积106。在图1所描绘的实例中，入口端口132’、132”提供在盖104中，以便允许气体从气体面板158递送到处理腔室100的内部容积106。在一个实施方案中，气体面板158适于通过入口端口132’、132”提供氟化工艺气体并且将其提供到处理腔室100的内部容积106中。在一个实施方案中，从气体面板158提供的工艺气体包括至少氟化气体、氯气、含碳气体、氧气、含氮气体和含氯气体。氟化含碳气体实例包括CHF3、CH2F2和CF4。其他氟化气体可以包括C2F、C4F6、C3F8和C5F8中的一种或多种。含氧气体实例包括O2、CO2、CO、N2O、NO2、O3、H2O等等。含氮气体实例包括N2、NH3、N2O、NO2等等。含氯气体实例包括HCl、Cl2、CCl4、CHCl3、CH2Cl2、CH3Cl等等。含碳气体合适实例包括甲烷(CH4)、乙烷(C2H6)、乙烯(C2H4)等等。
喷淋头组件130耦接到盖104的内表面114。喷淋头组件130包括多个孔隙，所述多个孔隙允许气体在正在处理腔室100中处理的基板103的表面上以预定义分布从入口端口132’、132”流过喷淋头组件130进入到处理腔室100的内部容积106中。
远程等离子体源177可视情况耦接到气体面板158，以便促进在进入内部容积106以供处理之前将气体混合物从远程等离子中离解。RF功率源143通过匹配网络141来耦接到喷淋头组件130。RF功率源143通常能够在从约50kHz至约200MHz的范围内的可调谐的频率下产生多达约3000W。
喷淋头组件130另外包括光学度量信号透射的区域。光学透射区域或者通路138适于允许光学监控系统140查看内部容积106和/或定位在基板支撑基座组件148上的基板103。通路138可为形成或设置在喷淋头组件130中的材料、孔隙或多个孔隙，其对由光学监控系统140生成并反射回到所述光学监控系统的能量的波长是基本透射的。在一个实施方式中，通路138包括窗口142，用以阻止气体通过通路138泄漏。窗口142可为蓝宝石板、石英板或其他合适材料。窗口142可替代地设置在盖104中。
在一个实施方案中，喷淋头组件130被配置有允许单独控制流入处理腔室100的内部容积106的气体的多个区。在图1中示出的实例中，喷淋头组件130作为通过单独入口端口132’、132”单独耦接到气体面板158的内区134和外区136。
基板支撑基座组件148设置在处理腔室100的内部容积106中，位于气体分布(喷淋头)组件130下方。基板支撑基座组件148在处理过程中保持基板103。基板支撑基座组件148一般包括穿过其中而设置的多个升降杆(未示出)，其配置成将基板103从基板支撑基座组件148升降并且利用机器人(未示出)以传统方式促进基板103的交换。内衬118可紧密地包围基板支撑基座组件148的周边。
在一个实施方案中，基板支撑基座组件148包括安装板162、底座164和静电卡盘166。安装板162耦接到腔室主体102的底部110，包括用于将布线设施(诸如流体、电线和传感器引线等)输送到底座164和静电卡盘166的通路。静电卡盘166包括用于将基板103保持在喷淋头组件130下方的至少一个夹紧电极(clamping electrode)180。静电卡盘166由夹持功率源182驱动来形成将基板103保持到卡盘表面的静电力，如通常已知的。替代地，基板103可通过夹紧、真空或重力保持到基板支撑基座组件148。
底座164或静电卡盘166中的至少一者可以包括至少一个可选嵌入式加热器176、至少一个可选嵌入式隔离器174和多个导管168、170，以便控制基板支撑基座组件148的横向温度分布。导管168、170流体地耦接到使温度调节流体循环穿过其中的流体源172。加热器176是由功率源178调节。导管168、170和加热器176用于控制底座164的温度，由此加热和/或冷却静电卡盘166，并且最终控制设置在其上的基板103的温度分布。静电卡盘166和底座164的温度可使用多个温度传感器190、192来监控。静电卡盘166可进一步包括多个气体通路(未示出)，诸如凹槽，它们形成在卡盘166的基板支撑基座支撑表面中，并且流体地耦接到传热(例如，背侧)气体(诸如He)的源。在操作中，在受控压力下将背侧气体提供到气体通路中，以便增强静电卡盘166与基板103之间的传热。
在一个实施方案中，基板支撑基座组件148被配置为阴极，并且包括耦接到多个RF功率偏压源184、186的电极180。RF功率偏压源184、186耦接在基板支撑基座组件148中设置的电极180与另一电极(诸如喷淋头组件130或腔室主体102的顶盖(盖104))之间。RF偏压功率激发并维持从设置在腔室主体102的处理区域中的气体形成的等离子体放电。
在图1所描绘的实例中，双RF偏压功率源184、186通过匹配电路188耦接到设置在基板支撑基座组件148中的电极180。RF偏压功率源184、186所生成的信号通过单馈电经由匹配电路188来输送到基板支撑基座组件148，以将等离子体处理腔室100中提供的气体混合物离子化，由此提供执行沉积或其他等离子体增强工艺必需的离子能量。RF偏压功率源184、186一般能够产生具有从约50kHz至约200MHz的频率以及在约0瓦特与约5000瓦特之间的功率的RF信号。额外偏压功率源189可耦接到电极180，以便控制等离子体的特性。
在一个操作模式中，基板103设置在等离子体处理腔室100中的基板支撑基座组件148上。工艺气体和/或气体混合物通过喷淋头组件130从气体面板158引入腔室主体102中。真空泵系统128维持腔室主体102内的压力，同时将沉积副产物去除。
控制器150耦接到处理腔室100，以便控制处理腔室100的操作。控制器150包括中央处理单元(CPU)152、存储器154和用于控制工艺序列并调节来自气体面板158的气流的支持电路156。CPU 152可为可用于工业环境的任何形式的通用计算机处理器。软件例程可以存储在存储器154(诸如随机存取存储器、只读存储器、软盘或硬盘，或者其他形式数字存储装置)中。支撑电路156按常规耦接到CPU 152，并且可以包括高速缓存、时钟电路、输入/输出系统、电源等等。在控制器150与处理腔室100的各种部件之间的双向通信是通过许多信号线缆处理。
图2示出了根据一个实施方式的处理腔室200的示意图。处理腔室200可以用于处理基板103，包括将热量/热能提供到设置在基板103上的材料层。处理腔室200可以包括辐射热灯202阵列，用于加热设置在处理腔室200的壁201内的承托器220的背侧204等等部件以及基板103。承托器220是由承托器支撑件218支撑。在图2所示实施方式中，承托器220具有环形主体，所述环形主体具有中心开口203和从承托器220的边缘延伸并包围中心开口203的唇缘221。承托器220的唇缘221和前侧202形成凹坑(pocket)226，所述凹坑从基板的边缘支撑基板103，以便促进基板103暴露于灯202所提供的热辐射下。
承托器220定位在处理腔室200内，在上罩210与下罩212之间。上罩210通过基环214来耦接到下罩212。上罩210、下罩212和基环214一般限定处理腔室200的内部区域。在一些实施方式中，辐射热灯202阵列可设置在上罩210上方。基板301可通过基环214中形成的装载端口(未示出)来送入处理腔室200并定位到承托器220上。
承托器220被示为处于升高处理位置，但可以通过致动器(未示出)竖直地移动到处理位置下方的装载位置，以允许升降杆222穿过承托器支撑件218中的孔并将基板103从承托器220升起。机器人(未示出)随后可以进入处理腔室200，以便通过装载端口接合基板103并将所述基板从中去除。随后可向上致动承托器220到达处理位置，以将基板103放置到承托器220的前侧202上，其中元件侧224面向上。
当位于处理位置时，承托器220和承托器支撑件218将处理腔室200的内部容积划分成在基板103上方的工艺气体区域228和在承托器220和承托器支撑件218下方的净化气体区域230。承托器220和承托器支撑件218在处理过程中通过支撑圆柱形中心轴232旋转，以最小化处理腔室200内的热和工艺气流空间异常的影响，并且因此促进对基板103的均匀处理。中心轴232在装载和卸载的过程中并且在一些情况下在基板103处理过程中，在上下方向234上移动基板301。
一般来说，上罩210的中心窗口部分和下罩212的底部是由光学透明材料(诸如石英)形成。一个或多个灯(诸如灯202阵列)可以特定最佳期望方式围绕中心轴232邻近下罩212并位于其下方进行设置，以便独立控制基板103的各种区域处的温度。受热基板103暴露于工艺气体下，由此促进将材料热处理(即，沉积)到基板103的上表面上。
灯202可配置成包括灯泡236，并且可配置成将基板301加热到在约200摄氏度至约1600摄氏度的范围内(例如，在约300摄氏度至约1200摄氏度之间，或者在约500摄氏度至约580摄氏度之间)的温度。每个灯202耦接到配电板(未示出)，电力通过配电板来供应到每个灯202。灯202定位在灯头238内，所述灯头可以在处理过程中或处理后通过例如引入到位于灯202之间的通道252中的冷却流体进行冷却。灯头238传导地或辐射地冷却下罩212，这部分是因为灯头238密切接近下罩212。灯头238还可冷却灯壁以及灯周围的反射器(未示出)的壁。替代地，下罩212可通过已知的对流方法来冷却，诸如通过风扇或者其他冷却技术冷却。取决于应用，灯头238可或可不接触下罩212。由于基板103的背侧加热，还可使用光学高温计242用于对基板103和承托器220进行温度测量/控制。
反射器244可视情况放置在上罩210外，以便将正辐射离开基板301的红外光反射回到基板301上。反射器244可由金属(诸如铝或不锈钢)制成。反射效率可通过将反射器区涂布有高反射涂层(诸如涂布有金)来提高。反射器244可以具有连接到冷却源(未示出)的一个或多个加工通道246。通道246连接到形成在反射器244的一侧上的通路(未示出)。所述通路被配置成载送流体(诸如水)流，并且可按任何期望图案沿反射器244的该侧水平行进，从而覆盖反射器244的一部分或者整个表面，以便冷却反射器244。
从工艺气体供应源248供应的工艺气体通过形成在基环214的侧壁中的工艺气体入口250引入到工艺气体区域228中。工艺气体入口250被配置成在大体径向向内方向上引导工艺气体。在成膜工艺过程中，承托器220可以位于处理位置，所述处理位置邻近工艺气体入口250并与所述工艺气体入口处于大致上相同的高度，从而允许工艺气体以层流的方式向上并沿流动路径循环流过基板103的上表面。工艺气体通过位于处理腔室200与工艺气体入口250相对的那侧的气体出口255离开工艺气体区域228。工艺气体通过气体出口255的去除可通过耦接到该气体出口的真空泵256来促进。由于工艺气体入口250和气体出口255对准并大致设置在相同的高度处，因而相信这种平行布置在结合扁平上罩210时在基板103上提供大体上平坦的均匀气流。可通过由承托器220对基板103进行的旋转来提供进一步的径向均匀度。
净化气体可通过形成在基环214的侧壁中的可选净化气体入口260(或通过工艺气体入口250)从净化气体源258供应到净化气体区域230。净化气体入口260设置在工艺气体入口250下方的高度处。净化气体入口260被配置成在大体径向向内方向上引导净化气体。在工艺过程中，承托器220可以位于使净化气体以层流的方式向下并沿流动路径流过承托器220的背侧204的位置。不受任何具体理论约束，认为净化气体的流动防止或基本避免了工艺气体流进入净化气体区域230，或者减少工艺气体扩散进入净化气体区域230(即，在承托器220下方的区域)。净化气体离开净化气体区域230并通过气体出口255从处理腔室200排出，所述气体出口位于处理腔室200与净化气体入口260相对的那侧。
图3描绘了示出根据本公开的一个实施方式的用于在基板上制造MRAM应用中使用的MTJ结构的工艺300的流程图。图4A-4E是处于图3的工艺的各种阶段的基板400的示意性截面图。工艺300被配置成在等离子体处理腔室和热处理腔室(诸如如图1和图2中描述的处理腔室100、200)中执行。构想的是，工艺300可以在其他合适的等离子体浸没离子注入系统或蚀刻腔室(包括来自其他制造商的那些)中执行。
工艺300在操作302处通过提供基板(诸如具有膜堆叠体402设置在其上的基板400)开始。图5是图4A所示的膜堆叠体402的一部分的一个实施方式的示意图。在一个实施方式中，基板400包含金属或玻璃、硅、电介质块材料和金属合金，或者包含复合玻璃、结晶硅(例如，Si<100>或Si<111>)、氧化硅、应变硅、锗化硅、锗、掺杂或未掺杂多晶硅、掺杂或未掺杂硅晶片和图案化或未图案化晶片绝缘体上的硅(SOI)、掺碳氧化硅、氮化硅、掺杂硅、锗、砷化镓、玻璃或蓝宝石。基板400可以具有各种尺寸，诸如200mm、300mm、450mm或其他直径，以及可为矩形或方形面板。除非另外指明，否则本文所述实例在具有200mm直径、300mm直径或450mm直径的基板上进行。在一个实施方式中，基板400(如图4A所示)包括设置在基板400上的膜堆叠体402。
在一个实例中，膜堆叠体402包括磁钉扎层404、可选的结构去耦合层405和隧穿阻挡层408，所述隧穿阻挡层在隧道结型磁阻(TMR)传感器情况下可为氧化物阻挡层，或者在巨磁阻(GMR)传感器情况下为导电层，其设置在磁钉扎层404上方、夹在磁存储层410与磁基准层406之间。当膜堆叠体402被配置成形成TMR传感器时，那么隧穿阻挡层408可以包含MgO、HfO2、TiO2、TaOx、Al2O3或其他合适材料。在图5所描绘的实施方式中，隧穿阻挡层408可以包含具有约1埃至约15埃(诸如约10埃)的厚度的MgO。隧穿阻挡层408可在沉积期间或沉积后例如使用快速热退火(RTP)工艺进行退火。
如果膜堆叠体402被配置成形成GMR传感器，那么膜堆叠体402可以包含非磁导电材料，诸如铜。结构去耦合层405可为含金属的材料或者磁性材料，诸如Mo、Ta、W、CoFe、CoFeB等等。
在一个实例中，磁钉扎层404可以具有约2nm的厚度。磁钉扎层404可以包括若干类型的钉扎层中的一种，诸如简单钉扎传感器、反平行钉扎传感器、自钉扎传感器或反铁磁钉扎传感器。磁钉扎层404、磁存储层410和磁基准层406可由若干磁性材料(诸如具有掺杂物(诸如硼掺杂物、氧掺杂物或其他合适材料)的金属合金)构造。金属合金可为含镍材料、含铂材料、含Ru材料、含钴材料、含钽材料和含钯材料。可构成磁钉扎层404的磁性材料的合适实例包括Ru、Ta、Co、Pt、TaN、NiFeOx、NiFeB、CoFeOxB、CoFeB、CoFe、NiOxB、CoBOx、FeBOx、CoFeNiB、CoPt、CoPd、TaOx等等。
在图4A所描绘的实施方式中，磁存储层410可为CoFeB、CoFeNiB、Ta、Mo或W、它们的组合或其他合适的层。例如，在图5所描绘的实施方式中，磁存储层410包括第一CoFeB层508和第二CoFeB层512，这两个层夹住中间层510。第一CoFeB层508和第二CoFeB层512可以具有约5埃至约20埃(例如约10埃)的厚度，B的组分在约10％至约30％的范围内，且Fe的组分在约20％至约60％的范围内。中间层510可以包括Ta、Mo或W中的至少一种或多种的一个或多个层。中间层510可以具有约0埃至约10埃(例如，约3埃)的厚度。
磁基准层406可为CoFeB或其他合适的层。磁基准层406可以具有约5埃至约20埃(例如，约10埃)的厚度。磁基准层406可具有约10％至约30％的硼(B)和约20％至约60％的Fe的组分。
结构去耦合层405设置在磁基准层406与磁钉扎层404之间。结构去耦合层405可以包括Ta、Mo或W中的至少一种或多种的一个或多个层。结构去耦合层405可以具有约0埃至约10埃(例如，约3埃)的厚度。
磁钉扎层404可包括一个或多个层。在图5所描绘的实例中，磁钉扎层404依次包括Co层520、Co/Pt层522、Ru层524、Co层526、Co/Pt层528、Pt层530、Ta层532、Ru层534、Ta层536和TaN层538。Co层520可以具有约0埃至约10埃(例如，约5埃)的厚度。Ru层524可以具有约3埃至约10埃(例如，约4-5埃或者约7-9埃)的厚度。Co层526可以具有约0埃至约10埃(例如，约5埃)的厚度。Pt层530、Ta层532、Ru层534、Ta层536和TaN层538各自可以具有约0埃至约5埃(例如约3埃)的厚度。
Co/Pt层522可以具有包含[Co(x1)/Pt(y1)]m的组分，其中x1具有在约1埃至约6埃之间的Co的厚度，y1具有在约1埃至约10埃之间(例如，约1-8埃)的Pt的厚度，并且m具有在0与5之间的数值，其中m表示Co/Pt层522重复地形成在膜堆叠体中的次数。例如，当x1为5埃并且y1为3埃、而且m为数值2时，它表示了Co层(5埃)/Pt层(3埃)/Co层(5埃)/Pt层(3埃)的膜堆叠体。
Co/Pt层528可以具有包含[Co(x)/Pt(y)]n的组分，其中x具有约1埃至约6埃的厚度，y具有约1埃至约10埃(例如，约1-8埃)的厚度，并且n具有在3与10之间的数值。
帽盖层412随后形成在膜堆叠体402中的磁存储层410上。在一个实施方式中，帽盖层412可以包括磁性层。帽盖层412的合适实例包括CoFeB、MgO、Ta和Ru中的至少一种或多种的一个或多个层。在图5所描绘的实例中，帽盖层412包括第一层502和第二层506，这两个层夹住中间层504。第一层502可以具有约0纳米(nm)至约5纳米(例如，约2nm)的厚度。第一层502可以包括包含Ta和/或Ru的一个或多个层。第二层506可以包含MgO，并且具有约0埃至约15埃(例如，7埃)的厚度。中间层504可以包括CoFeB。中间层504可以具有约0埃至约50埃(例如，约10埃)的厚度。中间层504可具有约10％至约30％的B和约20％至约60％的Fe的组分。
应指出，磁钉扎层404、可选的结构去耦合层405、隧穿阻挡层408、磁存储层410、磁基准层406和帽盖层412可通过任何合适技术(诸如CVD、PVD、ALD、旋涂、喷涂以及任何合适方式)来形成。可用于形成这些层的系统的一个实例包括 和沉积系统，这些全都可从加利福尼亚州圣克拉拉市应用材料公司获得。构想的是，其他处理系统(包括可从其他制造商获得的那些)可适于实践本公开。
在操作304处，执行图案化工艺(例如，蚀刻工艺)以将膜堆叠体402的暴露并由蚀刻掩模层(未示出)限定的部分407从基板301上去除，直到下面的基板400暴露出来，如图4B所示。用于图案化膜堆叠体402的图案化工艺可以包括被配置成根据每一层中包括的材料供应不同的气体混合物或蚀刻剂来蚀刻不同的层的若干步骤或不同配方。
在图案化过程中，具有不同蚀刻物质的蚀刻气体混合物或若干气体混合物依次供应到基板表面中，以将膜堆叠体402的一部分从基板400上去除。
操作304处的图案化工艺的终点可由时间或者其他合适方法控制。例如，图案化工艺可以在执行达约200秒与约10分钟之间的时间直到基板400暴露后终止，如图4B所示。图案化工艺可根据需要由来自终点检测器(诸如OES检测器，或者其他合适的检测器)的确认终止。
在操作306处，在图案化工艺后，在图案化的膜堆叠体402的侧壁415(诸如磁钉扎层404、可选的结构去耦合层405、隧穿阻挡层408、磁存储层410、磁基准层406和帽盖层412的侧壁)上形成侧壁钝化层414。
在一个实例中，侧壁钝化层414可为通过在操作304处的图案化工艺后执行的沉积工艺形成的电介质层。例如，侧壁钝化层414可根据需要通过CVD沉积、PVD沉积、ALD沉积或其他合适沉积工艺来形成。侧壁钝化层414可由含氮材料、含碳材料或含氧材料形成。用于形成侧壁钝化层414的合适示例材料包括SiN、SiCN、SiO2、SiON、SiC、非晶碳、SiOC、氧化铝(Al2O3)、氮化铝(AlN)等等。
在另一实例中，侧壁钝化层414可由在操作304处的图案化工艺期间生成的副产物形成，生成的副产物在操作304处的图案化工艺后积聚在膜堆叠体402的侧壁上。例如，在图案化过程中，含碳气体、含氧气体或含氮气体可在图案化工艺期间用于蚀刻气体混合物中。来自这些气体的碳元素、氧元素和氮元素可与来自膜堆叠体402的元素反应，从而形成粘附在膜堆叠体402的侧壁415上的副产物、残余物或堆积物。因此，在其中侧壁钝化层414是通过来自操作304的图案化工艺形成的实例中，在操作304处的蚀刻气体混合物中供应的气体可以包括含碳气体、含氧气体或含氮气体中的至少一种。
在侧壁钝化层414形成在膜堆叠体402的侧壁415上后，可以执行另一沉积工艺以在基板400的其中膜堆叠体402在操作304处的图案化工艺期间去除的部分407上形成绝缘层416，如图4C所示。绝缘层416可为可稍后在一系列的蚀刻和沉积工艺下形成绝缘层416中的互连结构(例如，后端工艺)以完成元件结构制造工艺的任何合适绝缘材料。在一个实例中，绝缘层416是氧化硅层或其他合适材料。
在操作308处，在操作304处的图案化工艺完成并且侧壁钝化层和绝缘层416形成在基板400上后，可以执行热退火工艺。执行热退火工艺以修复、致密和增强膜堆叠体402的晶格结构，尤其是膜堆叠体402中包括的磁存储层410和磁基准层406的晶格结构。例如，比起在热/退火工艺之前(例如，在无热/退火工艺的情况下)，在热/退火工艺后，磁存储层410和磁基准层406在XRD分析下可以具有(111)、(220)和(311)平面峰值的更强的结晶结构，由此增强形成在其中的磁存储层410和磁基准层406的结晶度。在退火工艺过程中，来自磁存储层410和磁基准层406的掺杂物被横向地远离磁存储层410和磁基准层406(如箭头420所示)驱动至侧壁钝化层414，如图4D所示。通过在绝缘层416与膜堆叠体402之间形成侧壁钝化层414，来自磁存储层410和磁基准层406的掺杂物可有效地保留在接近侧壁钝化层414的横向位置，而非朝向膜堆叠体402中形成的帽盖层412、隧穿阻挡层408或磁钉扎层404或可选的结构去耦合层405竖直移动。掺杂物的横向扩散(而非竖直扩散)可有效地控制掺杂物漂移到侧壁钝化层414，使得膜特性和膜堆叠体402中的层的结晶度将不受到不利的影响或改变。例如，在其中硼(B)掺杂物被包括在磁存储层410和磁基准层406中的实施方式中，在退火工艺过程中，硼掺杂物可以横向地扩散到侧壁钝化层414，从而形成硼化合物(诸如氧化硼、氮化硼或碳化硼，这取决于用于形成侧壁钝化层414的材料)，所述硼化合物是不会显著改变元件的电学性能的相对稳定的化合物。在施加磁场时，掺杂物到磁存储层410和磁基准层406的不期望的扩散可以导致不准确的磁化或不期望的原子自旋方向，由此不利地影响MTJ元件的总体性能。
因此，与使退火工艺紧接在每一个层在膜堆叠体中形成后或紧接在膜堆叠体402形成在基板400上后执行的传统的实践相比，通过利用在图案化工艺后和/或在侧壁钝化和/或绝缘层沉积工艺后执行的热退火工艺，可以获得更稳定的磁化工艺以及对掺杂物扩散工艺的更好控制。
在一个实例中，可在不形成侧壁钝化层414和绝缘层416的情况下，或者在形成侧壁钝化层414和绝缘层416前，在操作304处的图案化工艺后执行退火工艺。在另一实例中，退火工艺可以根据需要在操作304处的图案化工艺以及操作306处的侧壁钝化和/或绝缘层沉积工艺后执行。
热退火工艺可以在热退火腔室(诸如图2所描绘的处理腔室200)中执行。替代地，退火工艺可以在配置成将足够热能提供到基板400上设置的膜堆叠体402的任何处理腔室中执行。在一个实施方式中，热退火工艺可以在其中执行了操作304处的图案化工艺或操作306处的沉积工艺的处理腔室中原位执行。热退火工艺可以将基板400加热到大于200摄氏度(诸如在约250摄氏度与约550摄氏度之间)的温度，以帮助磁存储层410和磁基准层406中的掺杂物从膜堆叠体向外并横向地扩散，并且增强磁存储层410和磁基准层406以及膜堆叠体402中的其他层的结晶度。
在退火过程中，可供应退火气体混合物。可在退火气体混合物中供应的气体可以包括含氮气体(诸如NH3、N2、NF3、N2O、NO2、NO等等)、惰性气体(诸如Ar、He、Ne、Kr、Xe等等)或含氧气体(诸如O2、O3、N2O、H2O、CO2、CO等等)。
替代地，退火工艺还可在执行互连制造工艺(例如，后端制造工艺)后执行。应指出，本文中提到的互连制造工艺(例如，后端制造工艺)包括将绝缘层416图案化以在绝缘层416中形成沟槽或通孔并稍后使导电层形成在绝缘层416中限定的沟槽或通孔中的工艺。配置成紧接在操作306处的绝缘层416沉积工艺或侧壁钝化层414沉积工艺后以及在互连制造工艺(例如，后端制造工艺)后执行退火工艺的温度可为相同或不同的。在一个实例中，用于被配置成在互连制造工艺(例如，后端制造工艺)后执行的热退火工艺的温度可以略微低于紧接在操作306处的绝缘层416沉积工艺或侧壁钝化层414沉积工艺后执行的热退火工艺的温度。
在热退火工艺后，磁存储层410和磁基准层406可转变为具有大多在一个平面中的晶体取向的结晶磁存储层422和结晶磁基准层424，如图4E所示。热退火工艺期间提供的热能有助于使磁存储层410和磁基准层406以及膜堆叠体402中的其他层从非晶态结晶成结晶状态，由此有效增强膜堆叠体402中包括的膜层的磁化。在操作308处的热退火工艺过程中提供的热能有助于使晶粒从非晶态生长成较大大小结晶晶粒，从而增强磁存储层410和磁基准层406以及膜堆叠体402中的其他层的结晶度。由于获得磁存储层410和磁基准层406的期望的结晶，因此用于制造MTJ元件的膜堆叠体402的总体电学特性得到改进。
因此，提供了用于形成MRAM中使用的MTJ元件结构的工艺和装置。所述工艺有利地提供一种热退火(例如，热处理)用于形成MTJ元件的膜堆叠体的方法。在膜堆叠体沉积、图案化和侧壁钝化和绝缘层沉积工艺后执行的热退火工艺可有效地以不损坏或影响形成在膜堆叠体中的相邻层的膜特性的方式(例如，横向扩散而非竖直扩散)使膜堆叠体中的层结晶。如此一来，用于形成MTJ结构的膜堆叠体可以具有期望的掺杂物分布以及电性能和磁化。
尽管上述内容针对本公开的实施方式，但也可在不背离本公开的基本范围的情况下设计本公开的其他和进一步实施方式。

Claims (20)

1.一种用来在基板上形成磁隧道结结构的膜堆叠体，所述膜堆叠体包括：
钉扎层，所述钉扎层设置在基板上，其中所述钉扎层包括多个层，所述多个层包括含Co层、含Pt层、含Ta层、含Ru层中的至少一个或多个；
可选的结构去耦合层，所述可选的结构去耦合层设置在磁钉扎层上；
磁基准层，所述磁基准层设置在所述可选的结构去耦合层上；
隧穿阻挡层，所述隧穿阻挡层设置在所述磁基准层上；
磁存储层，所述磁存储层设置在所述隧穿阻挡层上；以及
帽盖层，所述帽盖层设置在所述磁存储层上。
2.根据权利要求1所述的膜堆叠体，其特征在于，所述帽盖层包括设置在含Co层上的至少含Ta层或含Ru层。
3.根据权利要求1所述的膜堆叠体，其特征在于，所述钉扎层中包括的所述多个层包括总共10个层。
4.根据权利要求1所述的膜堆叠体，其特征在于，所述磁存储层中的含Co层是CoFeB层。
5.根据权利要求1所述的膜堆叠体，其特征在于，所述磁存储层包括至少两个含Co层，所述至少两个含Co层夹住包括含Ta材料、含Mo材料或含W材料中的至少一种的层。
6.一种在基板上形成磁隧道结结构的方法，所述方法包括：
将设置在基板上的具有隧穿阻挡层设置在磁基准层与磁存储层之间的膜堆叠体图案化，以将所述膜堆叠体的一部分从所述基板上去除，直到所述基板的上表面暴露；
在经图案化的膜堆叠体的侧壁上形成侧壁钝化层；以及
随后对所述膜堆叠体执行热退火工艺。
7.根据权利要求6所述的方法，其特征在于，执行所述热退火工艺进一步包括：
维持基板温度在约250摄氏度与约550摄氏度之间。
8.根据权利要求6所述的方法，其特征在于，所述膜堆叠体进一步包括：帽盖层，所述帽盖层设置在所述磁存储层上。
9.根据权利要求6所述的方法，其特征在于，所述膜堆叠体进一步包括：钉扎层，所述钉扎层设置在所述基板与所述磁基准层之间。
10.根据权利要求9所述的方法，其特征在于，所述膜堆叠体进一步包括：结构去耦合层，所述结构去耦合层设置在所述钉扎层与所述磁基准层之间。
11.根据权利要求6所述的方法，其特征在于，所述磁基准层和所述磁存储层由含硼掺杂物的金属合金制成。
12.根据权利要求6所述的方法，其特征在于，形成所述侧壁钝化层进一步包括：
通过CVD沉积工艺在经图案化的膜堆叠体的所述侧壁上形成电介质层。
13.根据权利要求12所述的方法，其特征在于，所述侧壁钝化层的所述电介质层是SiN、SiCN、SiO2、SiON、SiC、非晶碳、SiOC、氧化铝(Al2O3)或氮化铝(AlN)中的至少一种。
14.根据权利要求6所述的方法，其特征在于，所述侧壁钝化层由所述膜堆叠体的图案化期间产生的副产物形成。
15.根据权利要求6所述的方法，其特征在于，形成所述侧壁钝化层进一步包括：
在所述基板上的所述膜堆叠体的所述部分被去除的位置形成绝缘层。
16.根据权利要求6所述的方法，其特征在于，执行所述热退火工艺进一步包括：
改变所述磁基准层和磁存储层的结晶结构。
17.根据权利要求6所述的方法，其特征在于，执行所述热退火工艺进一步包括：
将所述磁基准层和所述磁存储层中的掺杂物横向向外驱动至所述侧壁钝化层。
18.根据权利要求17所述的方法，其特征在于，所述掺杂物与所述侧壁钝化层反应以形成掺杂物化合物。
19.根据权利要求15所述的方法，其特征在于，所述热退火工艺在后端工艺在所述绝缘层中执行后或紧接在所述绝缘层形成在所述基板上后执行。
20.一种在基板上形成磁隧道结结构的方法，所述方法包括：
将设置在基板上的具有隧穿阻挡层设置在磁基准层与磁存储层之间的膜堆叠体图案化，以将所述膜堆叠体的一部分从所述基板上去除，直到暴露所述基板的上表面；
在经图案化的膜堆叠体的侧壁上形成侧壁钝化层；
在所述基板上形成与所述侧壁钝化层接触的绝缘层；以及
通过热处理工艺将掺杂物从所述磁基准层和所述磁存储层横向向外驱动到所述侧壁钝化层中。
CN201610554216.1A 2015-07-14 2016-07-14 用于形成mram应用中使用的具有期望的结晶度的结构的方法 Active CN106356449B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111107385.8A CN113851581A (zh) 2015-07-14 2016-07-14 用于形成mram应用中使用的具有期望的结晶度的结构的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562192565P 2015-07-14 2015-07-14
US62/192,565 2015-07-14

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202111107385.8A Division CN113851581A (zh) 2015-07-14 2016-07-14 用于形成mram应用中使用的具有期望的结晶度的结构的方法

Publications (2)

Publication Number Publication Date
CN106356449A true CN106356449A (zh) 2017-01-25
CN106356449B CN106356449B (zh) 2021-10-15

Family

ID=57775208

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610554216.1A Active CN106356449B (zh) 2015-07-14 2016-07-14 用于形成mram应用中使用的具有期望的结晶度的结构的方法
CN202111107385.8A Pending CN113851581A (zh) 2015-07-14 2016-07-14 用于形成mram应用中使用的具有期望的结晶度的结构的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202111107385.8A Pending CN113851581A (zh) 2015-07-14 2016-07-14 用于形成mram应用中使用的具有期望的结晶度的结构的方法

Country Status (4)

Country Link
US (3) US11245069B2 (zh)
KR (1) KR20170008690A (zh)
CN (2) CN106356449B (zh)
TW (2) TWI813883B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110224061A (zh) * 2018-03-02 2019-09-10 三星电子株式会社 磁性装置、使用其的磁性存储器及用于提供其的方法
CN110945672A (zh) * 2017-03-20 2020-03-31 台湾积体电路制造股份有限公司 磁穿隧接面所用的保护钝化层
CN111864059A (zh) * 2020-07-29 2020-10-30 浙江驰拓科技有限公司 存储位元的制备方法及mram的制备方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170031826A (ko) * 2015-09-11 2017-03-22 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US10255935B2 (en) 2017-07-21 2019-04-09 Applied Materials, Inc. Magnetic tunnel junctions suitable for high temperature thermal processing
US10636964B2 (en) * 2018-03-30 2020-04-28 Applied Materials, Inc. Magnetic tunnel junctions with tunable high perpendicular magnetic anisotropy
JP7173614B2 (ja) * 2018-03-30 2022-11-16 国立大学法人東北大学 磁気トンネル接合素子、磁気トンネル接合素子の製造方法、及び、磁気メモリ
US10468592B1 (en) 2018-07-09 2019-11-05 Applied Materials, Inc. Magnetic tunnel junctions and methods of fabrication thereof
US10522752B1 (en) 2018-08-22 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic layer for magnetic random access memory (MRAM) by moment enhancement
FR3086462A1 (fr) * 2018-09-21 2020-03-27 Stmicroelectronics (Crolles 2) Sas Procede de fabrication d'un composant electronique
US11374170B2 (en) 2018-09-25 2022-06-28 Applied Materials, Inc. Methods to form top contact to a magnetic tunnel junction
SG11202108291SA (en) * 2019-01-31 2021-08-30 Lam Res Corp Low stress films for advanced semiconductor applications
CN110176535A (zh) * 2019-04-08 2019-08-27 复旦大学 一种自定位阻变区域的三维存储器及其制备方法
JP2021044359A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 磁気記憶装置
US11522126B2 (en) 2019-10-14 2022-12-06 Applied Materials, Inc. Magnetic tunnel junctions with protection layers
US20220310903A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction device and method of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040101978A1 (en) * 2002-11-25 2004-05-27 Tsann Linn Method of forming a barrier layer of a tunneling magnetoresistive sensor
CN101271958A (zh) * 2007-03-20 2008-09-24 富士通株式会社 磁阻效应器件、磁层叠结构体及磁层叠结构体的制造方法
CN102201533A (zh) * 2010-03-24 2011-09-28 中芯国际集成电路制造(上海)有限公司 磁性隧道结结构的制作方法
US20140037991A1 (en) * 2012-07-31 2014-02-06 International Business Machines Corporation Magnetic random access memory with synthetic antiferromagnetic storage layers

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6964928B2 (en) 2002-08-29 2005-11-15 Chentsau Ying Method for removing residue from a magneto-resistive random access memory (MRAM) film stack using a dual mask
US6831312B2 (en) * 2002-08-30 2004-12-14 Freescale Semiconductor, Inc. Amorphous alloys for magnetic devices
JP5007509B2 (ja) * 2006-02-08 2012-08-22 ソニー株式会社 磁気記憶装置の製造方法
US7750421B2 (en) 2007-07-23 2010-07-06 Magic Technologies, Inc. High performance MTJ element for STT-RAM and method for making the same
US9136463B2 (en) * 2007-11-20 2015-09-15 Qualcomm Incorporated Method of forming a magnetic tunnel junction structure
US7948044B2 (en) * 2008-04-09 2011-05-24 Magic Technologies, Inc. Low switching current MTJ element for ultra-high STT-RAM and a method for making the same
JP5178451B2 (ja) * 2008-10-21 2013-04-10 昭和電工株式会社 磁気記憶媒体製造方法
US8981502B2 (en) * 2010-03-29 2015-03-17 Qualcomm Incorporated Fabricating a magnetic tunnel junction storage element
US8564080B2 (en) * 2010-07-16 2013-10-22 Qualcomm Incorporated Magnetic storage element utilizing improved pinned layer stack
US9028910B2 (en) 2010-12-10 2015-05-12 Avalanche Technology, Inc. MTJ manufacturing method utilizing in-situ annealing and etch back
JP2013008868A (ja) 2011-06-24 2013-01-10 Toshiba Corp 半導体記憶装置
US8823118B2 (en) * 2012-01-05 2014-09-02 Headway Technologies, Inc. Spin torque transfer magnetic tunnel junction fabricated with a composite tunneling barrier layer
TWI514373B (zh) * 2012-02-15 2015-12-21 Ind Tech Res Inst 上固定型垂直磁化穿隧磁阻元件
KR102054819B1 (ko) * 2013-05-22 2019-12-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9099122B2 (en) * 2013-12-02 2015-08-04 HGST Netherlands B.V. Scissor sensor with back edge bias structure and novel dielectric layer
US9564582B2 (en) 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
US9570671B2 (en) * 2014-03-12 2017-02-14 Kabushiki Kaisha Toshiba Magnetic memory device
US9443577B2 (en) * 2014-05-19 2016-09-13 Avalanche Technology, Inc. Voltage-switched magnetic random access memory (MRAM) and method for using the same
KR20160057891A (ko) * 2014-11-14 2016-05-24 삼성전자주식회사 자기 기억 소자 및 그의 형성 방법
US9853208B2 (en) * 2014-12-30 2017-12-26 International Business Machines Corporation In-situ annealing to improve the tunneling magneto-resistance of magnetic tunnel junctions
US9960346B2 (en) * 2015-05-07 2018-05-01 Micron Technology, Inc. Magnetic tunnel junctions
US20160351799A1 (en) 2015-05-30 2016-12-01 Applied Materials, Inc. Hard mask for patterning magnetic tunnel junctions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040101978A1 (en) * 2002-11-25 2004-05-27 Tsann Linn Method of forming a barrier layer of a tunneling magnetoresistive sensor
CN101271958A (zh) * 2007-03-20 2008-09-24 富士通株式会社 磁阻效应器件、磁层叠结构体及磁层叠结构体的制造方法
CN102201533A (zh) * 2010-03-24 2011-09-28 中芯国际集成电路制造(上海)有限公司 磁性隧道结结构的制作方法
US20140037991A1 (en) * 2012-07-31 2014-02-06 International Business Machines Corporation Magnetic random access memory with synthetic antiferromagnetic storage layers

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110945672A (zh) * 2017-03-20 2020-03-31 台湾积体电路制造股份有限公司 磁穿隧接面所用的保护钝化层
CN110945672B (zh) * 2017-03-20 2023-12-22 台湾积体电路制造股份有限公司 磁穿隧接面所用的保护钝化层
CN110224061A (zh) * 2018-03-02 2019-09-10 三星电子株式会社 磁性装置、使用其的磁性存储器及用于提供其的方法
CN111864059A (zh) * 2020-07-29 2020-10-30 浙江驰拓科技有限公司 存储位元的制备方法及mram的制备方法
WO2022021620A1 (zh) * 2020-07-29 2022-02-03 浙江驰拓科技有限公司 存储位元的制备方法及mram的制备方法

Also Published As

Publication number Publication date
US20170170393A1 (en) 2017-06-15
US11133460B2 (en) 2021-09-28
TW202109872A (zh) 2021-03-01
US20170018706A1 (en) 2017-01-19
TWI813883B (zh) 2023-09-01
CN113851581A (zh) 2021-12-28
KR20170008690A (ko) 2017-01-24
CN106356449B (zh) 2021-10-15
TWI699880B (zh) 2020-07-21
US11245069B2 (en) 2022-02-08
TW201711181A (zh) 2017-03-16
US20220013716A1 (en) 2022-01-13

Similar Documents

Publication Publication Date Title
CN106356449A (zh) 用于形成mram应用中使用的具有期望的结晶度的结构的方法
KR102648476B1 (ko) Mram 스택을 패터닝하기 위한 건식 플라즈마 에칭 방법
KR102552553B1 (ko) Mram 애플리케이션들을 위한 구조들을 형성하기 위한 방법들
US11818959B2 (en) Methods for forming structures for MRAM applications
US11145808B2 (en) Methods for etching a structure for MRAM applications
US20230377958A1 (en) Cluster processing system for forming a metal containing material
US20200373149A1 (en) In-situ atomic layer deposition process
US20220376174A1 (en) Chemical etch nonvolatile materials for mram patterning

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant