CN106356302A - 半导体结构及其制造方法 - Google Patents
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Abstract
一种半导体结构及其制造方法。所述方法包括：形成半导体基底，所述半导体基底包括半导体衬底、凸出于所述半导体衬底的鳍部和位于所述半导体衬底上且围绕于所述鳍部的隔离结构；在所述凸出于所述隔离结构的鳍部表面形成InP外延层；在所述InP外延层表面形成InGaAs外延层。本发明无需去除鳍部，而是直接在半导体衬底和鳍部表面形成InP外延层，然后在所述InP外延层表面形成InGaAs外延层，所述InGaAs外延层直接应用于器件沟道。通过该方法形成的InGaAs外延层在所述鳍部各位置的厚度均匀，进而使器件的电性能稳定性更好。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法，特别是针对QW FinFET(Quantum Well Fin Field effect transistor，量子阱鳍式场效晶体管)。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路逐渐向微型化发展。然而随着集成电路特征尺寸的下降，器件沟道宽度的变化极易引起器件电性能的不稳定性和沟道内载流子迁移率的损失。
为了克服上述问题，现有技术发展了量子阱鳍式场效晶体管(QuantumWell Fin Field effect transistor，QW FinFET)，其中，所述量子阱FinFET主要通过鳍替代工艺制造而成，采用Ⅲ-Ⅴ族化合物半导体层(例如InGaAs)替代部分鳍部直接应用于沟道，由于InGaAs材料具有高迁移率、良好的抗辐照特性等优点，而且InGaAs材料制备技术非常成熟，易于生长出高质量的InGaAs外延材料，因此在现有技术中Ⅲ-Ⅴ族化合物半导体层普遍采用InGaAs层。
图1至图8为现有技术的一种QW FinFET的制造方法。
参考图1，提供半导体硅衬底10；所述半导体硅衬底10上形成有鳍部20以及围绕所述鳍部20的浅沟槽隔离结构30。所述鳍部20的材料与所述半导体衬底10的材料相同。
参考图2，采用湿法刻蚀工艺去除部分所述鳍部20，形成由剩余的所述鳍部20，以及浅沟槽隔离结构30围成的开口。
参考图3，在开口底部剩余的所述鳍部20上外延生长InP层40，使所述InP层40填充满所述开口。
参考图4，对所述InP层40进行研磨直至所述InP层40的上表面与所述浅沟槽隔离结构30的上表面齐平。
参考图5，采用湿法刻蚀工艺去除部分所述InP层40。
参考图6，在剩余的所述InP层40上外延生长InGaAs层50。
参考图7，对所述InGaAs层50进行研磨直至所述InGaAs层50的上表面与所述浅沟槽隔离结构30的上表面齐平。
参考图8，采用湿法刻蚀工艺去除部分所述浅沟槽隔离结构30的浅沟槽隔离层直至完全暴露所述InGaAs层50。所述InGaAs层50作为半导体器件的沟道材料。
但是采用所述工艺形成的量子阱FinFET，器件的电性能稳定性较差。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，从而获得器件电性能稳定的量子阱FinFET。
为解决上述问题，本发明提供一种半导体结构的制造方法。包括：
形成半导体基底，所述半导体基底包括半导体衬底、凸出于所述半导体衬底的鳍部和位于所述半导体衬底上且围绕于所述鳍部的隔离结构；
在所述凸出于所述隔离结构的鳍部表面形成InP外延层；
在所述InP外延层表面形成InGaAs外延层。
可选的，所述半导体衬底的材料为高掺杂硅。
可选的，形成所述半导体基底的步骤，包括：
提供半导体衬底；
刻蚀所述半导体衬底的部分表面，形成鳍部；
在所述鳍部之间半导体衬底上的隔离空隙内填充隔离层，所述隔离层覆盖所述鳍部和所述半导体衬底；
研磨所述隔离层直至使所述隔离层上表面与所述鳍部上表面齐平；
通过湿法刻蚀去除部分厚度的所述隔离层，形成隔离结构。
可选的，所述制造方法还包括：在形成所述隔离结构前，在所述半导体衬底表面和所述鳍部表面形成GaAs缓冲层。
可选的，形成所述GaAs缓冲层的工艺为固态源分子束外延生长法。
可选的，所述固态源分子束外延生长法中，所述半导体衬底的温度为450℃至550℃，砷源的温度为240℃至270℃，镓源的温度为900℃至950℃，反应室气压为3E-5Torr至1E-6Torr，砷源与镓源的束流比为5至10，生长速率为0.2μm/H至1μm/H。
可选的，所述GaAs缓冲层的厚度为1nm至50nm。
可选的，形成所述InP外延层的工艺为气态源分子束外延生长法。
可选的，所述气态源分子束外延生长法中，所述半导体衬底的温度为280℃至320℃，反应室气压为3E-5Torr至1E-6Torr，磷源的温度为950℃至1000℃，磷源的气体总流量为4sccm至5sccm，所述InP外延层的生长速率为0.5μm/H至0.8μm/H。
可选的，所述InP外延层的厚度为1nm至50nm。
可选的，形成所述InGaAs外延层的工艺为气态源分子束外延生长法。
可选的，所述气态源分子束外延生长法中，所述半导体衬底的温度为450℃至520℃，反应室气压为3E-5Torr至1E-6Torr，砷源的温度为950℃至1000℃，砷源的气体总流量为4sccm至5sccm，所述InGaAs外延层的生长速率为0.5μm/H至0.8μm/H。
可选的，所述InGaAs外延层的厚度为1nm至50nm。
可选的，所述制造方法还包括：在所述半导体衬底表面及所述鳍部表面形成GaAs缓冲层前，对所述半导体基底进行预处理工艺；预处理工艺包括：
清洗所述半导体衬底及鳍部；
对所述半导体衬底及鳍部进行除气处理；
对所述半导体衬底及鳍部进行脱氧化膜处理。
本发明还提供一种半导体结构，包括：
半导体衬底；
鳍部，凸出于所述半导体衬底，所述鳍部的材料与所述半导体衬底的材料相同；
隔离结构，位于鳍部之间的所述半导体衬底上且暴露出所述鳍部；
InP外延层，位于凸出于所述隔离结构的鳍部表面以及半导体衬底上；
InGaAs外延层，位于所述InP外延层表面。
可选的，所述半导体结构还包括：GaAs缓冲层，位于所述鳍部和所述InP外延层之间。
可选的，所述GaAs缓冲层的厚度为1nm至50nm。
可选的，所述InP外延层的厚度为1nm至50nm。
可选的，所述InGaAs外延层的厚度为1nm至50nm。
与现有技术相比，本发明的技术方案具有以下优点：本发明无需去除鳍部，而是直接在半导体衬底和鳍部表面形成InP外延层，然后在所述InP外延层表面形成InGaAs外延层，所述InGaAs外延层直接应用于沟道。通过该方法形成的InGaAs外延层在所述鳍部上各位置的厚度均匀，进而使器件的电性稳定性更好。
进一步，在形成隔离结构之前，在半导体衬底表面和鳍部表面形成GaAs缓冲层，可以使所述InP外延层与所述半导体基底之间具有较好地晶格匹配，减少在半导体基底上形成InP外延层时产生巨大应力而使半导体基底发生碎裂的问题。
附图说明
图1至图8是是现有技术的半导体制造方法各步骤对应结构示意图；
图9至图13是本发明实施例的半导体制造方法各步骤对应结构示意图。
具体实施方式
现有技术中，量子阱FinFET的制造主要采用鳍替代工艺。以InP层，以及InGaAs层、AlGaAs层、InAlAs层、InAlGaAs层、InGaAsP层等Ⅲ-Ⅴ族化合物半导体层，替代部分鳍部而应用于沟道。
由于在鳍替代工艺中，需要采用光刻工艺去除部分厚度的鳍部，而光刻工艺容易引起所述鳍部侧壁的平整度下降，进而使与所述鳍部相接触的浅沟槽隔离层侧壁的平整度也相应下降。这样通过外延生长法在所述浅沟槽隔离结构之间外延生长InGaAs外延层时，所述InGaAs层侧壁形貌受到所述鳍部侧壁形貌的影响，最终形成的所述InGaAs外延层侧壁平整度和厚度均一性也相应下降。
此外，现有技术形成所述InP外延层和InGaAs外延层的工艺中，共采用两次研磨工艺。由于各区域的研磨速率无法保证一致，导致经研磨后的InGaAs外延层高度均一性也较差。
FinFET结构中，鳍部侧壁的平整度、鳍部的高度是影响器件电性能稳定性的重要因素。通过现有工艺形成的InGaAs外延层的厚度和高度均一性较差，因此通过现有工艺制造而成的量子阱FinFET的器件电性能稳定性下降。
为了提高量子阱FinFET的器件电性稳定性，本发明提供一种半导体结构的形成方法，包括：形成半导体基底，所述半导体基底包括半导体衬底、凸出于所述半导体衬底的鳍部和位于所述半导体衬底上且围绕于所述鳍部的隔离结构；在所述凸出所述隔离结构的鳍部表面形成InP外延层；在所述InP外延层表面形成InGaAs外延层。本发明无需去除鳍部，而是直接在半导体衬底和鳍部表面形成InP外延层，然后在所述InP外延层表面形成InGaAs外延层，所述InGaAs外延层直接应用于器件沟道。通过该方法形成的InGaAs外延层在各位置的厚度均匀，进而使器件的电性稳定性更好。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图9至图13是本发明实施例的半导体制造方法各步骤对应结构示意图。
参考图9，提供一半导体基底100，所述半导体基底100包括半导体衬底200和凸出于所述半导体衬底200的鳍部300。
本实施例中，所述半导体衬底200为高掺杂硅衬底。所述半导体衬底200与所述鳍部300为同一材质且所述半导体衬底200与所述鳍部300相连。
本实施例中，形成所述鳍部300的工艺包括：在半导体基底100表面形成图形化的第一掩膜层；在所述图形化的第一掩膜层和半导体基底100表面形成第二掩膜层；直接刻蚀所述第一掩膜层顶部和半导体基底100表面的第二掩膜层，留下所述第一掩膜层侧壁的第二掩膜层；去除第一掩膜层，暴露出部分半导体基底100表面，剩余的第二掩膜层的形貌、尺寸及位置与所述鳍部300的形貌、尺寸及位置相同；以剩余的第二掩膜层为掩膜，沿暴露的半导体基底图形刻蚀所述半导体基底100，以形成所述鳍部300，所述鳍部300上表面高于所述半导体衬底200上表面。
参考图10，本实施例在形成所述鳍部300后，在所述半导体衬底200表面和所述鳍部300表面形成GaAs缓冲层400，可以使所述半导体基底100与后续形成的InP外延层之间具有较好地晶格匹配，从而能减小在半导体基底100上形成InP外延层时产生的应力，进而减少半导体基底100发生碎裂的问题。
本实施例中，形成所述GaAs缓冲层400的工艺为固态源分子束外延生长法。
需要说明的是，本实施例中，在外延生长GaAs缓冲层400前，还包括对所述半导体基底100进行预处理工艺，所述预处理工艺包括：清洗所述半导体基底100；对所述半导体基底100进行除气处理；对所述半导体基底100进行脱氧化膜处理。
清洗所述半导体基底100的工艺具体为：先用超声波去除所述半导体基底100表面的颗粒杂质；然后将所述半导体基底100用有机溶剂(三氯乙烯、丙酮和甲醇)清洗以去除有机物；随后用去离子水冲洗干净；再用硫酸、双氧水和清水的混合溶液进行化学腐蚀，其中，所述化学腐蚀工艺的工艺温度为50℃至60℃，腐蚀时间为1分钟至2分钟；在化学腐蚀结束后，用去离子水清洗所述半导体基底100，所述半导体基底100由去离子水中取出后，立刻在高纯氮气中吹干。
对所述半导体基底100进行除气处理的工艺具体为：将吹干后的所述半导体基底100送入分子束外延进样室进行预除气0.3小时至0.5小时；将完成预除气的所述半导体基底100送入传递室，在300℃至400℃下除气1小时至1.5小时；完成除气后将所述半导体基底100送入外延生长室进行脱氧化膜处理。
需要说明的是，为了避免外界气氛对所述半导体基底100的污染，必须使所述半导体基底100在清洗过程中形成一层薄薄的自然氧化层，本实施例在外延生长所述GaAs缓冲层400之前去除所述自然氧化层，有利于GaAs缓冲层400的形成。本实施例中，对所述半导体基底100进行脱氧化膜处理的工艺具体为：将所述半导体基底100送入外延生长室后，在砷气氛中加热所述半导体衬底200至550℃至650℃，并在所述温度下烘烤10分钟至20分钟。
完成预处理工艺后，在外延生长室内将所述半导体衬底200降温至450℃至550℃，然后采用固态源分子束外延生长法形成GaAs缓冲层400。本实施例中，砷源的温度为240℃至270℃，镓源的温度为900℃至950℃，外延生长室的气压为3E-5Torr至1E-6Torr，砷源与镓源的束流比为5至10，生长速率为0.2μm/H(微米每小时)至1μm/H(微米每小时)。
需要说明的是，如果GaAs缓冲层400的厚度过薄，容易引起器件沟道的阻值升高；如果GaAs缓冲层400的厚度过厚，会影响后续离子注入的效果，进而引起器件电性的偏移，因此本实施例形成的所述GaAs缓冲层400的厚度为1nm至50nm。
参考图11，在所述鳍部300之间的GaAs缓冲层400表面形成隔离结构500，所述隔离结构500围绕于所述鳍部300且所述隔离结构500暴露出所述鳍部300。所述隔离结构500用于实现器件之间的相互隔离，本实施例中，所述隔离结构500可以起到使相邻的QW FinFET之间相互绝缘的作用。
本实施例中，所述隔离结构500的材料为氧化硅，形成所述隔离结构500的具体工艺可以为：采用化学气相沉积法在半导体衬底200上鳍部300之间的隔离空隙内填充满氧化硅，所述氧化硅层完全覆盖所述半导体衬底200和鳍部300，通过化学机械研磨工艺将所述而氧化硅层平坦化直至与所述鳍部300的上表面齐平，之后再通过湿法蚀刻去除部分厚度的所述氧化硅层(例如：湿法刻蚀直至暴露出所述鳍部300的一半高度)，形成隔离结构500。本实施例中，所述隔离结构500可以是浅沟槽隔离结构，但不限于浅沟槽隔离结构。
参考图12，在凸出于所述隔离结构500的所述鳍部300的顶部和侧壁上形成InP外延层600。
本实施例，直接在部分鳍部300的顶部和侧壁上覆盖InP外延层600，而无需像现有技术替代鳍工艺需要去除部分鳍部，因此所述InP外延层600的厚度较为均一。
需要说明的是，本实施例在形成所述InP外延层600之前，还在所述鳍部300的表面形成有GaAs缓冲层400，本实施例中，所述InP外延层600形成于凸出所述隔离结构500的鳍部300上的GaAs缓冲层400表面。
具体地，形成所述InP外延层600的工艺为气态源分子束外延生长法。形成所述InP外延层600的具体工艺可以为：磷源是在外延生长室内加热分解由外延生长室外部导入的高纯气态磷烷形成的，所述高纯气态磷烷进入外延生长室内的气态源炉，并在所述气态源炉内受热分解成氢源和磷源；铟源采用高纯固态源，在固态源炉内加热形成铟源，所述磷源和所述铟源反应形成InP外延层600。
所述气态源分子束外延生长法中，所述半导体衬底200的温度为280℃至320℃，外延生长室内的气压为3E-5Torr至1E-6Torr，所述气态磷烷的温度为950℃至1000℃，所述气态磷烷的气体总流量为4sccm至5sccm，所述InP外延层600的生长速率为0.5μm/H(微米每小时)至0.8μm/H(微米每小时)。
需要说明的是，如果InP外延层600的厚度过薄，容易引起器件沟道的阻值升高；如果InP外延层600的厚度过厚，会影响后续离子注入的效果，进而引起器件电性的偏移，因此本实施例形成的所述InP外延层600的厚度为1nm至50nm。
参考图13，在所述InP外延层600表面形成InGaAs外延层700。所述InGaAs外延层700作为鳍部300的一部分直接应用于器件沟道，所述InGaAs外延层700在所述鳍部300上各位置的厚度均匀，进而使器件的电性稳定性更好。
本实施例中，形成所述InGaAs外延层700的工艺为气态源分子束外延生长法。形成所述InGaAs外延层700的具体工艺可以为：砷源是在外延生长室内加热分解由外延生长室外部导入的高纯气态砷烷形成的，所述高纯气态砷烷进入外延生长室内的气态源炉，并在所述气态源炉内受热分解成氢源和砷源；镓源和铟源均采用高纯固态源，分别在各自的固态源炉内加热形成镓源和铟源，所述砷源、镓源和铟源反应形成InGaAs外延层700。
所述气态源分子束外延生长法中，所述半导体衬底200的温度为450℃至520℃，外延生长室内的气压为3E-5Torr至1E-6Torr，所述气态砷烷的温度为950℃至1000℃，所述气态砷烷的气体总流量为4sccm至5sccm，所述InGaAs外延层700的生长速率为0.5μm/H(微米每小时)至0.8μm/H(微米每小时)。
需要说明的是，如果InGaAs外延层700的厚度过薄，容易引起器件沟道的阻值升高；如果InGaAs外延层700的厚度过厚，会影响后续离子注入的效果，进而引起器件电性的偏移，因此本实施例形成的所述InGaAs外延层700的厚度为1nm至50nm。
本实施例中，所述InGaAs外延层700作为鳍部300的一部分直接应用于器件沟道。本发明无需去除部分鳍部300，而是直接在鳍部300上通过外延生长法形成InGaAs外延层700，可以使所述InGaAs外延层700在所述鳍部300上各位置的厚度比较均匀，因此可以提高鳍部300的平整度、厚度均一性和高度均一性，从而提升了沟道的平整度和厚度均一性，进而使量子阱FinFET器件的电性稳定性更好。
形成所述InGaAs外延层700后，通过离子注入工艺，在所述半导体衬底200内形成N型阱或P型阱(未示意)，所述N型阱和P型阱由位于半导体衬底200内的离结构500进行隔离，然后通过在所述InGaAs外延层700表面形成横跨所述鳍部300的栅极结构(未示意)；在所述栅极结构(未示意)侧壁形成侧壁层(未示意)后；对所述栅极结构(未示意)两侧的鳍部300进行离子注入工艺以形成所述量子阱FinFET器件的源区(未示意)和漏区(未示意)。
为了解决现有技术存在的问题，本发明还提供一种半导体结构。请继续参考图13，示出了本发明半导体结构一实施例的示意图，所述半导体结构包括：
半导体衬底200，本实施例中，所述半导体衬底200为高掺杂硅衬底；
鳍部300，凸出于所述半导体衬底200且与所述半导体衬底200相连。本实施例中所述鳍部300与所述半导体衬底200的材料相同；
隔离结构500，位于鳍部300之间的所述半导体衬底200上，所述隔离结构500围绕所述鳍部300且所述隔离结构500暴露出所述鳍部300，用于实现不同量子阱FinFET器件的绝缘；
InP外延层600，位于凸出于所述隔离结构500的鳍部300的顶部和侧壁上，所述InP外延层600可以提高后续InGaAs外延层700的形成质量；
InGaAs外延700，位于所述InP外延层600表面，所述InGaAs外延层700作为鳍部300的一部分直接应用于器件沟道。
本发明半导体结构还包括，栅极结构、源区和漏区。所述栅极结构位于所述InGaAs外延层700表面且横跨所述鳍部300；所述源区和漏区分别位于所述栅极结构两侧的鳍部300内。
本实施例中，通过直接在鳍部300表面形成InGaAs外延层700，所述InGaAs外延层700作为鳍部300的一部分直接应用于沟道，并通过对所述栅极结构两侧的鳍部300进行离子注入工艺以形成器件的源区和漏区，具有所述半导体结构的器件为量子阱FinFET器件。
本发明半导体结构中InGaAs外延层700直接位于鳍部300上，鳍部300上各位置的InGaAs外延层700厚度比较均匀，从而提升了沟道的平整度和厚度均一性，进而使量子阱FinFET器件的电性稳定性更好。
本实施例中，所述半导体结构还包括：GaAs缓冲层400，位于所述鳍部300和所述InP外延层600之间，，可以使所述半导体基底100与后续形成的InP外延层600之间具有较好地晶格匹配，从而能减小在半导体基底100上形成InP外延层600时产生的应力，进而减少半导体基底100发生碎裂的问题。
本实施例中，所述GaAs缓冲层400的厚度为1nm至50nm。
如果所述GaAs缓冲层400的厚度过薄，容易引起器件沟道的阻值升高；如果所述GaAs缓冲层400的厚度过厚，会影响后续离子注入的效果，进而引起器件电性的偏移。
本实施例中，所述InP外延层600的厚度为1nm至50nm。
如果所述InP外延层600的厚度过薄，容易引起器件沟道的阻值升高；如果所述InP外延层600的厚度过厚，会影响后续离子注入的效果，进而引起器件电性的偏移。
本实施例中，所述InGaAs外延层700的厚度为1nm至50nm。
如果所述InGaAs外延层700的厚度过薄，容易引起器件沟道的阻值升高；如果所述InGaAs外延层700的厚度过厚，会影响后续离子注入的效果，进而引起器件电性的偏移。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的制造方法，其特征在于，包括：
形成半导体基底，所述半导体基底包括半导体衬底、凸出于所述半导体衬底的鳍部和位于所述半导体衬底上且围绕于所述鳍部的隔离结构；
在所述凸出于所述隔离结构的鳍部表面形成InP外延层；
在所述InP外延层表面形成InGaAs外延层。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述半导体衬底的材料为高掺杂硅。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述半导体基底的步骤，包括：
提供半导体衬底；
刻蚀所述半导体衬底的部分表面，形成鳍部；
在所述鳍部之间半导体衬底上的隔离空隙内填充隔离层，所述隔离层覆盖所述鳍部和所述半导体衬底；
研磨所述隔离层直至使所述隔离层上表面与所述鳍部上表面齐平；
通过湿法刻蚀去除部分厚度的所述隔离层，形成隔离结构。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述制造方法还包括：在形成所述隔离结构前，在所述半导体衬底表面和所述鳍部表面形成GaAs缓冲层。
5.如权利要求4所述的半导体结构的制造方法，其特征在于，形成所述GaAs缓冲层的工艺为固态源分子束外延生长法。
6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述固态源分子束外延生长法中，所述半导体衬底的温度为450℃至550℃，砷源的温度为240℃至270℃，镓源的温度为900℃至950℃，反应室气压为3E-5Torr至1E-6Torr，砷源与镓源的束流比为5至10，生长速率为0.2μm/H至1μm/H。
7.如权利要求4所述的半导体结构的制造方法，其特征在于，所述GaAs缓冲层的厚度为1nm至50nm。
8.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述InP外延层的工艺为气态源分子束外延生长法。
9.如权利要求8所述的半导体结构的制造方法，其特征在于，所述气态源分子束外延生长法中，所述半导体衬底的温度为280℃至320℃，反应室气压为3E-5Torr至1E-6Torr，磷源的温度为950℃至1000℃，磷源的气体总流量为4sccm至5sccm，所述InP外延层的生长速率为0.5μm/H至0.8μm/H。
10.如权利要求1所述的半导体结构的制造方法，其特征在于，所述InP外延层的厚度为1nm至50nm。
11.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述InGaAs外延层的工艺为气态源分子束外延生长法。
12.如权利要求11所述的半导体结构的制造方法，其特征在于，所述气态源分子束外延生长法中，所述半导体衬底的温度为450℃至520℃，反应室气压为3E-5Torr至1E-6Torr，砷源的温度为950℃至1000℃，砷源的气体总流量为4sccm至5sccm，所述InGaAs外延层的生长速率为0.5μm/H至0.8μm/H。
13.如权利要求1所述的半导体结构的制造方法，其特征在于，所述InGaAs外延层的厚度为1nm至50nm。
14.如权利要求4所述的半导体结构的制造方法，其特征在于，所述制造方法还包括：在所述半导体衬底表面及所述鳍部表面形成GaAs缓冲层前，对所述半导体基底进行预处理工艺；预处理工艺包括：
清洗所述半导体衬底及鳍部；
对所述半导体衬底及鳍部进行除气处理；
对所述半导体衬底及鳍部进行脱氧化膜处理。
15.一种半导体结构，其特征在于，包括：
半导体衬底；
鳍部，凸出于所述半导体衬底，所述鳍部的材料与所述半导体衬底的材料相同；
隔离结构，位于鳍部之间的所述半导体衬底上且暴露出所述鳍部；
InP外延层，位于凸出于所述隔离结构的鳍部表面以及半导体衬底上；
InGaAs外延层，位于所述InP外延层表面。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：
GaAs缓冲层，位于所述鳍部和所述InP外延层之间。
17.如权利要求16所述的半导体结构，其特征在于，所述GaAs缓冲层的厚度为1nm至50nm。
18.如权利要求15所述的半导体结构，其特征在于，所述InP外延层的厚度为1nm至50nm。
19.如权利要求15所述的半导体结构，其特征在于，所述InGaAs外延层的厚度为1nm至50nm。
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