CN106354473A - 一种除法器和求商和余数的方法 - Google Patents
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Abstract
本发明涉及数字信号处理领域，特别涉及一种除法器和求商和余数的方法，用以解决目前的除法器电路复杂的问题，其中，该除法器包括：至少一个用于通过预设除数对应的余数查找表查找第一余数的余数查找器、用于得到第一余数运算结果的余数生成器、至少一个用于通过预设除数对应的商查找表查找第一商的商查找器、用于得到第一商运算结果的商生成器以及用于得到并输出二进制数对应的商和余数的第一运算结果输出器。这种技术方案由于能够通过预设除数对应的余数查找表、商查找表以及第一余数运算结果查找表实现除法的运算，因此降低了电路的复杂性。
Description
技术领域
本发明涉及数字信号处理领域，特别涉及一种除法器和求商和余数的方法。
背景技术
在数字信号处理、通讯、图像和视频处理中，经常会涉及求商和余数的除法运算。但是，在集成电路和可编程逻辑器件的算法设计中，并没有实现除法功能的现有芯片；在硬件描述语言中也没有可综合的除法语句。
现有技术中，通常运用移位、比较、减法迭代的操作来实现除法的运算，其基本思想为：从被除数中重复地减去除数，直到检测到余数小于除数，主要是进行减法和移位操作。公开号为CN1423189A的专利“一种除法器”就是把除法运算化成减法和移位运算，利用减法器、比较器、移位加法器完成除法。但是，该类方法每次移位和减法操作后只获得一位商，当被除数较大时，如被除数是N位，需要执行N次运算才能得到商。因此，该方法所需的时钟周期长，运算速度慢，且电路占用面积大。
为了提高除法器的运算速度，可采用一次求得多位商的方法。以一次求得两位商为例，其基本思想是把被除数分别减去除数、2倍的除数、3倍的除数，通过比较结果一次确定两位商。公开号为CN1287037A的专利“高基除法器及方法”提出了一次得到k位商的除法器，但是该方法需要倍数发生器、比较器、加法器和减法器等众多器件，电路复杂。
综上所述，目前的除法器电路复杂。
发明内容
本发明提供一种除法器和求商和余数的方法，用以解决现有技术中的除法器存电路复杂的问题。
本发明实施例提供了一种除法器，包括：
至少一个余数查找器、余数生成器、至少一个商查找器、商生成器、第一运算结果输出器；其中：
所述余数查找器，用于根据预设除数对应的余数查找表查找第一余数，其中，所述第一余数为输入的二进制数对应位的余数；
所述余数生成器，用于对所述第一余数求和，得到第一余数运算结果；
所述商查找器，用于根据预设除数对应的商查找表查找第一商，其中，所述第一商为所述二进制数对应位的商；
所述商生成器，用于对所述第一商求和，得到第一商运算结果；
所述第一运算结果输出器，用于根据预设除数对应的第一余数运算结果查找表查找第二余数，得到并输出所述二进制数对应的余数，以及根据所述第一余数运算结果查找表查找第二商，并对所述第二商与所述第一商运算结果求和，得到并输出所述二进制数对应的商；其中所述第二余数为所述第一余数运算结果对应的余数，所述第二商为所述第一余数运算结果对应的商。
由于该除法器能够通过预设除数对应的余数查找表、预设除数对应的商查找表以及所述预设除数对应的第一余数运算结果查找表实现除法的运算，降低了电路的复杂性，提高了运算的速度，同时减小了电路占用的面积。
可选的，所述余数查找器，包括至少一个二进制数对应位的余数选择器；
所述二进制数对应位的余数选择器，用于根据所述预设除数对应的余数查找表查找所述第一余数；
所述余数生成器，包括至少一个第一加法器和至少一个第一触发器；
所述第一加法器，用于对所述第一余数求和，得到第一余数运算结果；
所述第一触发器，用于将所述第一余数运算结果输出到所述第一运算结果输出器。
可选的，所述商查找器，包括至少一个二进制数对应位的商选择器；
所述二进制数对应位的商选择器，用于根据预设除数对应的商查找表查找所述第一商；
所述商生成器，包括至少一个第二加法器和至少一个第二触发器；
所述第二加法器，用于对所述第一商求和，得到第一商运算结果；
所述第二触发器，用于将所述第一商运算结果输出到所述第一运算结果输出器。
可选的，所述第一运算结果输出器，包括至少一个第一余数运算结果选择器、至少一个第三加法器、至少一个第三触发器和至少一个第四触发器；
所述第一余数运算结果选择器，用于根据预设除数对应的第一余数运算结果查找表查找第二余数，得到所述二进制数对应的余数，以及根据预设除数对应的第一余数运算结果查找表查找所述第二商；
所述第三加法器，用于对所述第二商与所述第一商运算结果求和，得到输入的二进制数对应的商；
所述第三触发器，用于输出所述二进制数对应的余数；
所述第四触发器，用于输出所述二进制数对应的商。
可选的，所述余数查找器和所述商查找器输入的二进制数为被除数对应位的部分二进制数；
所述除法器还包括：被除数判断器和第二运算结果输出器；
所述被除数判断器，用于在被除数的位数超过N时，将所述被除数划分为一个低位二进制数和至少一个高位二进制数，其中所述低位二进制数的位数等于N，高位二进制数的位数不大于N；并将高位二进制数移至低位，得到至少一个新的二进制数，并判断所述低位二进制数以及至少一个新的二进制数是否都为零，若都为零，则将零输出到所述第二运算结果输出器；若不全为零，则将不为零的新的二进制数和低位二进制数分别作为余数查找器和商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；
其中，N为所述预设除数对应的余数查找表和所述预设除数对应的商查找表对应的二进制数的位数；
所述第二运算结果输出器，用于:
将新的二进制数对应的商，向左移K位，得到第二商运算结果，将新的二进制数对应的余数，向左移K位，与MK除以预设除数的商相乘，得到第三商运算结果，其中K为得到所述新的二进制数时移位的位数，以及将新的二进制数对应的余数与MK除以预设除数的余数相乘，得到第二余数运算结果，将所述第二余数运算结果作为所述余数查找器和所述商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；根据所述所述第二余数运算结果对应的余数确定高位二进制数对应的余数，并对所述第二商运算结果、所述第三商运算结果、以及所述第二余数运算结果对应的商求和，得到高位二进制数对应的商；
以及确定低位二进制数对应的商和余数；
并对所有不为零的高位二进制数对应的余数和所述低位二进制数对应余数求和，得到第三余数运算结果，将所述第三余数运算结果作为余数查找器和商查找器的输入的二进制数，输出到所述余数查找器和所述商查找器，确定所述第三余数运算结果对应的商和余数，以及对所有不为零的高位二进制数对应的商、低位二进制数对应的商以及所述第三余数运算结果对应的商求和，并输出运算结果；
其中，M为不为零的正整数。
由于当二进制的被除数较大时，通过将较大的二进制划分为能够复用余数查找器和商查找器的二进制数，降低了除法运算的复杂度，提供了运算的速度，减小了电路占用的面积。
可选的，所述被除数判断器，包括至少一个移位寄存器，和至少一个选择器；
所述移位寄存器，用于在被除数的位数超过N时，将所述被除数划分为一个低位二进制数和至少一个高位二进制数，其中所述低位二进制数的位数等于N，高位二进制数的位数不大于N；并将高位二进制数移至低位，得到至少一个新的二进制数；
所述选择器，用于判断所述低位二进制数以及至少一个新的二进制数是否都为零，若都为零，则将零输出到所述第二运算结果输出器；若不全为零，则将不为零的二进制数作为余数查找器和商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；
其中，N为所述预设除数对应的余数查找表和所述预设除数对应的商查找表对应的二进制位数。
所述第二运算结果输出器，还包括：至少一个商判断的选择器、至少一个余数判断的选择器、至少一个第一乘法器、至少一个第二乘法器、至少一个第三乘法器，至少一个第四加法器、至少一个第五加法器和至少一个第六加法器；
其中，所述商判断的选择器，用于确定输入的二进制数对应的商为新的二进制数对应的商后，将所述新的二进制数对应的商输出到所述第一乘法器；在确定输入的二进制数对应的商为低位二进制数对应的商后，将所述低位二进制数对应的商输出到所述第六加法器；
所述余数判断的选择器，用于在确定输入的二进制数对应的余数为新的二进制数对应的余数后，将所述新的二进制数对应的余数输出到所述第二乘法器；在确定输入的二进制数对应的商和余数为低位二进制数对应的余数后，将所述低位二进制数对应的商输出到所述第五加法器；
所述第一乘法器，用于根据得到的所述新的二进制数移位的位数K，将新的二进制数对应的商向左移K位，得到所述第二商运算结果；
所述第二乘法器，用于将所述新的二进制数对应的余数与MK除以预设除数后对应的商相乘，得到第三商运算结果；
所述第三乘法器，用于将所述新的二进制数对应的余数与MK除以预设除数后对应的余数相乘，得到第二余数运算结果，将所述第二余数运算结果作为所述余数查找器和所述商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；
所述第四加法器，用于对所述第二商运算结果、所述第三商运算结果、以及所述第二余数运算结果对应的商求和，得到高位二进制数对应的商；
所述第五加法器，用于对所有不为零的高位二进制数和低位二进制数的余数求和，得到第三余数运算结果，以及将所述第三余数运算结果作为余数查找器和商查找器的输入的二进制数，输出到所述余数查找器和商查找器，确定所述第三余数运算结果对应的商和余数，并输出余数的运算结果；
所述第六加法器，用于对所有不为零的高位二进制数对应的商、低位二进制数对应的商以及所述第三余数运算结果对应的商求和，并输出商的运算结果。
可选的，所述被除数为输入的二进制数；所述第一运算结果输出器还用于：输出触发脉冲信号；
所述被除数对应位的部分为输入的二进制数，所述第二运算结果输出器，还用于：输出触发脉冲信号。
由于能够输出触发电平，从而使得用户能够通过输出的除法电平信号判断输出的运算结果的有效性。
本发明实施例还提供了一种求商和余数的方法，包括：
除法器接收输入的二进制数；
所述除法器根据下列方式计算所述二进制数对应的余数：
所述除法器中的余数查找器根据预设除数对应的余数查找表查找第一余数，其中，所述第一余数为输入的二进制数对应位的余数；
所述除法器中的余数生成器对所述第一余数求和，得到第一余数运算结果；
所述除法器中的第一运算结果输出器根据所述预设除数对应的第一余数运算结果查找表查找第二余数，得到并输出所述二进制数对应的余数，其中所述第二余数为所述第一余数运算结果对应的余数；
所述除法器根据下列方式计算所述二进制数对应的商：
所述除法器中的商查找器根据预设除数对应的商查找表查找第一商，其中，所述第一商为所述二进制数对应位的商；
所述除法器中的商生成器对所述第一商求和，得到第一商运算结果；
所述除法器中的第一运算结果输出器根据预设除数对应的第一余数运算结果查找表查找第二商，并对所述第二商与所述第一商运算结果求和，得到并输出所述二级制数对应的商，其中所述第二商为所述第一余数运算结果对应的商。
可选的，所述除法器根据下列方式计算所述二进制数对应的余数，具体包括：
所述除法器中的二进制数对应位的余数选择器根据预设除数对应的余数查找表查找所述第一余数；
所述除法器中的第一加法器对所述第一余数求和，得到第一余数运算结果；
所述除法器中的第一触发器将所述第一余数运算结果输出到所述除法器中的第一余数运算结果选择器；
所述除法器中的第一余数运算结果选择器根据所述预设除数对应的第一余数运算结果查找表查找所述第二余数，得到所述二进制数对应的余数；
所述除法器中的第三触发器输出所述二进制数对应的余数。
可选的，所述除法器根据下列方式计算所述二进制数对应的商，具体包括：
所述除法器中的二进制数对应位的商选择器根据预设除数对应的商查找表查找所述第一商；
所述除法器中的第二加法器对所述第一商求和，得到第一商运算结果；
所述除法器中的第二触发器将所述第一商运算结果输出到所述除法器中的第三加法器；
所述除法器中的第一余数运算结果选择器根据预设除数对应的第一余数运算结果查找表查找所述第二商；
所述除法器中的第三加法器对所述第二商和所述第一商运算结果求和，得到输入的二进制数对应的商；
所述除法器中的第四触发器输出所述二进制数对应的商。
可选的，所述余数查找器和所述商查找器输入的二进制数为被除数，所述除法器中的第一运算结果输出器输出的所述二进制数对应的商为所述被除数对应的商；所述除法器中的第一运算结果输出器输出的所述二进制数对应的余数为所述被除数对应的余数。
可选的，所述除法器中的余数查找器和商查找器输入的二进制数为被除数对应位的部分二进制数；
所述除法器在接收输入的二进制数之后，查找所述第一商和所述第一余数之前，还包括：
所述除法器中的被除数判断器在被除数的位数超过N时，将划分为一个低位二进制数和至少一个高位二进制数，其中所述低位二进制数的位数等于N，高位二进制数的位数不大于N；并将高位二进制数移至低位，得到至少一个新的二进制数，并判断所述低位二进制数以及至少一个新的二进制数是否都为零，若都为零，则将零输出到所述第二运算结果输出器；若不全为零，则将不为零的新的二进制数和低位二进制数分别作为余数查找器和商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；
其中，N为所述预设除数对应的余数查找表和所述预设除数对应的商查找表对应的二进制位数；
所述除法器的第一运算结果输出器输出所述二进制数对应的余数后，还包括：
所述除法器中的第二运算结果输出器将新的二进制数对应的余数，向左移K位，与MK除以预设除数的商相乘，得到第三商运算结果，其中K为得到所述新的二进制数时移位的位数，以及将新的二进制数对应的余数与MK除以预设除数的余数相乘，得到第二余数运算结果，将所述第二余数运算结果作为所述除法器中的余数查找器和商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；根据所述第二余数运算结果对应的余数确定高位二进制数对应的余数，以及确定低位二进制数对应的余数；
并对所有不为零的高位二进制数和低位二进制数的余数求和，得到第三余数运算结果，将所述第三余数运算结果作为余数查找器和商查找器的输入的二进制数，输出到所述余数查找器和所述商查找器，确定所述第三余数运算结果对应的商和余数，并输出余数运算结果；
其中，M为不为零的正整数。
所述除法器的第一运算结果输出器输出所述二进制数对应的商后，还包括：
所述除法器中的第二运算结果输出器将新的二进制数对应的商，向左移K位，得到第二商运算结果，对所述第二商运算结果、所述第三商运算结果和所述第二余数运算结果对应的商求和，得到高位二进制数对应的商；以及确定低位二进制数对应的商；
并对所有不为零的高位二进制数对应的商、低位二进制数对应的商以及所述第三余数运算结果对应的商求和，并输出商运算结果；
其中，M为不为零的正整数。
可选的，若所述除法器中的被除数判断器确定划分后的低位二进制数和至少一个高位二进制数都为零，该方法还包括：
所述除法器中的被除数判断器将零直接输入到所述除法器中的运算结果输出器；
所述除法器中的第二运算结果输出器输出运算结果。
可选的，该方法还包括：
所述除法器中的被除数判断器在被除数的位数小于或等于N时，将被除数作为余数查找器和商查找器输入的二进制数输出到所述余数查找器和所述商查器；
其中，所述除法器中的第一运算结果输出器输出的二进制数对应的商和余数为被除数除以预设除数的运算结果。
可选的，该方法还包括：
所述除法器输出所述输入的触发脉冲信号。
附图说明
图1为本发明实施例一除法器的示意图；
图2为本发明实施例二除法器中余数选择器的示意图；
图3为本发明实施例三除法器中余数选择器的示意图；
图4为本发明实施例四除法器中余数查找器与余数生成器的连接示意图；
图5为本发明实施例五除法器中余数查找器与余数生成器的连接示意图；
图6为本发明实施例六除法器中商选择器的示意图；
图7为本发明实施例七除法器中商选择器的示意图；
图8为本发明实施例八除法器中商查找器与商生成器的连接示意图；
图9为本发明实施例九除法器中商查找器与商生成器的连接示意图；
图10为本发明实施例十除法器的电路示意图；
图11为本发明实施例十一除法器的示意图；
图12为本发明实施例十二除法器第二运算结果输出器的连接示意图；
图13为本发明实施例十三被除数判断器中选择器的电路示意图；
图14为本发明实施例十四除法器的电路示意图；
图15为本发明实施例十五求商和余数方法的流程示意图；
图16为本发明实施例十六求商和余数方法的流程示意图。
具体实施方式
本发明实施例的除法器包括：至少一个余数查找器、余数生成器、至少一个商查找器、商生成器、第一运算结果输出器；其中：余数查找器，用于根据预设除数对应的余数查找表查找第一余数，第一余数为输入的二进制数对应位的余数；余数生成器，用于对第一余数求和，得到第一余数运算结果；商查找器，用于根据预设除数对应的商查找表查找第一商，第一商为二进制数对应位的商；商生成器，用于对第一商求和，得到第一商运算结果；第一运算结果输出器，用于根据预设除数对应的第一余数运算结果查找表查找第二余数，得到并输出二进制数对应的余数，以及根据第一余数运算结果查找表查找第二商，并对第二商与第一商运算结果求和，得到并输出二进制数对应的商；第二余数为第一余数运算结果对应的余数，第二商为第一余数运算结果对应的商。这种技术方案由于能够通过预设除数对应的余数查找表、预设除数对应的商查找表以及预设除数对应的第一余数运算结果查找表实现除法的运算，降低了电路的复杂性，提高了运算的速度，同时减小了电路占用的面积。
下面结合说明书附图对本发明实施例作进一步详细描述。
如图1所示，本发明实施例一除法器，包括：
余数查找器100，用于根据预设除数对应的余数查找表查找第一余数，其中，第一余数为输入的二进制数对应位的余数。
余数生成器101，用于对第一余数求和，得到第一余数运算结果。
商查找器102，用于根据预设除数对应的商查找表查找第一商，其中，第一商为二进制数对应位的商。
商生成器103，用于对第一商求和，得到第一商运算结果。
第一运算结果输出器104，用于根据预设除数对应的第一余数运算结果查找表查找第二余数，得到并输出二进制数对应的余数，以及根据第一余数运算结果查找表查找第二商，并对第二商与第一商运算结果求和，得到并输出二进制数对应的商；其中第二余数为第一余数运算结果对应的余数，第二商为第一余数运算结果对应的商。
本发明中的除法器适用于被除数为任意的二进制数，除数为常数的除法运算，其中除数是根据用户需要预先设定好的，不同的除数对应不同的余数查找表、商查找表以及第一余数运算结果查找表。
以14位的二进制数s为01010011001101为例，对二进制数对应的位进行说明，即s[0]＝1，s[1]＝0，s[2]＝1，s[3]＝1，s[4]＝0，s[5]＝0，s[6]＝1，s[7]＝1，s[8]＝0，s[9]＝0，s[10]＝1，s[11]＝0，s[12]＝1，s[13]＝0，其中s[0]表示的是二进制数s中对应的第0位上的数，以此类推，s[12]表示的是二进制数s对应的第12位上的数，其它与此类似，在此不再赘述。
以预设除数为5、输入的二进制数的位数为14位为例，预设除数对应的余数查找表如表1所示。
表1
以表1中s[1,0]为例，对表1进行相关说明，其中，s[1,0]表示二进制数对应第1位和第0位上的数，当s[1,0]＝00时，除以5得到的余数为0，当s[1,0]＝01时，除以5得到的余数为1，当s[1,0]＝10时，除以5得到的余数为2，当s[1,0]＝11时，除以5得到的余数为3。
当输入的二进制数s为01010011001101时，通过输入余数查找器，将根据二进制数s对应的位，查找对应的位对应的余数，即s[1,0]＝01对应的余数为1，即s[1,0]的第一余数为1，s[3,2]＝11,的第一余数为2，s[5,4]＝00的第一余数为0…s[13,12]＝01的第一余数为1。
在本发明实施例中，具体来说，一种可选的构造余数查找器100方式为，由至少一个二进制数对应位的余数选择器构成余数查找器100，如图2所示，以预设除数对应的余数查找表中的二进制数的位数为14位，以每2位为一个单位，其二进制数对应第0、1位的余数选择器的示意图，根据需要也可以设置每个单位中二进制的位数，根据设置的每个单位中二进制的位数，构建预设除数对应的余数查找表的电路。
其中，预设除数对应的余数查找表中余数对应的位数可根据用户的需要进行相应的设置，本发明实施例中余数对应的二进制数的位数可以相同，也可以不同。
如图3所示，为当二进制数对应第0、1、2位的余数选择器示意图。
在通过预设除数对应的余数查找表的电路查找到所有第一余数后，输出到余数生成器。
其中，在本发明实施例中一种可选的构成余数生成器101方式为：由至少一个第一加法器和至少一个第一触发器构成余数生成器101。
其中，第一加法器的数目是根据除法器中包括余数查找器100的数量决定的。当除法器中仅有一个余数查找器100时，余数生成器101中可以不设置加法器。
当除法器中包含多个余数查找器时，较佳地，余数生成器可以在对所有查找到的第一余数求和，得到第一余数运算结果后，将第一余数运算结果输出到第一触发器中，其中，第一触发器由用户输入的触发脉冲信号控制，在第一触发器接收到用户输入的触发脉冲信号后，触发第一触发器将第一余数运算结果输出到第一运算结果输出器104，如图4所示。
还可以如图5所示，将其中四个余数查找器查找到的余数求和输出的结果输出到第一触发器中，其他余数查找器查找到的余数求和结果输出到另一个第一触发器中，将这两个第一触发器的输入结果的输出到第一加法器中，通过第一加法器将第一余数运算结果输出到第一运算结果输出器104。
其中，图4和图5均是以除法器中包括7个余数查找器为例进行说明的。
此外，余数生成器101还可以为其他能够通过触发脉冲信号触发第一触发器后输出第一余数运算结果到第一运算结果输出器104的组成形式的电路，在此不再赘述。
以预设除数为5为例，输入的二进制数的位数为14位为例，预设除数对应的商查找表如表2所示。
表2
以表2中s[3,2]为例，对表2进行相关说明，其中，s[3,2]表示二进制数对应第3位和第2位上的数，当s[3,2]＝00时，除以5得到的商为0，当s[3,2]＝01时，除以5得到的商为0，当s[3,2]＝10时，除以5得到的商为1，当s[3,2]＝11时，除以5得到的商为2。
当输入的二进制数s为01010011001101时，通过输入商查找器，将根据二进制数s对应的位，查找第一商，即s[1,0]＝01的第一商为0，s[3,2]＝11的第一商为2，s[5,4]＝00的第一商为0，……，s[13,12]＝01的第一商为819。
其中，在本发明实施例中，一种可选的构成商查找器102方式为：由至少一个二进制数对应位的商选择器构成商查找器102，如图6所示，以预设除数对应的商查找表中的二进制数的位数为14位，以每2位为一个单位，其二进制数对应第0、1位的商选择器的示意图，根据需要也可以设置每个单位中二进制的位数，根据设置的每个单位中二进制的位数，构建预设除数对应的商查找表的电路。
其中，预设除数对应的商查找表中商对应的位数可根据用户的需要进行相应的设置，表中商对应的二进制数的位数可以相同，也可以不同。
如图7所示，为当二进制数对应第0、1、2位的商选择器示意图。
在通过预设除数对应的商查找表的电路查找到所有输入的二进制数对应位的商后，输出到商生成器。
在本发明实施例中，一种可选的构成商生成器103方式为：由至少一个第二加法器和至少一个第二触发器构成商生成器103。
其中，第二加法器的数目是根据除法器中包括商查找器102的数量决定的。当除法器中仅有一个商查找器102时，商生成器103中可以不设置加法器。
当触发器中包含多个商查找器时，第二触发器可以在查找到所有的商，并将所有查找到的商求和，得到第一商运算结果，输出到第二触发器中，在第二触发器接收到用户输入的触发脉冲信号后，触发第二触发器将第一商运算结果输出到第一运算结果输出器104，如图8所示。
还可以如图9所示，将其中四个商查找器查找到的商求和输出的结果输出到第一触发器中，其他商查找器查找到的商求和结果输出到另一个第二触发器中，将这两个第二触发器的输入结果输出到第二加法器中，通过第二加法器将第一商运算结果输出到第一运算结果输出器104。
在余数生成器和商生成器中添加多个触发器一方面是为了输出同步，一方面是为了缩短关键路径。
其中，图8和图9均是以除法器中包括7个商查找器为例进行说明的。
此外，商生成器103还可以为其他能够通过触发脉冲信号触发第二触发器后输出第一商运算结果到第一运算结果输出器104的组成形式的电路，在此不再赘述。
其中，商的查找表和余数的查找表是两张独立的表，而两张表的输入都为被除数中对应位的二进制数，并且需要说明的是余数查找表和商查找表中二进制数对应的位数是相同的，也就是说，在余数查找表中使用s[1,0]、s[3,2]与余数相对应，则在商查找表中也应使用s[1,0]、s[3,2]与商相对应，再比如余数查找表中使用s[2,1,0]、s[3]与余数相对应，则在商查找表中也应使用s[2,1,0]、s[3]与商相对应,也就是说余数查找器与商查找器的个数是相同的，除特殊情况外，例如：如表1、表2所示，当s[1,0]不管是多少，其与除数5的商都为0，因此在构建电路时，商查找器可以只构建6个，余数查找器构建7个。
需要说明的是，商的查找表和余数的查找表对应的二进制数的位数为除法器能够索引的最大的二进制数的位数，如表1的余数查找表对应的二进制数的位数为14，即利用该余数查找表能够索引的被除数最大的位数为14，当被除数的位数大于14时，可利用复用该余数查找表实现除法运算。商查找表与余数查找表的实现方式类似，在此不再赘述。
在本发明实施例中一种可选的构成第一运算结果输出器104的方式为：
由至少一个第一余数运算结果选择器、至少一个第三加法器、至少一个第三触发器和至少一个第四触发器构成第一运算结果输出器104。
第一余数运算结果选择器104可以一个为多选一的选择器，也可以为由多个二选一的选择器组成。
在将第一余数运算结果输出到第一运算结果输出器104中的第一余数运算结果输出器后，所述除法器中的第一余数运算结果输出器根据预设除数对应的第一余数运算结果查找表查找第二余数，其中第二余数为输入的所述第一余数运算结果对应的余数，得到输入的二进制数对应的余数，以及根据预设除数对应的第一余数运算结果查找表查找第二商，其中第二商为第一余数运算结果对应的商，并将所述第一余数运算结果对应的商输出到所述第三加法器。
第一运算结果输出器104中的第三加法器对第二商与第一商运算结果求和，得到输入的二进制数对应的商。
其中，当输入的二进制数为被除数时，则被除数的位数不超过预设除数对应的余数查找表和商查找表对应的二进制数对应的位数，则第一运算结果输出器输出的输入的二进制数对应的商和余数为被除数除以预设除数得到商和余数。
如表1中，余数查找表对应的二进制数的位数为14，表2中商查找表对应的位数也为14。
第一运算结果输出器104在接收到输入的触发脉冲信号后，输出被除数对应的商和余数。
具体的，第一运算结果输出器104中的第三触发器在接收到输入的触发脉冲信号后，输出被除数对应的余数；第一运算结果输出器104中的第四触发器在接收到输入的触发脉冲信号后，输出被除数对应的商。
可选的，第一运算结果输出器104还用于：输出触发脉冲信号。
具体来说，用户可以根据输出的触发脉冲信号判断当前输出的被除数对应的商和余数是否有效。也就是说，当触发器为高电平触发时，若输出的是高电平，则当前输出的结果即为有效结果，若输出的是低电平，则当前输出的结果不是有效结果。
第一运算结果输出器104输出触发脉冲信号一种可选的方式为通过一个单独的用于输出触发脉冲信号的触发器输出触发脉冲信号。
此外，可以根据需要在电路中，构建多个除数对应的余数查找器和商查找器，从而实现对不同除数的运算。
如图10所示，为当除数为5，余数查找表和商查找表为14位时的除法器的电路示意图。
在图10中，余数查找器为1001、1002、1003、1004、1005、1006、1007，由第一加法器1009、1010、1011、1012、1013、1014以及第一触发器1008组成余数生成器，由第一余数运算结果选择器1015、第三加法器1020、以及触发器1016、第三触发器1017、第四触发器1018、触发器1019组成第一运算结果输出器，商查找器为1021、1022、1023、1024、1025、1026，由第二加法器1027、1028、1029、1030、1031、第二触发器1032、1033组成商生成器；
其中，触发器1016用于接收输入的触发脉冲信号；触发器1019用于输出输入的触发脉冲信号。
本发明中的除法器还可以实现在被除数取值范围较大时的运算，当被除数的取值范围较大时，可以复用低位的除法器(如图10所示)进行除法运算，在复用时，可以使用一个低位的除法器，也可以使用多个低位的除法器，根据被除数对应的二进制数的位数来确定需要使用几个低位的除法器。如图12所示，本发明实施例中被除数对应的二进制位数为28位的除法器中并行使用了两个低14位的除法器的情况。
当余数查找器和商查找器输入的二进制数为被除数对应位的部分二进制数时，如图11所示，除法器还包括：被除数判断器1100和第二运算结果输出器1101；
被除数判断器1100，用于在被除数的位数超过N时，将被除数划分为一个低位二进制数和至少一个高位二进制数，其中低位二进制数的位数等于N，高位二进制数的位数不大于N；并将高位二进制数移至低位，得到至少一个新的二进制数，并判断低位二进制数以及至少一个新的二进制数是否都为零，若都为零，则将零输出到第二运算结果输出器；若不全为零，则将不为零的二进制数作为余数查找器和商查找器输入的二进制数，输出到余数查找器和商查找器；
其中，N为预设除数对应的余数查找表和预设除数对应的商查找表对应的二进制数的位数；
第二运算结果输出器1101，用于:
将新的二进制数对应的商，向左移K位，得到第二商运算结果，将新的二进制数对应的余数，向左移K位，与MK除以预设除数的商相乘，得到第三商运算结果，其中K为得到所述新的二进制数时移位的位数，以及将新的二进制数对应的余数与MK除以预设除数的余数相乘，得到第二余数运算结果，将所述第二余数运算结果作为所述余数查找器和所述商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；根据所述所述第二余数运算结果对应的余数确定高位二进制数对应的余数，并对所述第二商运算结果、所述第三商运算结果、以及所述第二余数运算结果对应的商求和，得到高位二进制数对应的商；
以及确定低位二进制数对应的商和余数；
并对所有不为零的高位二进制数对应的余数和所述低位二进制数对应余数求和，得到第三余数运算结果，将所述第三余数运算结果作为余数查找器和商查找器的输入的二进制数，输出到所述余数查找器和所述商查找器，确定所述第三余数运算结果对应的商和余数，以及对所有不为零的高位二进制数对应的商、低位二进制数对应的商以及所述第三余数运算结果对应的商求和，并输出运算结果；
其中，M为不为零的正整数。
需要说明的是，本发明实施例的N值是根据被除数的取值范围和实际电路的实现情况来确定的，例如，当二进制表示的被除数为25位时，若N值取为25，则用一个余数查找表和一个商查找表即可实现，但是电路所耗费的面积太大，将N值取为14，通过复用两个低14位的除法器，可以减小电路所耗费的面积，但需要多耗费几个时钟，若在实际电路的实现中对电路所耗费的面积要求不高，而对运算耗费的时间的要求较高，可使N值取25，若对电路所耗费的面积要求较高，而对运算耗费的时间的要求不高，可使N值取14。
此外，当N取值为14时，还可以扩展为求被除数位数为0～27位，或0～41位的被除数。
当在被除数的位数超过N时，将被除数划分为一个低位二进制数和至少一个高位二进制数，其中低位二进制数的位数等于N，高位二进制数的位数不大于N；例如被除数为二进制数s＝1100101001，若余数查找表和商查找表对应的二进制数的位数为4，则将被除数划分为低位二进制数1001，和高位二进制数0010和11，其中，低位二进制数1001中s[0]＝1，s[1]＝0，s[2]＝0，s[3]＝1；高位二进制数0010中s[4]＝0，s[5]＝1，s[6]＝0，s[7]＝0，高位二进制数11中s[8]＝1，s[9]＝1，将高位移至低位即将第4位上的0移至第0位，将第5位上的1移至第1位，第6位上的0移至第2位，第7位上的0移至第3位，即高位二进制数向右平移4位，即K＝4，而高位二进制数11向右平移8位，此时K＝8。
本发明中的M根据实际需要进行设定，其中在本发明实施例中M的取值为2。
以预设除数为5，余数查找表如表1和商查找表如表2为例进行说明，若输入的二进制数为28位的二进制数，则通过被除数判断器1100将二进制数划分为高14位和低14位，将高14位的二进制数通过移位寄存器1100移至低14位，输入余数查找器和商查找器，也就是复用表1和表2，通过第一运算结果输出器确定输入的二进制数对应的商和余数，该商和余数即为输入的移位后新的二进制数对应的商和余数，其中新的二进制数为高14位的二进制数移至低14位得到的二进制数，将输入的二进制数对应的商向左移14位，得到第二商运算结果，输入的二进制数对应的余数分别与214除以5对应的商和余数相乘，得到第三商运算结果和第二余数运算结果，其中第三商运算结果为输入的二进制数对应的余数与214除以5的商相乘得到的结果，第二余数运算结果为输入的二进制数对应的余数与214除以5的余数相乘得到的结果，将第二余数运算结果，将第二余数运算结果输出到余数查找器和商查找器，通过第一运算结果输出器得到第二余数运算结果对应的商和余数，其中，第二余数运算结果对应的余数为高14位的二进制数对应的余数，第二商运算结果、第三商运算结果以及第二余数运算结果对应的商相加得到高4位的二进制数对应的余数。
第二运算结果输出器1101将高14位对应的余数与低14位对应的余数相加，得到第三余数运算结果；
第二运算结果输出器1101将第三余数运算结果输出到所述余数查找器和商查找器，确定第三余数运算结果对应的商和余数。
其中，第三余数运算结果对应的余数即为28位的被除数对应的余数。
运算结果输出器1101将高14位对应的商、低14位对应的商、以及第三余数运算结果对应的商相加。
其中，高14位对应的商、低14位对应的商、以及第三余数运算结果对应的商的和即为28位的被除数对应的商。
被除数判断器在在输入的二进制数的位数未超过14位时，直接将二进制数输入到余数查找器和商查找器，通过第一运算结果输出器输出该二进制数对应的商和余数。
对于由至少一个余数查找器、余数生成器、至少一个商查找器、商生成器以及第一运算结果输出器组成的除法器为低位的除法器，其中，低位除法器的被除数的最大位数是由余数查找器和商查找器对应的位数而决定的，由被除数判断器、低位除法器、第二运算结果输出器组成的除法器为高位的除法器，能够在被除数的位数大于余数查找表和商查找表对应的位数的除法运算，其中高位的除法器中可以包括一个低位除法器，也可以为多个相同的或不同的低位除法器。
当被除数的二进制数为其他大于14位的二进制数时，其计算过程与28位的被除数的计算过程类似，在此不再赘述。
当被除数大于N时，通过复用低位的除法器即可实现被除数取值范围比较大时的除法运算，从而提高了除法器的运算速度。
可选的，在被除数的位数小于或等于N时，被除数判断器1101，还用于：将被除数作为余数查找器和商查找器输入的二进制数输出到所述余数查找器和所述商查找器；
其中，所述除法器中的第一运算结果输出器输出的二进制数对应的商和余数为被除数除以预设除数的运算结果。
具体来说，可选的，被除数判断器，包括至少一个移位寄存器，和至少一个选择器；
移位寄存器，用于在被除数的位数超过N时，将被除数划分为一个低位二进制数和至少一个高位二进制数，其中低位二进制数的位数等于N，高位二进制数的位数不大于N；并将高位二进制数移至低位，得到至少一个新的二进制数；
选择器，用于判断低位二进制数以及至少一个新的二进制数是否都为零，若都为零，则将零输出到第二运算结果输出器；若不全为零，则将不为零的二进制数作为余数查找器和商查找器输入的二进制数，输出到余数查找器和商查找器；
其中，N为预设除数对应的余数查找表和预设除数对应的商查找表对应的二进制位数。
第二运算结果输出器，包括：至少一个商判断的选择器、至少一个余数判断的选择器、至少一个第一乘法器、至少一个第二乘法器、至少一个第三乘法器，至少一个第四加法器、至少一个第五加法器和至少一个第六加法器；
其中，商判断的选择器，用于确定输入的二进制数对应的商为新的二进制数对应的商后，将新的二进制数对应的商输出到第一乘法器；以及在确定输入的二进制数对应的商为低位二进制数对应的商后，将低位二进制数对应的商输出都第六加法器；
余数判断的选择器，用于在确定输入的二进制数对应的余数为新的二进制数对应的余数后，将新的二进制数对应的余数输出到第二乘法器；在确定输入的二进制数对应的商和余数为低位二进制数对应的余数后，将低位二进制数对应的商输出到第五加法器；
第一乘法器，用于根据得到的新的二进制数移位的位数K，将新的二进制数对应的商向左移K位，得到第二商运算结果；
第二乘法器，用于将新的二进制数对应的余数与MK除以预设除数后对应的商相乘，得到第三商运算结果；
第三乘法器，用于将所述新的二进制数对应的余数与MK除以预设除数后对应的余数相乘，得到第二余数运算结果，将所述第二余数运算结果作为所述余数查找器和所述商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；
第四加法器，用于对第二商运算结果、第三商运算结果、以及第二余数运算结果对应的商求和，得到高位二进制数对应的商；
第五加法器，用于对所有不为零的高位二进制数和低位二进制数的余数求和，得到第三余数运算结果，以及将第三余数运算结果作为余数查找器和商查找器的输入的二进制数，输出到余数查找器和商查找器，确定第三余数运算结果对应的商和余数，并输出余数的运算结果；
第六加法器，用于对所有不为零的高位二进制数对应的商、低位二进制数对应的商以及第三余数运算结果对应的商求和，并输出商的运算结果。
如图12所示，第二运算结果输出器包括：商判断选择器1200、余数判断选择器1201、第一乘法器1204、第二乘法器1202、第三乘法器1203、第四加法器1205、1206、第五加法器1207和第六加法器1208。
以预设除数为5，余数查找表如表1和商查找表如表2为例进行说明，若输入的二进制数为28位的二进制数时，如图13所示，通过选择器1300确定二进制数的高14位是否为零，通过选择器1301确定二进制数的低14位是否为零。
如图14所示，为当除数为5，余数查找表和商查找表为14位时，输入二进制数为28位时的除法器的电路示意图。
在图14中，i_enable为输入的触发脉冲信号，为使得电路的示意图更加清晰，在图中省略了由第一触发器1401提供的脉冲信号enable_2与电路中的其他器件的连线。
其中，1403和1402为低14位的除法器，是相同电路，包括余数查找器1001、1002、1003、1004、1005、1006、1007，由第一加法器1009、1010、1011、1012、1013、1014以及第一触发器1008组成余数生成器，由第一余数运算结果选择器1015、第三加法器1020、以及触发器1016、第三触发器1017、第四触发器1018、触发器1019组成运算结果输出器，商查找器1021、1022、1023、1024、1025、1026，由第二加法器1027、1028、1029、1030、1031、第二触发器1032、1033组成商生成器；其中，触发器1016用于接收输入的触发脉冲信号；
需要说明的是，1402、1403也可以为不同的电路。
1400为选择器，其中，触发器1407用于输出触发脉冲信号。
第二运算结果输出器包括余数判断的选择器1404、1406、商判断选择器1405、1407、第一乘法器1408、第二乘法器1410、第三乘法器1409、第四加法器1411、1412、1413，第五加法器1415、第六加法器1414。
1401为触发器，用于接收输入的触发脉冲信号，用两个触发器是为了延迟两个时钟。
1416为触发器，用于在接收到触发脉冲信号后输出被除数除以预设除数得到的商。
1417为触发器，用于输出接收到触发脉冲信号。
1418为触发器，用于在接收到触发脉冲信号后输出被除数除以预设除数得到的余数。
可选的，若被除数为输入的二进制数时，第一运算结果输出器还用于：
输出触发脉冲信号；
若被除数对应位的部分为输入的二进制数时，第二运算结果输出器，还用于：
输出触发脉冲信号。
具体来说，当被除数的位数小于或等于余数查找表和商查找表对应的位数时，通过第一运算结果输出器输出的二进制数对应的商和余数为被除数除以预设除数的商和余数后，通过第一运算结果输出器输出触发脉冲信号。
当被除数的位数大于余数查找表和商查找表对应的位数，通过第二运算结果输出器输出被除数除以预设除数的商和余数，通过第二运算结果输出器输出触发脉冲信号。
基于同一发明构思，本发明实施例中还提供了一种求商和余数的方法，由于本发明实施例除法器对应的方法为求商和余数的方法，因此本发明实施例装置的实施可以参见方法的实施，重复之处不再赘述。
如图15所示，本发明实施例十二求商和余数的方法，包括：
步骤1500，除法器接收输入的二进制数；
除法器根据下列方式计算二进制数对应的余数：
步骤1501，除法器中的余数查找器根据预设除数对应的余数查找表查找第一余数，其中，第一余数为输入的二进制数对应位的余数；
步骤1502，除法器中的余数生成器对第一余数求和，得到第一余数运算结果；
步骤1503，除法器中的第一运算结果输出器根据预设除数对应的第一余数运算结果查找表查找第二余数，得到并输出二进制数对应的余数，其中第二余数为第一余数运算结果对应的余数；
除法器根据下列方式计算二进制数对应的商：
步骤1504，除法器中的商查找器根据预设除数对应的商查找表查找第一商，其中，第一商为二进制数对应位的商；
步骤1505，除法器中的商生成器对第一商求和，得到第一商运算结果；
步骤1506，除法器中的第一运算结果输出器根据预设除数对应的第一余数运算结果查找表查找第二商，并对第二商与第一商运算结果求和，得到并输出二级制数对应的商，其中第二商为第一余数运算结果对应的商。
其中，步骤1501、步骤1502、步骤1503与步骤1504之间无必然先后顺序，步骤1501、步骤1502、步骤1503与步骤1505之间无必然先后顺序，步骤1501、步骤1502、步骤1503与步骤1506之间无必然先后顺序。
可选的，除法器根据下列方式计算二进制数对应的余数，具体包括：
除法器中的二进制数对应位的余数选择器根据预设除数对应的余数查找表查找第一余数；
除法器中的第一加法器对第一余数求和，得到第一余数运算结果；
除法器中的第一触发器将第一余数运算结果输出到除法器中的第一余数运算结果选择器；
除法器中的第一余数运算结果选择器根据预设除数对应的第一余数运算结果查找表查找第二余数，得到二进制数对应的余数；
除法器中的第三触发器输出二进制数对应的余数。
可选的，除法器根据下列方式计算二进制数对应的商，具体包括：
除法器中的二进制数对应位的商选择器根据预设除数对应的商查找表查找第一商；
除法器中的第二加法器对第一商求和，得到第一商运算结果；
除法器中的第二触发器将第一商运算结果输出到除法器中的第三加法器；
除法器中的第一余数运算结果选择器根据预设除数对应的第一余数运算结果查找表查找第二商；
除法器中的第三加法器对第二商和第一商运算结果求和，得到输入的二进制数对应的商；
除法器中的第四触发器输出二进制数对应的商。
可选的，余数查找器和商查找器输入的二进制数为被除数，除法器中的第一运算结果输出器输出的二进制数对应的商为被除数对应的商；除法器中的第一运算结果输出器输出的二进制数对应的余数为被除数对应的余数。
可选的，除法器中的余数查找器和商查找器输入的二进制数为被除数对应位的部分二进制数；
除法器在接收输入的二进制数之后，查找第一商和第一余数之前，还包括：
除法器中的被除数判断器在被除数的位数超过N时，将划分为一个低位二进制数和至少一个高位二进制数，其中低位二进制数的位数等于N，高位二进制数的位数不大于N；并将高位二进制数移至低位，得到至少一个新的二进制数，并判断低位二进制数以及至少一个新的二进制数是否都为零，若都为零，则将零输出到第二运算结果输出器；若不全为零，则将不为零的新的二进制数和低位二进制数分别作为余数查找器和商查找器输入的二进制数，输出到余数查找器和商查找器；
其中，N为预设除数对应的余数查找表和预设除数对应的商查找表对应的二进制位数；
除法器的第一运算结果输出器输出二进制数对应的余数后，还包括：
除法器中的第二运算结果输出器将新的二进制数对应的余数，向左移K位，与MK除以预设除数的商相乘，得到第三商运算结果，其中K为得到新的二进制数时移位的位数，以及将新的二进制数对应的余数与MK除以预设除数的余数相乘，得到第二余数运算结果，将第二余数运算结果作为除法器中的余数查找器和商查找器输入的二进制数，输出到余数查找器和商查找器；根据第二余数运算结果对应的余数确定高位二进制数对应的余数，以及确定低位二进制数对应的余数；
并对所有不为零的高位二进制数和低位二进制数的余数求和，得到第三余数运算结果，将第三余数运算结果作为余数查找器和商查找器的输入的二进制数，输出到余数查找器和商查找器，确定第三余数运算结果对应的商和余数，并输出余数运算结果；
其中，M为不为零的正整数。
除法器的第一运算结果输出器输出二进制数对应的商后，还包括：
除法器中的第二运算结果输出器将新的二进制数对应的商，向左移K位，得到第二商运算结果，对第二商运算结果、第三商运算结果和第二余数运算结果对应的商求和，得到高位二进制数对应的商；以及确定低位二进制数对应的商；
并对所有不为零的高位二进制数对应的商、低位二进制数对应的商以及第三余数运算结果对应的商求和，并输出商运算结果；
其中，M为不为零的正整数。
可选的，若除法器中的被除数判断器确定划分后的低位二进制数和至少一个高位二进制数都为零，该方法还包括：
除法器中的被除数判断器将零直接输入到除法器中的运算结果输出器；
除法器中的第二运算结果输出器输出运算结果。
可选的，该方法还包括：
除法器中的被除数判断器在被除数的位数小于或等于N时，将被除数作为余数查找器和商查找器输入的二进制数输出到余数查找器和商查器；
其中，除法器中的第一运算结果输出器输出的二进制数对应的商和余数为被除数除以预设除数的运算结果。
可选的，该方法还包括：
除法器输出输入的触发脉冲信号。
如图16所示，以除数为5，被除数为28位的二进制数、余数查找表和商查找表为14位的查找表为例，介绍求商和余数的方法，包括：
步骤1600，输入的28位二进制数和触发脉冲信号。
步骤1601，将被除数划分为低14位和高14位的二进制数，并将高14位的二进制数移至低14位。
步骤1602，分别判断低14位的二进制数和移位后的高14位的二进制数是否为零，若同时为零，则执行步骤1603，若低14位为零高14位不为零，则执行步骤1604，若低14位不为零高14位为零，则执行步骤1608，若同时都不为零，则执行步骤1610。
步骤1603，输出被除数对应的商为0，被除数对应的余数为0，本流程结束。
步骤1604，计算移位后的高14位的二进制数对应的商q1和余数r1。
步骤1605，对得到的商q1向左移14位，得到商q2；对得到的余数r1分别乘以214除以5对应的商和余数，得到余数r3和商q3。
步骤1606，将r3重新输入低14位的除法器，得到余数r3对应的商q4和余数r4。
步骤1607，输出被除数对应的商qH＝q2+q3+q4；被除数对应的余数为rH＝r4，本流程结束。
步骤1608，计算低14位二进制数对应的商q5和余数r5。
步骤1609，输出被除数对应的商qL＝q5，被除数对应的余数rL＝r5，本流程即结束。
步骤1610，依次执行步骤1604至步骤1607得到高14位二进制数对应的商qH和高14位对应的余数rH，依次执行步骤1609至步骤1610得到低14位二进制数对应的商qL和低14位对应的余数rL，对rH和rL求和得到r0，将其r0重新低14位的除法器，得到商q6和余数r6；
步骤1611，输出被除数对应的商q＝qH+qL+q6；输出被除数对应的商r＝r6，本流程结束。
从上述内容可以看出：本发明实施例的除法器包括：至少一个余数查找器、余数生成器、至少一个商查找器、商生成器、第一运算结果输出器；其中：余数查找器，用于根据预设除数对应的余数查找表查找第一余数，第一余数为输入的二进制数对应位的余数；余数生成器，用于对第一余数求和，得到第一余数运算结果；商查找器，用于根据预设除数对应的商查找表查找第一商，第一商为二进制数对应位的商；商生成器，用于对第一商求和，得到第一商运算结果；第一运算结果输出器，用于根据预设除数对应的第一余数运算结果查找表查找第二余数，得到并输出二进制数对应的余数，以及根据第一余数运算结果查找表查找第二商，并对第二商与第一商运算结果求和，得到并输出二进制数对应的商；第二余数为第一余数运算结果对应的余数，第二商为第一余数运算结果对应的商。这种技术方案由于能够通过预设除数对应的余数查找表、预设除数对应的商查找表以及预设除数对应的第一余数运算结果查找表实现除法的运算，降低了电路的复杂性，提高了运算的速度，同时减小了电路占用的面积。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (17)
1.一种除法器，其特征在于，包括：至少一个余数查找器、余数生成器、至少一个商查找器、商生成器、第一运算结果输出器；其中：
所述余数查找器，用于根据预设除数对应的余数查找表查找第一余数，其中，所述第一余数为输入的二进制数对应位的余数；
所述余数生成器，用于对所述第一余数求和，得到第一余数运算结果；
所述商查找器，用于根据预设除数对应的商查找表查找第一商，其中，所述第一商为所述二进制数对应位的商；
所述商生成器，用于对所述第一商求和，得到第一商运算结果；
所述第一运算结果输出器，用于根据预设除数对应的第一余数运算结果查找表查找第二余数，得到并输出所述二进制数对应的余数，以及根据所述第一余数运算结果查找表查找第二商，并对所述第二商与所述第一商运算结果求和，得到并输出所述二进制数对应的商；其中所述第二余数为所述第一余数运算结果对应的余数，所述第二商为所述第一余数运算结果对应的商。
2.如权利要求1所述的除法器，其特征在于，所述余数查找器，包括至少一个二进制数对应位的余数选择器；
所述二进制数对应位的余数选择器，用于根据所述预设除数对应的余数查找表查找所述第一余数；
所述余数生成器，包括至少一个第一加法器和至少一个第一触发器；
所述第一加法器，用于对所述第一余数求和，得到第一余数运算结果；
所述第一触发器，用于将所述第一余数运算结果输出到所述第一运算结果输出器。
3.如权利要求1所述的除法器，其特征在于，所述商查找器，包括至少一个二进制数对应位的商选择器；
所述二进制数对应位的商选择器，用于根据预设除数对应的商查找表查找所述第一商；
所述商生成器，包括至少一个第二加法器和至少一个第二触发器；
所述第二加法器，用于对所述第一商求和，得到第一商运算结果；
所述第二触发器，用于将所述第一商运算结果输出到所述第一运算结果输出器。
4.如权利要求1所述的除法器，其特征在于，所述第一运算结果输出器，包括至少一个第一余数运算结果选择器、至少一个第三加法器、至少一个第三触发器和至少一个第四触发器；
所述第一余数运算结果选择器，用于根据预设除数对应的第一余数运算结果查找表查找第二余数，得到所述二进制数对应的余数，以及根据预设除数对应的第一余数运算结果查找表查找所述第二商；
所述第三加法器，用于对所述第二商与所述第一商运算结果求和，得到输入的二进制数对应的商；
所述第三触发器，用于输出所述二进制数对应的余数；
所述第四触发器，用于输出所述二进制数对应的商。
5.如权利要求1～4任一所述的除法器，其特征在于，所述余数查找器和所述商查找器输入的二进制数为被除数，所述第一运算结果输出器输出的二进制数对应的商为所述被除数对应的商；所述第一运算结果输出器输出的二进制数对应的余数为所述被除数对应的余数。
6.如权利要求1～4任一所述的除法器，其特征在于，所述余数查找器和所述商查找器输入的二进制数为被除数对应位的部分二进制数；
所述除法器还包括：被除数判断器和第二运算结果输出器；
所述被除数判断器，用于在被除数的位数超过N时，将所述被除数划分为一个低位二进制数和至少一个高位二进制数，其中所述低位二进制数的位数等于N，高位二进制数的位数不大于N；并将高位二进制数移至低位，得到至少一个新的二进制数，并判断所述低位二进制数以及至少一个新的二进制数是否都为零，若都为零，则将零输出到所述第二运算结果输出器；若不全为零，则将不为零的新的二进制数和低位二进制数分别作为余数查找器和商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；
其中，N为所述预设除数对应的余数查找表和所述预设除数对应的商查找表对应的二进制数的位数；
所述第二运算结果输出器，用于:
将新的二进制数对应的商，向左移K位，得到第二商运算结果，将新的二进制数对应的余数，向左移K位，与MK除以预设除数的商相乘，得到第三商运算结果，其中K为得到所述新的二进制数时移位的位数，以及将新的二进制数对应的余数与MK除以预设除数的余数相乘，得到第二余数运算结果，将所述第二余数运算结果作为所述余数查找器和所述商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；根据所述所述第二余数运算结果对应的余数确定高位二进制数对应的余数，并对所述第二商运算结果、所述第三商运算结果、以及所述第二余数运算结果对应的商求和，得到高位二进制数对应的商；
以及确定低位二进制数对应的商和余数；
并对所有不为零的高位二进制数对应的余数和所述低位二进制数对应余数求和，得到第三余数运算结果，将所述第三余数运算结果作为余数查找器和商查找器的输入的二进制数，输出到所述余数查找器和所述商查找器，确定所述第三余数运算结果对应的商和余数，以及对所有不为零的高位二进制数对应的商、低位二进制数对应的商以及所述第三余数运算结果对应的商求和，并输出运算结果；
其中，M为不为零的正整数。
7.如权利要求6所述的除法器，其特征在于，所述被除数判断器，还用于：在被除数的位数小于或等于N时，将被除数作为余数查找器和商查找器输入的二进制数输入到所述余数查找器和所述商查找器；
其中，所述除法器中的第一运算结果输出器输出的输入的二进制数对应的商和余数为被除数除以预设除数的运算结果。
8.如权利要求6所述的除法器，其特征在于，所述被除数判断器，包括至少一个移位寄存器，和至少一个选择器；
所述移位寄存器，用于在被除数的位数超过N时，将所述被除数划分为一个低位二进制数和至少一个高位二进制数，其中所述低位二进制数的位数等于N，高位二进制数的位数不大于N；并将高位二进制数移至低位，得到至少一个新的二进制数；
所述选择器，用于判断所述低位二进制数以及至少一个新的二进制数是否都为零，若都为零，则将零输出到所述第二运算结果输出器；若不全为零，则将不为零的二进制数作为余数查找器和商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；
其中，N为所述预设除数对应的余数查找表和所述预设除数对应的商查找表对应的二进制位数；
所述第二运算结果输出器，还包括：至少一个商判断的选择器、至少一个余数判断的选择器、至少一个第一乘法器、至少一个第二乘法器、至少一个第三乘法器，至少一个第四加法器、至少一个第五加法器和至少一个第六加法器；
其中，所述商判断的选择器，用于确定输入的二进制数对应的商为新的二进制数对应的商后，将所述新的二进制数对应的商输出到所述第一乘法器；在确定输入的二进制数对应的商为低位二进制数对应的商后，将所述低位二进制数对应的商输出到所述第六加法器；
所述余数判断的选择器，用于在确定输入的二进制数对应的余数为新的二进制数对应的余数后，将所述新的二进制数对应的余数输出到所述第二乘法器；在确定输入的二进制数对应的商和余数为低位二进制数对应的余数后，将所述低位二进制数对应的商输出到所述第五加法器；
所述第一乘法器，用于根据得到的所述新的二进制数移位的位数K，将新的二进制数对应的商向左移K位，得到所述第二商运算结果；
所述第二乘法器，用于将所述新的二进制数对应的余数与MK除以预设除数后对应的商相乘，得到第三商运算结果；
所述第三乘法器，用于将所述新的二进制数对应的余数与MK除以预设除数后对应的余数相乘，得到第二余数运算结果，将所述第二余数运算结果作为所述余数查找器和所述商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；
所述第四加法器，用于对所述第二商运算结果、所述第三商运算结果、以及所述第二余数运算结果对应的商求和，得到高位二进制数对应的商；
所述第五加法器，用于对所有不为零的高位二进制数和低位二进制数的余数求和，得到第三余数运算结果，以及将所述第三余数运算结果作为余数查找器和商查找器的输入的二进制数，输出到所述余数查找器和商查找器，确定所述第三余数运算结果对应的商和余数，并输出余数的运算结果；
所述第六加法器，用于对所有不为零的高位二进制数对应的商、低位二进制数对应的商以及所述第三余数运算结果对应的商求和，并输出商的运算结果。
9.如权利要求6～8任一所述的除法器，其特征在于，所述被除数为输入的二进制数；所述第一运算结果输出器还用于：输出触发脉冲信号；
所述被除数对应位的部分为输入的二进制数，所述第二运算结果输出器，还用于：输出触发脉冲信号。
10.一种求商和余数的方法，其特征在于，该方法包括：
除法器接收输入的二进制数；
所述除法器根据下列方式计算所述二进制数对应的余数：
所述除法器中的余数查找器根据预设除数对应的余数查找表查找第一余数，其中，所述第一余数为输入的二进制数对应位的余数；
所述除法器中的余数生成器对所述第一余数求和，得到第一余数运算结果；
所述除法器中的第一运算结果输出器根据所述预设除数对应的第一余数运算结果查找表查找第二余数，得到并输出所述二进制数对应的余数，其中所述第二余数为所述第一余数运算结果对应的余数；
所述除法器根据下列方式计算所述二进制数对应的商：
所述除法器中的商查找器根据预设除数对应的商查找表查找第一商，其中，所述第一商为所述二进制数对应位的商；
所述除法器中的商生成器对所述第一商求和，得到第一商运算结果；
所述除法器中的第一运算结果输出器根据预设除数对应的第一余数运算结果查找表查找第二商，并对所述第二商与所述第一商运算结果求和，得到并输出所述二级制数对应的商，其中所述第二商为所述第一余数运算结果对应的商。
11.如权利要求10所述的方法，其特征在于，所述除法器根据下列方式计算所述二进制数对应的余数，具体包括：
所述除法器中的二进制数对应位的余数选择器根据预设除数对应的余数查找表查找所述第一余数；
所述除法器中的第一加法器对所述第一余数求和，得到第一余数运算结果；
所述除法器中的第一触发器将所述第一余数运算结果输出到所述除法器中的第一余数运算结果选择器；
所述除法器中的第一余数运算结果选择器根据所述预设除数对应的第一余数运算结果查找表查找所述第二余数，得到所述二进制数对应的余数；
所述除法器中的第三触发器输出所述二进制数对应的余数。
12.如权利要求10所述的方法，其特征在于，所述除法器根据下列方式计算所述二进制数对应的商，具体包括：
所述除法器中的二进制数对应位的商选择器根据预设除数对应的商查找表查找所述第一商；
所述除法器中的第二加法器对所述第一商求和，得到第一商运算结果；
所述除法器中的第二触发器将所述第一商运算结果输出到所述除法器中的第三加法器；
所述除法器中的第一余数运算结果选择器根据预设除数对应的第一余数运算结果查找表查找所述第二商；
所述除法器中的第三加法器对所述第二商和所述第一商运算结果求和，得到输入的二进制数对应的商；
所述除法器中的第四触发器输出所述二进制数对应的商。
13.如权利要求10～12任一所述的方法，其特征在于，所述余数查找器和所述商查找器输入的二进制数为被除数，所述除法器中的第一运算结果输出器输出的所述二进制数对应的商为所述被除数对应的商；所述除法器中的第一运算结果输出器输出的所述二进制数对应的余数为所述被除数对应的余数。
14.如权利要求10～12任一所述的方法，其特征在于，所述除法器中的余数查找器和商查找器输入的二进制数为被除数对应位的部分二进制数；
所述除法器在接收输入的二进制数之后，查找所述第一商和所述第一余数之前，还包括：
所述除法器中的被除数判断器在被除数的位数超过N时，将划分为一个低位二进制数和至少一个高位二进制数，其中所述低位二进制数的位数等于N，高位二进制数的位数不大于N；并将高位二进制数移至低位，得到至少一个新的二进制数，并判断所述低位二进制数以及至少一个新的二进制数是否都为零，若都为零，则将零输出到所述第二运算结果输出器；若不全为零，则将不为零的新的二进制数和低位二进制数分别作为余数查找器和商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；
其中，N为所述预设除数对应的余数查找表和所述预设除数对应的商查找表对应的二进制位数；
所述除法器的第一运算结果输出器输出所述二进制数对应的余数后，还包括：
所述除法器中的第二运算结果输出器将新的二进制数对应的余数，向左移K位，与MK除以预设除数的商相乘，得到第三商运算结果，其中K为得到所述新的二进制数时移位的位数，以及将新的二进制数对应的余数与MK除以预设除数的余数相乘，得到第二余数运算结果，将所述第二余数运算结果作为所述除法器中的余数查找器和商查找器输入的二进制数，输出到所述余数查找器和所述商查找器；根据所述第二余数运算结果对应的余数确定高位二进制数对应的余数，以及确定低位二进制数对应的余数；
并对所有不为零的高位二进制数和低位二进制数的余数求和，得到第三余数运算结果，将所述第三余数运算结果作为余数查找器和商查找器的输入的二进制数，输出到所述余数查找器和所述商查找器，确定所述第三余数运算结果对应的商和余数，并输出余数运算结果；
其中，M为不为零的正整数；
所述除法器的第一运算结果输出器输出所述二进制数对应的商后，还包括：
所述除法器中的第二运算结果输出器将新的二进制数对应的商，向左移K位，得到第二商运算结果，对所述第二商运算结果、所述第三商运算结果和所述第二余数运算结果对应的商求和，得到高位二进制数对应的商；以及确定低位二进制数对应的商；
并对所有不为零的高位二进制数对应的商、低位二进制数对应的商以及所述第三余数运算结果对应的商求和，并输出商运算结果；
其中，M为不为零的正整数。
15.如权利要求10所述的方法，其特征在于，若所述除法器中的被除数判断器确定划分后的低位二进制数和至少一个高位二进制数都为零，该方法还包括：
所述除法器中的被除数判断器将零直接输入到所述除法器中的运算结果输出器；
所述除法器中的第二运算结果输出器输出运算结果。
16.如权利要求10所述的方法，其特征在于，该方法还包括：
所述除法器中的被除数判断器在被除数的位数小于或等于N时，将被除数作为余数查找器和商查找器输入的二进制数输出到所述余数查找器和所述商查器；
其中，所述除法器中的第一运算结果输出器输出的二进制数对应的商和余数为被除数除以预设除数的运算结果。
17.如权利要求10～12、15、16任一所述的方法，其特征在于，该方法还包括：
所述除法器输出所述输入的触发脉冲信号。
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
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| TR01 | Transfer of patent right |