CN106328611A - 半导体封装构造及其制造方法 - Google Patents

半导体封装构造及其制造方法 Download PDF

Info

Publication number
CN106328611A
CN106328611A CN201610920292.XA CN201610920292A CN106328611A CN 106328611 A CN106328611 A CN 106328611A CN 201610920292 A CN201610920292 A CN 201610920292A CN 106328611 A CN106328611 A CN 106328611A
Authority
CN
China
Prior art keywords
electronic building
building brick
bearing
lead frame
connecting portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610920292.XA
Other languages
English (en)
Other versions
CN106328611B (zh
Inventor
李威弦
崔军
李菘茂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Riyuexin Semiconductor Suzhou Co ltd
Sun Moonlight Semiconductor Manufacturing Co Ltd
Original Assignee
SUZHOU RIYUEXIN SEMICONDUCTOR CO Ltd
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SUZHOU RIYUEXIN SEMICONDUCTOR CO Ltd, Advanced Semiconductor Engineering Inc filed Critical SUZHOU RIYUEXIN SEMICONDUCTOR CO Ltd
Priority to CN201610920292.XA priority Critical patent/CN106328611B/zh
Publication of CN106328611A publication Critical patent/CN106328611A/zh
Application granted granted Critical
Publication of CN106328611B publication Critical patent/CN106328611B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

本发明是关于半导体封装构造及其制造方法。根据本发明一实施例的半导体封装构造包括：封装基板，其具有第一表面和第二表面，该第一表面与该第二表面相对，该第二表面设置有第一焊垫；第一电子组件，其设置于该第一表面；第二电子组件，其设置于该第二表面；引线框架，其包括第一承座和第二承座，其中第二承座具有连接部；以及连接材料，其包覆该连接部且连接该第一焊垫。该半导体封装构造还包括第一封装胶体，其至少包覆该封装基板、该第一电子组件、该第二电子组件。本发明提供的半导体封装构造能够改善双面封装模块中的热消散问题，还具有成本低，防止封装模块发生曲翘的优点。

Description

半导体封装构造及其制造方法
技术领域
本发明涉及半导体封装领域，特别是涉及半导体封装构造及制造半导体封装构造的方法。
背景技术
半导体产业致力于制造轻薄短小的产品，各种电子组件需要被高度集成在有限面积的半导体封装构造中，通常使用锡球或锡球与基板的组合结构作为引脚而与主板(Mainboard)电性连接。然而，锡球在进行回焊(Reflow)结合期间容易产生脱落或塌陷的问题，从而导致半导体封装构造产生缺球或高度不一致的缺陷。并且，由于锡球是以圆形的形式设置在主板上，锡球与下方主板因接触面积小会造成散热不佳的问题，特别是对于高功率的电子组件。此外，由于在注塑半导体封装构造的过程中需要较高的温度，因此将无可避免地导致基板发生曲翘。
因此，有必要提供一种半导体封装构造，以解决现有技术所存在的问题。
发明内容
本发明的目的之一在于提供半导体封装构造以及制造半导体封装构造的方法，其可以简单的制程和工艺实现低成本高质量的半导体封装构造。
本发明的一实施例提供一半导体封装构造，其包括：封装基板，其具有第一表面和第二表面，该第一表面与该第二表面相对，该第二表面设置有第一焊垫；第一电子组件，其设置于该第一表面；第二电子组件，其设置于该第二表面；引线框架，其包括第一承座和第二承座，其中第二承座具有连接部；连接材料，其包覆该连接部且连接该第一焊垫；以及第一封装胶体，其至少包覆该封装基板、该第一电子组件及该第二电子组件。
在本发明的另一实施例中，该第一电子组件包括第一芯片和第二封装胶体，该第一芯片承载于该第一表面且经配置经过连接材料和连接部以电连接至引线框架，该第二封装胶体包覆该第一芯片。在本发明的又一实施例中，该第二电子组件包括第二芯片，该第二芯片承载于第二表面且经配置经过连接材料和连接部以电连接至引线框架。在本发明的另一实施例中，引线框架的材料为除锡之外的金属材料。在本发明的又一实施例中，该半导体封装构造还包括第三封装胶体，该第三封装胶体被注塑填充在第一承座和第二承座的空隙中。在本发明的另一实施例中，该封装基板包括孔洞。在本发明的又一实施例中，连接部具有粗糙表面。在本发明的另一实施例中，该半导体封装构造进一步包括屏蔽层，其经配置以至少覆盖第一封装胶体。在本发明的又一实施例中，该连接部突出该第二承座的表面。
本发明的另一实施例提供一制造半导体封装构造的方法，其包括：提供封装基板,该封装基板包括：第一表面和第二表面，该第一表面与该第二表面相对，该第二表面设置有第一焊垫；提供第一电子组件和第二电子组件，将第一电子组件设置于第一表面，将第二电子组件设置于第二表面；设置锡球于该第一焊垫上；提供引线框架，其包括第一承座和第二承座，其中该第二承座具有连接部；压合该封装基板和该引线框架且进行回焊，使该锡球形成连接材料，该连接材料包覆该连接部且连接该第一焊垫；及注塑形成第一封装胶体，该第一封装胶体至少包覆该封装基板、该第一电子组件及该第二电子组件。
本发明实施例提供的半导体封装构造及其制造方法不仅能够改善双面封装模块中的热消散问题，还具有成本低，防止封装模块发生曲翘的优点。
附图说明
图1是根据本发明一实施例的半导体封装构造的纵向截面示意图。
图2a-2f是根据本发明一实施例制造半导体封装构造的流程示意图，其可制造图1所示的半导体封装构造。
具体实施方式
为更好的理解本发明的精神，以下结合本发明的部分优选实施例对其作进一步说明。
图1是根据本发明一实施例的半导体封装构造100的纵向截面示意图。
如图1所示，根据本发明一实施例的半导体封装构造100包括：封装基板10、第一电子组件12、第二电子组件14、引线框架16、连接材料18及第一封装胶体20。
本实施例中，该封装基板10具有相对的第一表面102和第二表面104，第二表面104设置有第一焊垫(图中未示出)。
该第一电子组件12设置于该封装基板10的第一表面102。该第一电子组件12包括第一芯片122和第二封装胶体124。该第一芯片122可通过常规的晶片接合(Die Bond)工艺承载于该封装基板10的第一表面102，通过打线接合(Wire Bond)工艺连接至该第一表面102且经过连接材料18和连接部166以电连接至引线框架16。第二封装胶体124经注塑以包覆该第一芯片122以起到保护该第一芯片122的作用。第二封装胶体124的材料可以是树脂等其他本领域常用的复合物材料。该第一电子组件12也可为其他封装元件，通过表面贴装(Surface Mount Technology，SMT)技术设置于该封装基板10的第一表面102上。
该第二电子组件14设置于该封装基板10的第二表面104。该第二电子组件14包括第二芯片142，该第二芯片142可通过常规的倒装固晶(Flip Chip)的方式承载于该第二表面104且经配置经过连接材料18和连接部166以电连接至引线框架16。该第二芯片142与该封装基板10的第二表面104之间形成有共晶层(图中未示出)。
该引线框架16包括第一承座162和第二承座164。该第二承座164具有连接部166。该连接部166自该第二承座164的表面向上突出且该连接部166具有粗糙表面。该第一承座162和第二承座164可由压印工艺压印该引线框架16的上表面或者采用蚀刻工艺蚀刻该引线框架16的上表面而形成。该引线框架16还包括注塑填充在该第一承座162和该第二承座164的空隙中的第三封装胶体168，且包含该第三封装胶体168的引线框架16与第一封装胶体20具有相似的热膨胀系数(Coefficient of thermal expansion，CTE)。该引线框架16的材料为除锡之外的金属材料,例如，钢、铁、铝、镍和锌等。
该连接材料18包覆该连接部166，并且连接第二表面104的第一焊垫(图中未示出)和第二承座164的连接部166。在本实施例中，所述连接部166突出所述第二承座164的表面。必要时，所述连接部166可具有粗糙的表面。连接材料18与该封装基板10的第二表面104上的第一焊垫之间形成有共晶层(图中未示出)。
该第一封装胶体20至少包覆该封装基板10、该第一电子组件12及该第二电子组件14。
在本实施例中，该封装基板10还包括多个孔洞106，该孔洞106贯穿该封装基板10的第一表面102和第二表面104。当第一封装胶体20注塑该封装基板10、该第一电子组件12及该第二电子组件14时，该孔洞106可以拉近模流平衡(Mold-Flow Balance)。具体地，当注塑第一封装胶体20时，在流速快的一方的第一封装胶体20会透过孔洞106流动到流速慢的一方从而拉近半导体封装构造100的模流平衡。该孔洞106的位置及大小的设计可以根据具体的电子组件的设计而进行调整，此处不详述。
该半导体封装构造100还包括屏蔽层108，该屏蔽层108经配置以覆盖该第一封装胶体20和该第三封装胶体168。该半导体封装构造100还包括贴装元件或其他附件109，例如本实施例中，其可进一步包括通过SMT技术设置于该封装基板10的第一表面102的无源元件109。
本发明实施例中的第一封装胶体20、第二封装胶体124、第三封装胶体168的材料可以根据半导体封装构造的具体情况而选择，上述三种材料可以相同或不同。另外，可以根据半导体封装构造的具体情况，选择具有相似的CTE的第一封装胶体20、第二封装胶体124、第三封装胶体168的材料。
在本发明的实施例中，封装基板10通过连接材料18连接至下方的引线框架16，进而与外部部件电性连接。如图1所示，连接材料18包覆连接部166，并且接触第二承座164的表面，因此形成内锁结构(interlock structure)，增强连接材料18与连接部166之间的连接，亦即增强该封装基板10与该引线框架16之间的连接。必要时，可通过工艺(例如，蚀刻方法)使该连接部166具有粗糙的表面，进而增加连接材料18与连接部166之间的接触面积，由此增强连接材料18与连接部166之间的连接。因此，这样的连接方式相较于传统的锡球作为与下方主板连接的方式相比，具有更好的连接强度。此外，连接材料18与第二承座164组成的导通路径被第一封装胶体20以及第三封装胶体168包覆。第一封装胶体20以及第三封装胶体168可有效地将半导体封装构造100中的热量向外传导，从而降低半导体封装构造100的温度。再者，包含第三封装胶体168的引线框架16具有与注塑半导体封装构造100时所使用的第一封装胶体20相似的热膨胀系数。因此，当半导体封装构造100的温度升高，例如注塑第一封装胶体20或当半导体封装构造100在使用的过程中产生热量时，由于引线框架16具有与第一封装胶体20相似的热膨胀系数，因此半导体封装构造100并不易发生曲翘。此外，本发明无需特殊制程和反复加工的过程，具有制造工艺简单，制造成本低，且容易与形成屏蔽层的制程接合的优点。
此外，本发明实施例还提供了用于制造半导体封装构造100的方法。
图2a-2f是根据本发明的另一实施例制造半导体封装构造的流程示意图，其可制造图1所示的半导体封装构造100。
如图2a所示，提供封装基板10，该封装基板10具有相对的第一表面102和第二表面104，第二表面104设置有第一焊垫(图中未示出)。该封装基板10还包括多个孔洞106，该孔洞106贯穿该封装基板10的第一表面102和第二表面104。
接着提供第一电子组件12，该第一电子组件12包括第一芯片122和第二封装胶体124。可通过常规的晶片接合工艺将第一芯片122设置于该封装基板10的第一表面102，然后通过打线接合工艺将该第一芯片122连接至该第一表面102。接着，注塑第二封装胶体124使其包覆该第一芯片122以起到保护该第一芯片122的作用。至此完成将第一电子组件12设置于该封装基板10的第一表面102的步骤。在其它实施例中，可预先形成包含第二封装胶体124与第一芯片122的第一电子组件12，然后再将该第一电子组件12设置于封装基板10的第一表面102。第二封装胶体124的材料可以是树脂等其他本领域常用的复合物材料。贴装元件或其他附件109可通过SMT技术连接至封装基板10的第一表面102。
如图2b所示，于该封装基板10的第二表面104的第一焊垫上浸渍助焊剂110，然后将锡球112设置于该第一焊垫上。接着将第二电子组件14设置于该封装基板10的第二表面104。该第二电子组件14包括第二芯片142。该第二芯片142可通过传统的倒装固晶的方式设置于该第二表面104且随后经配置经过连接材料18和连接部166以电连接至引线框架16，容后叙。
如图2c所示，提供引线框架16。该引线框架16包括第一承座162和第二承座164。该第二承座164具有连接部166。该连接部166自该第二承座164的表面突出。该引线框架16可由压印工艺压印该引线框架16的上表面或者采用蚀刻工艺蚀刻该引线框架16的上表面而形成。该引线框架16还包括注塑填充在该第一承座162和该第二承座164的空隙中的第三封装胶体168，且包含该第三封装胶体168的引线框架16与第一封装胶体20具有相似的热膨胀系数以防止在注塑半导体封装构造100的过程中发生曲翘。该引线框架16的材料为除锡之外的金属材料,例如，钢、铁、铝、镍和锌等引线框架材料。必要时，可通过工艺(例如，蚀刻方法)使该连接部166具有粗糙的表面。
接着，在连接部166的表面上浸渍助焊剂170。
如图2d所示，压合该封装基板10和该引线框架16，使得连接部166与锡球112对接，且进行回焊处理。经过回焊处理后，使图2b中的锡球112形成连接材料18包覆该连接部166且连接至该封装基板10的第二表面104的第一焊垫，其中助焊剂110和170在回焊过程中挥发，连接材料18与该封装基板10的第二表面104上的第一焊垫之间形成有共晶层(图中未示出)。
如图2e所示，注塑形成第一封装胶体20，该第一封装胶体20至少包覆该封装基板10、该第一电子组件12及该第二电子组件14。当第一封装胶体20注塑该封装基板10、该第一电子组件12及该第二电子组件14时，孔洞106可以拉近模流平衡(Mold-Flow Balance)。具体地，在流速快的一方的第一封装胶体20会透过孔洞106流动到流速慢的一方从而拉近半导体封装构造100的模流平衡。该孔洞106的位置及大小的设计可以根据具体的电子组件的设计而进行调整，此处不详述。
最后，如图2f所示，切割不同的半导体封装构造100的第一封装胶体20以对不同的半导体封装构造100进行分割。随后可采用表面涂镀工艺或表面溅镀工艺等常用的形成屏蔽层工艺形成屏蔽层108以覆盖第一封装胶体20，从而得到如图1所示的半导体封装构造100。
本发明提供的半导体封装构造采用了引线框架与连接材料结合的结构来改善现有锡球连接结构的缺点，增强了封装基板与引线框架的连接强度。此外，由于第一和第三封装胶体包覆连接部，其也为半导体封装构造提供了导热路径。并且，由于包含第三封装胶体的引线框架与注塑半导体封装构造所使用的第一封装胶体具有相似的热膨胀系数，也可以有效地改善半导体封装构造曲翘的问题。
本发明的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求书所涵盖。

Claims (17)

1.一种半导体封装构造，其包括：
封装基板，其具有第一表面和第二表面，所述第一表面与所述第二表面相对，所述第二表面设置有第一焊垫；
第一电子组件，其设置于所述第一表面；
第二电子组件，其设置于所述第二表面；
引线框架，其包括：
第一承座和第二承座，其中所述第二承座具有连接部；
连接材料，其包覆所述连接部且连接所述第一焊垫；及
第一封装胶体，其至少包覆所述封装基板、所述第一电子组件及所述第二电子组件。
2.根据权利要求1所述的半导体封装构造，其中所述第一电子组件包括第一芯片和第二封装胶体，所述第一芯片承载于所述第一表面且经配置经过所述连接材料和所述连接部以电连接至所述引线框架，所述第二封装胶体包覆所述第一芯片。
3.根据权利要求1所述的半导体封装构造，其中所述第二电子组件包括第二芯片，所述第二芯片承载于所述第二表面且经配置经过所述连接材料和所述连接部以电连接至所述引线框架。
4.根据权利要求1所述的半导体封装构造，其中所述引线框架的材料为除锡之外的金属材料。
5.根据权利要求1所述的半导体封装构造，其中所述半导体封装构造还包括第三封装胶体，所述第三封装胶体被注塑填充在所述第一承座和所述第二承座的空隙中。
6.根据权利要求1所述的半导体封装构造，其中所述封装基板包括孔洞。
7.根据权利要求1所述的半导体封装构造，其中所述连接部具有粗糙表面。
8.根据权利要求1所述的半导体封装构造，进一步包括屏蔽层，其经配置以至少覆盖所述第一封装胶体。
9.根据权利要求1所述的半导体封装构造，其中所述连接部突出所述第二承座的表面。
10.一种制造半导体封装构造的方法，其包括：
提供封装基板，所述封装基板包括：
第一表面和第二表面，所述第一表面与所述第二表面相对，所述第二表面设置有第一焊垫；
提供第一电子组件和第二电子组件，将所述第一电子组件设置于所述第一表面，将所述第二电子组件设置于所述第二表面；
设置锡球于所述第一焊垫上；
提供引线框架，其包括第一承座和第二承座，其中所述第二承座具有连接部；
压合所述封装基板和所述引线框架且进行回焊，使所述锡球形成连接材料，所述连接材料包覆所述连接部且连接所述第一焊垫；及
注塑形成第一封装胶体，所述第一封装胶体至少包覆所述封装基板、所述第一电子组件及所述第二电子组件。
11.根据权利要求10所述的方法，其中所述第一电子组件包括第一芯片和第二封装胶体，所述第一芯片经配置以承载于所述第一表面且经配置经过所述连接材料和所述连接部以电连接至所述引线框架，所述第二封装胶体包覆所述第一芯片。
12.根据权利要求10所述的方法，其中所述第二电子组件包括第二芯片，所述第二芯片经配置以承载于所述第二表面且经配置经过所述连接材料和所述连接部以电连接至所述引线框架。
13.根据权利要求10所述的方法，其中所述引线框架的材料为除锡之外的金属材料。
14.根据权利要求10所述的方法，其中在提供所述引线框架的步骤前，预先注塑填充第三封装胶体在所述第一承座和所述第二承座的空隙中。
15.根据权利要求10所述的方法，进一步包括设置孔洞于所述封装基板上。
16.根据权利要求10所述的方法，其中所述连接部具有粗糙表面。
17.根据权利要求10所述的方法，其进一步包括形成屏蔽层以至少覆盖所述第一封装胶体。
CN201610920292.XA 2016-10-21 2016-10-21 半导体封装构造及其制造方法 Active CN106328611B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610920292.XA CN106328611B (zh) 2016-10-21 2016-10-21 半导体封装构造及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610920292.XA CN106328611B (zh) 2016-10-21 2016-10-21 半导体封装构造及其制造方法

Publications (2)

Publication Number Publication Date
CN106328611A true CN106328611A (zh) 2017-01-11
CN106328611B CN106328611B (zh) 2019-03-12

Family

ID=57818266

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610920292.XA Active CN106328611B (zh) 2016-10-21 2016-10-21 半导体封装构造及其制造方法

Country Status (1)

Country Link
CN (1) CN106328611B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021572A (zh) * 2018-01-10 2019-07-16 力成科技股份有限公司 堆叠式封装结构及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101057326A (zh) * 2004-11-17 2007-10-17 富士通株式会社 半导体器件
CN101442031A (zh) * 2007-11-19 2009-05-27 华东科技股份有限公司 窗口上下模流平衡的封装构造与封装方法
CN101989581A (zh) * 2009-07-31 2011-03-23 日月光半导体制造股份有限公司 封装结构与封装方法
CN102693965A (zh) * 2011-03-24 2012-09-26 南茂科技股份有限公司 封装堆迭结构
CN105720021A (zh) * 2016-01-25 2016-06-29 苏州日月新半导体有限公司 集成电路封装件及其制造方法
CN206116378U (zh) * 2016-10-21 2017-04-19 苏州日月新半导体有限公司 半导体封装构造

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101057326A (zh) * 2004-11-17 2007-10-17 富士通株式会社 半导体器件
CN101442031A (zh) * 2007-11-19 2009-05-27 华东科技股份有限公司 窗口上下模流平衡的封装构造与封装方法
CN101989581A (zh) * 2009-07-31 2011-03-23 日月光半导体制造股份有限公司 封装结构与封装方法
CN102693965A (zh) * 2011-03-24 2012-09-26 南茂科技股份有限公司 封装堆迭结构
CN105720021A (zh) * 2016-01-25 2016-06-29 苏州日月新半导体有限公司 集成电路封装件及其制造方法
CN206116378U (zh) * 2016-10-21 2017-04-19 苏州日月新半导体有限公司 半导体封装构造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021572A (zh) * 2018-01-10 2019-07-16 力成科技股份有限公司 堆叠式封装结构及其制造方法

Also Published As

Publication number Publication date
CN106328611B (zh) 2019-03-12

Similar Documents

Publication Publication Date Title
KR100630741B1 (ko) 다중 몰딩에 의한 적층형 반도체 패키지 및 그 제조방법
US9418940B2 (en) Structures and methods for stack type semiconductor packaging
CN101312162B (zh) 一种制造半导体器件的方法
KR101661442B1 (ko) 반도체 패키지 조립체를 위한 스터드 범프 구조
CN102683330B (zh) 半导体装置以及半导体装置的制造方法
US20130341775A1 (en) Semiconductor module
CN103681544A (zh) 用于具有集成散热器的ic封装件的混合热界面材料
CN107424971A (zh) 芯片载体上基于腔体的特征
JPH11220077A (ja) 半導体装置および半導体装置の製造方法
CN102136434A (zh) 在引线键合的芯片上叠置倒装芯片的方法
CN104078438A (zh) 引线框架、包括引线框架的半导体封装以及用于生产引线框架的方法
CN104241218A (zh) 一种带有散热结构的倒装芯片塑封结构及制造方法
KR102086889B1 (ko) 수지 밀봉 장치 및 수지 밀봉 방법
CN106158783B (zh) 具有防溢胶结构的散热片装置
CN206116378U (zh) 半导体封装构造
US20130048351A1 (en) Electronic package structure and method for manufacturing same
CN100470792C (zh) 散热型立体封装构造及其制造方法
CN101989581A (zh) 封装结构与封装方法
CN109713092A (zh) Uv led的封装结构及uv led的封装方法
CN106328611B (zh) 半导体封装构造及其制造方法
CN103050449A (zh) 封装件及其制法
CN205376514U (zh) 一种三维PoP堆叠封装结构
CN101882606A (zh) 散热型半导体封装构造及其制造方法
CN104979224B (zh) 一种器件封装互联方法
CN106997875A (zh) 一种PoP堆叠封装结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: No. 188, Suhong West Road, Suzhou Industrial Park, Suzhou, Jiangsu

Patentee after: Riyuexin semiconductor (Suzhou) Co.,Ltd.

Patentee after: Sun moonlight Semiconductor Manufacturing Co., Ltd

Address before: 215026 No.188 Suhong West Road, Suzhou Industrial Park, Suzhou City, Jiangsu Province

Patentee before: SUZHOU ASEN SEMICONDUCTORS Co.,Ltd.

Patentee before: Sun moonlight Semiconductor Manufacturing Co., Ltd

CP03 Change of name, title or address