CN106298668A - 一种半导体器件及其制作方法和电子装置 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制作方法和电子装置，提供具PMOS区域和NMOS区域的半导体衬底，PMOS区域包括第一虚拟栅极，NMOS区域包括第二虚拟栅极，在半导体衬底上还形成有层间介电层；在半导体衬底上沉积形成SiO2层；去除第一虚拟栅极以形成沟槽；在沟槽中和SiO2层上沉积形成功函数金属层；执行平坦化工艺；在半导体衬底上形成图案化的硬掩膜层；根据图案化的硬掩膜层蚀刻去除第二虚拟栅极，其中，蚀刻包括主蚀刻和终点蚀刻，蚀刻采用的蚀刻气体包括NF3和H2；执行蚀刻后处理工艺。该方法避免了层间介电层的损伤和凝聚缺陷的发生，提高了器件的一致性和确保了器件的稳定性，最终提高了器件的性能和良品率。

Description

一种半导体器件及其制作方法和电子装置
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制作方法和电子装置。
背景技术
随着微电子技术的迅速发展，微电子技术的核心--互补金属氧化物半导体(CMOS)技术已经成为现代电子产品的支撑技术。在半导体制造工艺中，可以使用各种材料作为互补金属氧化物半导体器件的栅电极和栅极电介质，传统的互补金属氧化物半导体器件通常由氮氧化硅(SiON)作为栅极介质层，采用掺杂的多晶硅作为栅电极材料。但是，随着集成电路制造工艺的不断进步，芯片集成度的不断提高，技术节点的降低，在尺寸改变的趋势中，先进的互补金属氧化物半导体器件越来越多的采用金属栅极材料代替传统的多晶硅材料，高k电介质代替氧化层材料，即采用高k电介质/金属栅极(HK/MG)结构代替栅氧化层/虚拟多晶硅栅极结构，以避免由虚拟多晶硅栅极引起的多晶硅耗尽效应、掺杂硼原子扩散和较高的栅极漏电等问题。
目前常见的高k电介质/金属栅极的制造方法包括栅极在后(gate-last)工艺，其中，栅极在后工艺中虚拟多晶硅栅极的去除是关键的步骤之一。目前去除虚拟栅极的工艺中存在很多的问题：1)界面层的引入和/或蚀刻过程会产生TiN(氮化钛)界面层，TiN界面层将提高器件的阈值电压，但是，TiN界面层的损伤会使器件发生较高的漏电、金属铝层的扩散以及与时间相关电介质击穿(Time dependent dielectric breakdown，TDDB)性能的失效等问题；2)干法蚀刻和湿法蚀刻会消耗层间介电层，其中，大量层间介电层的消耗会导致金属残留物以及较低的栅极高度，从而降低器件的功率，最终严重的影响器件的良品率；3)由于主蚀刻工艺具有长的工艺时间和采用HBr气体，会在金属栅极区域中随机的产生凝聚缺陷，这将影响功函数金属层和金属层栅极的填充并在金属栅极中形成空洞，降低器件的良品率；4)在采用湿法蚀刻工艺形成NMOS金属栅极的蚀刻后处理过程中使用的化学试剂很难去除掉大量的聚合物。
因此，目前急需一种制作具有高k电介质/金属栅极的半导体器件结构的方法，以解决现有技术中存在的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供一种半导体器件的制作方法，包括：提供具有PMOS区域和NMOS区域的半导体衬底，所述PMOS区域包括第一虚拟栅极，所述NMOS区域包括第二虚拟栅极，其中，在所述半导体衬底上还形成有环绕所述第一和第二虚拟栅极并露出所述第一和第二虚拟栅极顶面的层间介电层；在所述半导体衬底上沉积形成SiO2层，所述SiO2层覆盖所层间介电层、所述第一和第二虚拟栅极的顶面；去除所述第一虚拟栅极以形成沟槽；在所述沟槽中和所述SiO2层上沉积形成功函数金属层，所述功函数金属层填满所述沟槽；执行平坦化工艺，直至露出所述层间介电层；在所述半导体衬底上形成覆盖所述PMOS区域露出所述NMOS区域的图案化的硬掩膜层；根据图案化的所述硬掩膜层蚀刻去除所述第二虚拟栅极，其中，所述蚀刻包括主蚀刻和终点蚀刻，所述蚀刻采用的蚀刻气体包括NF3和H2；执行蚀刻后处理工艺。
示例性地，还包括在所述半导体衬底上形成图案化的硬掩膜层之前将所述半导体衬底放入前端开启式晶圆传送盒的步骤，其中，所述前端开启式晶圆传送盒里面是氮气环境。
示例性地，还包括在执行蚀刻后处理工艺之后将所述半导体衬底放入缓冲空间的步骤。
示例性地，还包括将所述半导体衬底放入缓冲空间之后将所述半导体衬底放入前端开启式晶圆传送盒的步骤，其中，所述前端开启式晶圆传送盒里面是氮气环境。
示例性地，还包括去除所述第一虚拟栅极以形成所述沟槽之前对所述半导体衬底进行无晶圆自动清洗处理的步骤。
示例性地，所述主蚀刻的时间为15s至25s，所述终点蚀刻的时间为10s至20s。
示例性地，所述主蚀刻和所述终点蚀刻为脉冲等离子体蚀刻。
示例性地，所述NF3的气体流量较小，H2的气体流量较大。
示例性地，所述蚀刻后处理工艺的气体包括CF4和N2，所述蚀刻后处理工艺为单步处理工艺，所述蚀刻后处理的时间为10s至20s。
示例性地，所述N2和CF4的比例范围为100:1至10:1，CF4的气体流量小于100sccm。
示例性地，所述蚀刻后处理工艺的气体包括CF4、N2和H2。
示例性地，形成图案化的所述硬掩膜层的步骤包括开口蚀刻和终点蚀刻，所述开口蚀刻和所述终点蚀刻为脉冲等离子体蚀刻。
示例性地，所述第一虚拟栅极和所述第二虚拟栅极的材料包括多晶硅、SiN或无定型碳。
示例性地，采用脉冲等离子体执行所述蚀刻后处理工艺。
示例性地，采用脉冲等离子体蚀刻去除所述第一虚拟栅极以形成所述沟槽。
本发明还提供一种采用上述方法制造的半导体器件。
本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
本发明的半导体器件的制造方法避免了层间介电层的损伤和凝聚缺陷的发生，提高了器件的一致性和确保了器件的稳定性，最终提高了器件的性能和良品率。本发明半导体器件，采用前述方法制造，具有高良品率等优点。本发明的电子装置，使用了上述的半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为采用栅极在后工艺制作具有高k电介质/金属栅极的半导体器件的工艺流程图；
图2A-2C为根据本发明一个实施方式制作具有高k电介质/金属栅极的相关步骤所获得的器件的结构示意图；
图3为根据本发明一个实施方式制作具有高k电介质/金属栅极的工艺流程图；
图4A-4D为根据本发明一个实施方式制作具有高k电介质/金属栅极的相关步骤所获得的器件的结构示意图；
图5为根据本发明一个实施方式制作具有高k电介质/金属栅极的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
如图1所示，为根据现有技术采用栅极在后工艺制作具有高k电介质/金属栅极的半导体器件的方法。
在步骤101中，提供一半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域。在所述NMOS区域中形成有高k电介质和第一虚拟栅极，在所述PMOS区域中形成有高k电介质和第二虚拟栅极。在所述半导体衬底上还形成有层间介质层(ILD)。蚀刻去除所述第一虚拟栅极，在所述第一虚拟栅极原有位置形成沟槽。接着，在所述半导体衬底上沉积PMOS金属层，所述PMOS金属层填充所述沟槽。
在步骤102中，在所述半导体衬底上形成硬掩膜层，所述硬掩膜层的材料包括TiN。
在步骤103中，蚀刻所述硬掩膜层，以在所述硬掩膜层中形成开口。
在步骤104中，终点蚀刻(OE)所述硬掩膜层，以使所述硬掩膜层覆盖PMOS区域露出NMOS区域。
在步骤105中，主蚀刻所述NMOS区域中的第二虚拟栅极，所述主蚀刻工艺采用的气体包括HBr和O2的混合气体，主蚀刻的时间为10s至20s。
在步骤106中，终点蚀刻所述NMOS区域中的第二虚拟栅极，所述终点蚀刻采用的气体包括H2和Ar的混合气体，终点蚀刻的时间为55s至65s。
在步骤107中，执行蚀刻后处理(PET)工艺，所述蚀刻后处理工艺使用的气体包含N2和CF4，先使用N2处理后使用CF4处理所述半导体衬底，使用N2蚀刻后处理的时间为55s至65s，使用CF4蚀刻后处理的时间为10s至20s。
根据上述去除NMOS虚拟栅极的方法会产生较多的聚合物并且在主蚀刻反应腔室内执行去除NMOS虚拟栅极步骤所花费的时间较长。
本发明为了解决目前制造具有高k电介质/金属栅极的半导体器件过程中存在的问题，提供了一种半导体器件的制备方法，图2A-2C为根据本发明一个实施方式制作具有高k电介质/金属栅极的相关步骤所获得的器件的结构示意图；图3为根据本发明一个实施方式制作具有高k电介质/金属栅极的工艺流程图；图4A-4D为根据本发明另一个实施方式制作具有高k电介质/金属栅极的相关步骤所获得的器件的结构示意图；图5为根据本发明另一个实施方式制作具有高k电介质/金属栅极的工艺流程图。
下面结合图2A-2C、图3、图4A-4D和图5对本发明的制备方法进行详细的说明。需要说明的是，在对半导体芯片之前的处理步骤，对于本领域的技术人员是熟知的，在此就不详细赘述。同时，图2A-2C和图4A-4D中仅给出了所要程序化的芯片的结构，在半导体器件的集成电路中包含如图所述的多个芯片相互连接，形成叠层，为了简化，在图中仅仅给出了一个芯片的结构示意图，当然还包含其他必不可少的元件。
实施例一
首先，执行步骤301，将半导体衬底放入前端开启式晶圆传送盒(FOUP)，其中，所述前端开启式晶圆传送盒里面是氮气环境。
如图2A所示，提供半导体衬底200，所述半导体衬底200可包括任何半导体材料，所述半导体200的材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。所述半导体衬底200还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。所述半导体衬底200包括各种隔离结构，例如浅沟槽绝缘。
在所述半导体衬底200包括NMOS区域和PMOS区域，该NMOS区域具有形成在均匀掺杂的沟道区上的NMOS虚拟栅极堆叠结构201N，PMOS区域具有形成在均匀掺杂的沟道区上的PMOS虚拟栅极堆叠结构201P。所述NMOS虚拟栅极堆叠结构201N包括高k电介质层(未示出)、阻挡层(未示出)和NMOS虚拟栅极202，在所述NMOS虚拟栅极堆叠结构201N的两侧形成有栅极间隙壁(未示出)。所述第二栅极结构201P包括高k电介质层(未示出)、阻挡层(未示出)和PMOS虚拟栅极，在所述PMOS虚拟栅极堆叠结构201P的两侧形成有栅极间隙壁(未示出)。
其中，所述高k介质层的材料可以选择高k材料，沉积方式可以通过化学气相沉积(CVD)或原子层沉积(ALD)的方式。材料可以是铪氧化硅(HfSiO)、铪氮氧化硅(HfSiON)、铪氧化钽(HfTaO)、铪氧化锆(HfZrO)中的一种或者它们的任意组合，还可以是钙钛矿型材料。阻挡层沉积方式可以通过ALD、CVD、物理气相沉积(PVD)、溅射等其它方法，所述阻挡层材料优选氮化钛，厚度范围10～20埃
在本发明的一具体实施方式中，所述NMOS虚拟栅极202和所述PMOS虚拟栅极的形成方法可选用低压化学气相淀积(LPCVD)工艺，所述NMOS虚拟栅极202和所述PMOS虚拟栅极的材料为多晶硅。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法。
所述栅极间隙壁的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为优选，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一但氧化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。还可以选用本领域常用的栅极间隙壁的材料以及形成方法，在此不再赘述。
示例性地，在所述NMOS虚拟栅极202和所述PMOS虚拟栅极的两侧的所述半导体衬底200中形成有源/漏极。
接着，在所述半导体衬底200上形成层间介电层(ILD)203。层间介电层可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)或者碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可以采用热化学气相沉积方法、等离子体工艺。所述层间介电层的形成可以选用本领域常用方法，在此不再赘述。
示例性地，对所述层间介电层203进行平坦化工艺，以去除所述层间介质层203高出所述NMOS虚拟栅极202和所述PMOS虚拟栅极的部分，换而言之，对所述层间介电层203进行平坦化工艺，以使所述层间介电层环绕所述NMOS虚拟栅极202和所述PMOS虚拟栅极并露出所述所述NMOS虚拟栅极202和所述PMOS虚拟栅极顶面。
然后，蚀刻去除所述PMOS区域中的所述PMOS虚拟栅极，以形成沟槽。在本发明的一具体实施方式中，在所述层间介电层203上形成覆盖层，覆盖层覆盖所述NMOS区域露出所述PMOS区域，可以采用本领域常用的各种合适材料作为上述覆盖层，例如氮化硅，上述覆盖层也可以采用光致抗蚀剂。作为一个实例，在所述层间介电层203上形成图案化的光致抗蚀剂层以覆盖所述NOMS区域露出所述PMOS区域。
蚀刻去除所述PMOS区域中的所述PMOS虚拟栅极，以在所述PMOS虚拟栅极原有位置形成沟槽，可以采用干法蚀刻去除所述PMOS虚拟栅极，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。在采用干法蚀刻去除所述PMOS虚拟栅极之后，可执行一软湿法清洗(soft WET)步骤以去除所述PMOS虚拟栅极中的残余物。或者，可以采用湿法蚀刻去除所述PMOS虚拟栅极，湿蚀刻法可以采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。或者，可以采用部分干法部分湿法蚀刻。
然后，在PMOS区域中的所述沟槽中和所述层间介电层203上沉积形成功函数金属层204，所述功函数金属层204填满所述沟槽。所述功函数金属层204的材料包括铜、铝、TiN或TaN等，作为优选，所述功函数金属层204的材料为铜，所述功函数金属层204具有压缩应力。所述功函数金属层204形成方法可以是CVD或PVD。所述功函数金属层204还可以选用本领域常用的金属材料以及形成方法，在此不再赘述。
接着，采用平坦化工艺处理所述功函数金属层204直至露出所述层间介电层203。换而言之，采用平坦化工艺去除所述功函数金属层204高出所述层间介电层203的部分。
在本发明的一具体实施例中，执行平坦化工艺，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械研磨(CMP)平坦化方法。化学机械研磨平坦化方法更常用。
在所述半导体衬底200上沉积形成硬掩膜层205，所述硬掩膜层205的材料包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。形成所述硬掩膜层205的方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。在本发明的一具体实施例中，所述硬掩膜层205的材料为TiN。所述硬掩膜层205可以选用本领域常用的材料以及形成方法，在此不再赘述。
接着，将上述半导体器件结构放入前端开启式晶圆传送盒(FOUP)，其中，所述前端开启式晶圆传送盒里面是氮气环境，该处理工艺使在关键步骤中抑制了凝聚物的形成、避免了侵蚀缺陷以及排队时间延长等问题。
在前端开启式晶圆传送盒中对上述半导体器件结构执行处理之后还包括将上述半导体器件结构放入缓冲空间(Buffer area)、晶圆自调整空间(Aligner)、空气/真空过渡空间(Airlock)、真空传送腔(VTM)进行处理等工艺步骤。需要说明的是上述工艺步骤为本领域的常规技术手段，可以选择本领域常用的方法，在此不再赘述。
接着，执行步骤302，将所述半导体器件结构放入主蚀刻(ME)腔室内，蚀刻硬掩膜层以使所述硬掩膜层覆盖PMOS区域露出NMOS区域，所述蚀刻包括所述硬掩膜层开口蚀刻(open)和终点蚀刻(OE)。
如图2A所示，先采用光刻工艺在所述硬掩膜层上形成图案化的光致抗蚀剂层以覆盖所述POMS区域露出所述NMOS区域。在所述硬膜层205上形成覆盖所述POMS区域露出所述NMOS区域的图案化覆盖层可以选用本领域常用的材料以及形成方法，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述材料和制备方法。
接着，根据图案化的致抗蚀剂层蚀刻所述金属硬掩膜层205，以在所述硬掩膜层中形成开口206。可以采用干法蚀刻，例如等离子体蚀刻，蚀刻气体包括氯化硼、氯气，和一些添加气体如氮气、氩气。所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)，反应室内压力可为5～20毫托(mTorr)，如15mTorr。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法。
继续对所述硬掩膜层205进行蚀刻，所述蚀刻为过蚀刻/终点蚀刻(OE)，以使所述硬掩膜层205覆盖所述POMS区域露出所述NMOS区域具体的，对所述硬掩膜层205中的开口进行终点蚀刻，以使所述硬掩膜层205作为掩膜去除所述NMOS区域中的NMOS虚拟栅极。可以选择本领域常用的终点蚀刻方法，在此不再赘述。
接着，执行步骤303，根据图案化的所述硬掩膜层蚀刻去除所述NMOS区域中的NMOS虚拟栅极，所述蚀刻包括主蚀刻和终点蚀刻。
如图2B所示，根据图案化的所述硬掩膜层205蚀刻去除所述NMOS区域中的所述NMOS虚拟栅极202，在所述NMOS虚拟栅极202原有位置形成沟槽206，其中，所述蚀刻工艺包括多晶硅主蚀刻(PEB)和多晶硅终点蚀刻(POE)。具体的，根据图案化的所述硬掩膜层205采用多晶硅主蚀刻工艺蚀刻所述NMOS虚拟栅极202，然后，继续以图案化的所述硬掩膜层205为掩膜采用多晶硅终点蚀刻剩余的所述NMOS虚拟栅极202以形成沟槽206。需要说明的是，多晶硅主蚀刻(PEB)和多晶硅终点蚀刻(POE)工艺为本领域的常规技术手段，可以根据需要选择选择本领域常用的蚀刻方法和蚀刻检测手段。
在本发明一具体实施例中，所述多晶硅主蚀刻(PEB)和多晶硅终点蚀刻(POE)可以采用干法蚀刻，例如反应离子蚀刻、离子束蚀刻、等离子蚀刻、激光烧蚀或者这些方法的任意组合。可以使用单一的蚀刻方法，或者也可以使用多于一个的蚀刻方法。最好通过一个或者多个RIE步骤进行干法蚀刻。通常采用蚀刻气体包括NF3、HBr、Cl2、CH2F2、O2的一种或者几种气体，和一些添加气体如氮气、氩气。所述蚀刻气体的流量范围可为0～150立方厘米/分钟(sccm)，反应室内压力可为3～50毫托(mTorr)，在射频功率为600W～1500W的条件下进行等离子体蚀刻。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法，本领域技术人员可以根据制备器件的需要选择本领域常用的其他方法，在此不详细赘述。
示例性地，所述多晶硅主蚀刻工艺的执行时间为15s至25s，所述多晶硅终点蚀刻工艺的执行时间为10s至20s，所述蚀刻气体包括NF3和H2气体。
接着，执行步骤304，执行蚀刻后处理工艺(PET)以去除所述NMOS区域中沟槽的聚合物。
如图2C所示，执行蚀刻后处理工艺以去除残留在所述沟槽206中的聚合物。所述蚀刻后处理工艺使用的气体包括CF4和N2的混合气体，作为优选的，使用CF4和N2的混合气体单步执行所述蚀刻后处理工艺，以减少芯片的处理时间和保持所述硬掩膜层205界面层的清洁。
在本发明一具体实施例中，所述蚀刻后处理工艺为等离子体处理的方法，向蚀刻反应腔内通入CF4和N2的混合气体进行蚀刻。其中，CF4气体和N2气体的比例非常重要，CF4气体和N2气体的比例范围为100:1～10:1，优选的气体比例为50:1，并且，CF4气体的流量小于在100立方厘米/分钟(sccm)，所述蚀刻后处理工艺的时间范围为10s～20s之间，所用的功率为400W～800W，反应室内压力可为50毫托(mTorr)～200毫托(mTorr)。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法，本领域技术人员可以根据制备器件的需要选择本领域常用的其他方法，在此不详细赘述。
接着，执行步骤305，将上述半导体器件结构放入缓冲空间(buffer area)，接着，再将上述半导体器件结构放入前端开启式晶圆传送盒(FOUP)，其中，所述前端开启式晶圆传送盒里面是氮气环境。
在执行所述蚀刻后处理工艺之后还包括将上述半导体器件结构放入真空传送腔(VTM)、光阻去除腔室(strip chamber)、真空传送腔(VTM)、空气/真空过渡空间(Airlock)和冷却站(Cooling Station)进行处理等工艺步骤。需要说明的是上述工艺步骤为本领域的常规技术手段，可以选择本领域常用的方法，在此不再赘述。
接着，在冷却站(Cooling Station)工艺步骤之后将上述半导体器件结构放入缓冲空间(buffer area)的步骤，所述缓冲空间能减少凝聚物，再将所述半导体器件结构放入前端开启式晶圆传送盒(FOUP)，其中，所述前端开启式晶圆传送盒里面是氮气环境，该处理工艺使在关键步骤中抑制了凝聚物的形成、避免了侵蚀缺陷以及排队时间延长等问题。
实施例二
良好的反应腔室条件和无晶圆自动清洗(Waferless auto clean，WAC)能够增强关键尺寸均匀性和确保不同晶圆之间/不同批次之间具有优秀的重复性(产量提高)。SiO2涂敷在WAC上已经广泛的应用于FEOL(集成电路制造前段制程)工艺中，但是SiO2涂敷WAC会产生氧元素以产生聚合物，NMOS虚拟栅极蚀刻后处理工艺很难去除掉较多的该聚合物，本发明提出了一种新的半导体器件的制作方法以解决现有技术中存在的问题。
首先，执行步骤501，将SiO2涂覆在半导体衬底上，其中，所述半导体衬底经无晶圆自动清洗处理。
如图4A所示，提供半导体衬底400，所述半导体衬底400可包括任何半导体材料，所述半导体400的材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。所述半导体衬底400还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。所述半导体衬底400包括各种隔离结构，例如浅沟槽绝缘。
在所述半导体衬底400包括NMOS区域和PMOS区域，该NMOS区域具有形成在均匀掺杂的沟道区上的NMOS虚拟栅极堆叠结构401N，PMOS区域具有形成在均匀掺杂的沟道区上的PMOS虚拟栅极堆叠结构401P。所述NMOS虚拟栅极堆叠结构401N包括高k电介质层(未示出)、阻挡层(未示出)和NMOS虚拟栅极402，在所述NMOS虚拟栅极堆叠结构401N的两侧形成有栅极间隙壁(未示出)。所述第二栅极结构401P包括高k电介质层(未示出)、阻挡层(未示出)和PMOS虚拟栅极403，在所述PMOS虚拟栅极堆叠结构401P的两侧形成有栅极间隙壁(未示出)。
其中，所述高k介质层的材料可以选择高k材料，沉积方式可以通过化学气相沉积(CVD)或原子层沉积(ALD)的方式。材料可以是铪氧化硅(HfSiO)、铪氮氧化硅(HfSiON)、铪氧化钽(HfTaO)、铪氧化锆(HfZrO)中的一种或者它们的任意组合，还可以是钙钛矿型材料。阻挡层沉积方式可以通过ALD、CVD、物理气相沉积(PVD)、溅射等其它方法，所述阻挡层材料优选氮化钛，厚度范围10～20埃
所述NMOS虚拟栅极402和所述PMOS虚拟栅极403的材料包括多晶硅、SiN或者无定形碳等适合的材料，在本发明的一具体实施方式中，所述NMOS虚拟栅极402和所述PMOS虚拟栅极403的材料为多晶硅，所述NMOS虚拟栅极402和所述PMOS虚拟栅极403的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法。
所述栅极间隙壁的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为优选，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一但氧化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。还可以选用本领域常用的栅极间隙壁的材料以及形成方法，在此不再赘述。
示例性地，在所述NMOS虚拟栅极402和所述PMOS虚拟栅极403的两侧的所述半导体衬底400中形成有源/漏极。
接着，在所述半导体衬底400上形成层间介电层(ILD)404。层间介电层可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)或者碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可以采用热化学气相沉积方法、等离子体工艺。所述层间介电层的形成可以选用本领域常用方法，在此不再赘述。
示例性地，对所述层间介电层404进行平坦化工艺，以去除所述层间介质层404高出所述NMOS虚拟栅极402和所述PMOS虚拟栅极403的部分，换而言之，对所述层间介电层404进行平坦化工艺，以使所述层间介电层404环绕所述NMOS虚拟栅极402和所述PMOS虚拟栅极403并露出所述所述NMOS虚拟栅极402和所述PMOS虚拟栅极403顶面。
所述半导体衬底400经无晶圆自动清洗(WAC)处理，将SiO2层405涂覆在上述半导体器件结构中，所述SiO2层覆盖所层间介电层404、所述NMOS虚拟栅极402和PMOS虚拟栅极403的顶面，其中，在执行蚀刻工艺之前将SiO2层涂覆在半导体衬底400上能够保持腔室条件一致性和减少层间介电层消耗。
在本发明一具体实施例中，在多晶硅层蚀刻之前采用O2和SF6的混合气体实施无晶圆自动清洗，可以有效地避免器件的失效问题
需要说明的是无晶圆自动清洗(WAC)工艺、SiO2的涂覆工艺为本领域的常规技术手段，可以选择本领域常用的方法，在此不再赘述。
执行步骤502，在所述半导体衬底上形成硬掩膜层，蚀刻所述硬掩膜层以使所述硬掩膜层覆盖PMOS区域露出NMOS区域，
如图4B所示，蚀刻去除所述PMOS区域中的所述PMOS虚拟栅极403，以形成沟槽。在本发明的一具体实施方式中，在所述SiO2层405上形成覆盖层，覆盖层覆盖所述NMOS区域露出所述PMOS区域，可以采用本领域常用的各种合适材料作为上述覆盖层，例如氮化硅，上述覆盖层也可以采用光致抗蚀剂。作为一个实例，在所述SiO2层405上形成图案化的光致抗蚀剂层以覆盖所述NOMS区域露出所述PMOS区域。
蚀刻去除所述PMOS区域中的所述PMOS虚拟栅极，以在所述PMOS虚拟栅极原有位置形成沟槽，可以采用干法蚀刻去除所述PMOS虚拟栅极，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。在采用干法蚀刻去除所述PMOS虚拟栅极之后，可执行一软湿法清洗(soft WET)步骤以去除所述PMOS虚拟栅极中的残余物。或者，可以采用湿法蚀刻去除所述PMOS虚拟栅极，湿蚀刻法可以采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。或者，可以采用部分干法部分湿法蚀刻。
然后，在PMOS区域中的所述沟槽中和所述SiO2层405上沉积形成功函数金属层406，所述功函数金属层406填满所述沟槽。所述功函数金属层406的材料包括铜、铝、TiN或TaN等，作为优选，所述功函数金属层406的材料为铜。所述功函数金属层406形成方法可以是CVD或PVD。所述功函数金属层406还可以选用本领域常用的金属材料以及形成方法，在此不再赘述。
接着，采用平坦化工艺处理所述功函数金属层406和SiO2层405直至露出所述层间介电层404。换而言之，采用平坦化工艺去除所述功函数金属层406和SiO2层405高出所述层间介电层404的部分。
在本发明的一具体实施例中，执行平坦化工艺，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械研磨(CMP)平坦化方法。化学机械研磨平坦化方法更常用。
在所述半导体衬底400上沉积形成硬掩膜层407，所述硬掩膜层407的材料包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。形成所述硬掩膜层407的方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。在本发明的一具体实施例中，所述硬掩膜层407的材料为TiN。所述硬掩膜层407可以选用本领域常用的材料以及形成方法，在此不再赘述。
将上述半导体器件结构放入主蚀刻(ME)腔室内，蚀刻所述硬掩膜层407以使所述硬掩膜层407覆盖PMOS区域露出NMOS区域，所述蚀刻包括所述硬掩膜层开口蚀刻(open)和终点蚀刻(OE)。
先采用光刻工艺在所述硬掩膜层407上形成图案化的光致抗蚀剂层以覆盖所述POMS区域露出所述NMOS区域。在所述硬膜层407上形成覆盖所述POMS区域露出所述NMOS区域的图案化覆盖层可以选用本领域常用的材料以及形成方法，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述材料和制备方法。
接着，通过图案化的致抗蚀剂层蚀刻所述硬掩膜层407，以在所述硬掩膜层中形成开口408。可以采用干法蚀刻，例如等离子体蚀刻，蚀刻气体包括氯化硼、氯气，和一些添加气体如氮气、氩气。所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)，反应室内压力可为5～20毫托(mTorr)，如15mTorr。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法。
继续对所述硬掩膜层407进行蚀刻，所述蚀刻为过蚀刻/终点蚀刻(OE)，以使所述硬掩膜层407覆盖所述POMS区域露出所述NMOS区域，具体的，对所述硬掩膜层407中的开口进行终点蚀刻，以使所述硬掩膜层407作为掩膜去除所述NMOS区域中的NMOS虚拟栅极。可以选择本领域常用的终点蚀刻方法，在此不再赘述。
接着，执行步骤503，根据图案化的所述硬掩膜层蚀刻去除所述NMOS区域中的NMOS虚拟栅极，所述蚀刻包括主蚀刻和终点蚀刻。
如图4C所示，根据图案化的所述硬掩膜层407蚀刻去除所述NMOS区域中的所述NMOS虚拟栅极402，在所述NMOS虚拟栅极402原有位置形成沟槽409，其中，所述蚀刻工艺包括多晶硅主蚀刻(PEB)和多晶硅终点蚀刻(POE)。具体的，根据图案化的所述硬掩膜层407采用多晶硅主蚀刻工艺蚀刻所述NMOS虚拟栅极402，然后，继续以图案化的所述硬掩膜层407为掩膜采用多晶硅终点蚀刻剩余的所述NMOS虚拟栅402以形成沟槽409。需要说明的是，多晶硅主蚀刻(PEB)和多晶硅终点蚀刻(POE)工艺为本领域的常规技术手段，可以根据需要选择选择本领域常用的蚀刻方法和蚀刻检测手段。
在本发明一具体实施例中，所述多晶硅主蚀刻(PEB)和多晶硅终点蚀刻(POE)可以采用干法蚀刻，例如反应离子蚀刻、离子束蚀刻、等离子蚀刻、激光烧蚀或者这些方法的任意组合。可以使用单一的蚀刻方法，或者也可以使用多于一个的蚀刻方法。最好通过一个或者多个RIE步骤进行干法蚀刻。通常采用蚀刻气体包括NF3、HBr、Cl2、CH2F2、O2的一种或者几种气体，和一些添加气体如氮气、氩气。所述蚀刻气体的流量范围可为0～150立方厘米/分钟(sccm)，反应室内压力可为3～50毫托(mTorr)，在射频功率为600W～1500W的条件下进行等离子体蚀刻。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法，本领域技术人员可以根据制备器件的需要选择本领域常用的其他方法，在此不详细赘述。
示例性地，所述多晶硅主蚀刻工艺的执行时间为15s至25s，所述多晶硅终点蚀刻工艺的执行时间为10s至20s，所述蚀刻气体包括NF3和H2，其中，基于NF3和H2的蚀刻剂用于减少聚合物，在基于NF3和H2的混合气体中NF3气体的流量较小，H2气体的流量较大。
接着，执行步骤504，执行蚀刻后处理工艺(PET)以去除所述NMOS区域中沟槽的聚合物。
如图4D所示，执行蚀刻后处理工艺以去除残留在所述沟槽409中的聚合物。所述蚀刻后处理工艺使用的气体包括CF4、H2、N2等适合的气体中的一种或者几种，作为优选，在另一高温腔室内采用基于CF4、H2和N2的混合气体清除反应产物。
在本发明一具体实施例中，所述蚀刻后处理工艺为脉冲等离子体处理的方法，向蚀刻反应腔内通入基于CF4、N2和H2的混合气体进行处理。其中，CF4气体和N2气体的比例非常重要，CF4气体和N2气体的比例范围为100:1～10:1，优选的气体比例为50:1，并且，CF4气体的流量小于在100立方厘米/分钟(sccm)，所述蚀刻后处理工艺的时间范围为10s～20s之间，所用的功率为400W～800W，反应室内压力可为50毫托(mTorr)～200毫托(mTorr)。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法，本领域技术人员可以根据制备器件的需要选择本领域常用的其他方法，在此不详细赘述。
需要说明的是在本发明所述方法中多次涉及蚀刻步骤，所述蚀刻步骤可以选择本领域常用方法干法蚀刻，并没有严格限制，本领域技术人员可以根据需要进行干法蚀刻选择，其中优选脉冲等离子体蚀刻。
实施例三
本发明还提供了一种半导体器件，所述半导体器件通过实施例一和实施例二中的所述方法制备得到，通过所述方法制备到的半导体器件避免了层间介电层的损伤和凝聚缺陷的发生，提高了器件的一致性和确保了器件的稳定性，进一步提高了半导体器件的性能和良率。
实施例四
本发明另外还提供一种电子装置，其包括前述的半导体器件。或其包括采用实施例一和实施例二中的所述方法制作获得的半导体器件。
由于包括的半导体器件具有更高的性能，该电子装置同样具有上述优点。
所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (17)

1.一种半导体器件的制作方法，包括：
提供具有PMOS区域和NMOS区域的半导体衬底，所述PMOS区域包括第一虚拟栅极，所述NMOS区域包括第二虚拟栅极，其中，在所述半导体衬底上还形成有环绕所述第一和第二虚拟栅极并露出所述第一和第二虚拟栅极顶面的层间介电层；
在所述半导体衬底上沉积形成SiO2层，所述SiO2层覆盖所层间介电层、所述第一和第二虚拟栅极的顶面；
去除所述第一虚拟栅极以形成沟槽；
在所述沟槽中和所述SiO2层上沉积形成功函数金属层，所述功函数金属层填满所述沟槽；
执行平坦化工艺，直至露出所述层间介电层；
在所述半导体衬底上形成覆盖所述PMOS区域露出所述NMOS区域的图案化的硬掩膜层；
根据图案化的所述硬掩膜层蚀刻去除所述第二虚拟栅极，其中，所述蚀刻包括主蚀刻和终点蚀刻，所述蚀刻采用的蚀刻气体包括NF3和H2；
执行蚀刻后处理工艺。
2.如权利要求1所述的方法，其特征在于，还包括在所述半导体衬底上形成图案化的硬掩膜层之前将所述半导体衬底放入前端开启式晶圆传送盒的步骤，其中，所述前端开启式晶圆传送盒里面是氮气环境。
3.如权利要求1所述的方法，其特征在于，还包括在执行蚀刻后处理工艺之后将所述半导体衬底放入缓冲空间的步骤。
4.如权利要求3所述的方法，其特征在于，还包括将所述半导体衬底放入缓冲空间之后将所述半导体衬底放入前端开启式晶圆传送盒的步骤，其中，所述前端开启式晶圆传送盒里面是氮气环境。
5.如权利要求1所述的方法，其特征在于，还包括去除所述第一虚拟栅极以形成所述沟槽之前对所述半导体衬底进行无晶圆自动清洗处理的步骤。
6.如权利要求1所述的方法，其特征在于，所述主蚀刻的时间为15s至25s，所述终点蚀刻的时间为10s至20s。
7.如权利要求1所述的方法，其特征在于，所述主蚀刻和所述终点蚀刻为脉冲等离子体蚀刻。
8.如权利要求1所述的方法，其特征在于，所述NF3的气体流量较小，H2的气体流量较大。
9.如权利要求1所述的方法，其特征在于，所述蚀刻后处理工艺的气体包括CF4和N2，所述蚀刻后处理工艺为单步处理工艺，所述蚀刻后处理的时间为10s至20s。
10.如权利要求9所述的方法，其特征在于，所述N2和CF4的比例范围为100:1至10:1，CF4的气体流量小于100sccm。
11.如权利要求1所述的方法，其特征在于，所述蚀刻后处理工艺的气体包括CF4、N2和H2。
12.如权利要求1所述的方法，其特征在于，形成图案化的所述硬掩膜层的步骤包括开口蚀刻和终点蚀刻，所述开口蚀刻和所述终点蚀刻为脉冲等离子体蚀刻。
13.如权利要求1所述的方法，其特征在于，所述第一虚拟栅极和所述第二虚拟栅极的材料包括多晶硅、SiN或无定型碳。
14.如权利要求1所述的方法，其特征在于，采用脉冲等离子体执行所述蚀刻后处理工艺。
15.如权利要求1所述的方法，其特征在于，采用脉冲等离子体蚀刻去除所述第一虚拟栅极以形成所述沟槽。
16.一种采用权利要求1-15之一所述的方法制造的半导体器件。
17.一种电子装置，所述电子装置包括权利要求16所述的半导体器件。
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