CN106257663B - 叠层结构、半导体器件和用于形成半导体器件的方法 - Google Patents

叠层结构、半导体器件和用于形成半导体器件的方法 Download PDF

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Abstract

一种用于形成半导体器件的方法，包括：将叠层结构布置到半导体晶片的表面上，所述叠层结构包括设置在多个导电结构之间的电绝缘材料，所述半导体晶片包括多个半导体器件结构，使得所述多个导电结构中的导电结构与所述多个半导体器件结构中的半导体器件结构相邻定位。所述多个导电结构中的每个导电结构从所述叠层结构的第一表面朝着所述叠层结构的第二相对表面延伸。

Description

叠层结构、半导体器件和用于形成半导体器件的方法
技术领域
实施例涉及半导体器件结构，且更具体而言，涉及一种叠层结构、半导体器件和用于形成半导体器件的方法以及用于晶片级处理的方法。
背景技术
功率半导体领域的趋势可能指向更薄的晶片、芯片厚度的减少和芯片的缩小。这些可能带来与在正常操作期间半导体芯片中生成的热传递损耗以及诸如短路之类的故障事件有关的挑战。毫秒量级的故障事件可能由于组件设计而产生局部热点(例如，热量最大或增加)，其可能超过半导体芯片的结温(Tj)。这些故障事件可以导致例如组件中的不正常和损坏。
发明内容
一种需求是提供具有减少的不正常和/或增加的可靠性实例的半导体器件。
这种需求可以通过权利要求的主题来满足。
一些实施例涉及一种用于形成半导体器件的方法。所述方法包括：将包括设置在多个导电结构之间的电绝缘材料的叠层结构布置到包括多个半导体器件结构的半导体晶片的表面上，使得所述多个导电结构中的导电结构与所述多个半导体器件结构中的半导体器件结构相邻定位。所述多个导电结构中的每个导电结构从所述叠层结构的第一表面朝着所述叠层结构的第二相对表面延伸。
一些实施例涉及一种叠层结构。所述叠层结构包括：多个导电结构和设置在所述多个导电结构中的导电结构之间的电绝缘材料。所述多个导电结构中的每个导电结构从所述叠层结构的第一表面朝着所述叠层结构的第二相对表面延伸。
一些实施例涉及一种半导体器件。所述半导体器件包括：半导体器件结构，形成在半导体衬底中。所述半导体器件还包括基于聚合物或基于玻璃的电绝缘叠层结构，其横向包围导电结构。
一些实施例涉及一种用于形成半导体器件的方法。所述方法包括：将叠层结构滚动到包括多个半导体器件结构的半导体晶片的表面上。所述叠层结构的至少一部分保留以形成待形成的半导体器件的一部分。
附图说明
参考附图，仅通过示例来描述装置和/或方法的一些实施例，在附图中：
图1示出用于形成半导体器件的方法的流程图；
图2A示出叠层结构和半导体晶片的示意图示；
图2B示出用于形成半导体器件的工艺的示意图示；
图2C至图2E示出用于将叠层结构与半导体晶片对准的各种工艺的示意图示；
图2F示出用于形成半导体器件的工艺的示意图示；
图2G示出叠层结构的电绝缘材料和半导体晶片之间的界面的横截面示意图示；
图3示出用于形成半导体器件的方法的流程图；
图4A至图4D示出通过滚动叠层结构来形成半导体器件的方法的示意图示；
图5A至图5B示出叠层结构的示意图示；
图6示出用于形成叠层结构的方法的示意图示；
图7示出用于形成叠层结构的又一方法的示意图示；
图8示出用于形成叠层结构的又一方法的示意图示；
图9示出用于形成半导体器件的方法的示意图示；
图10示出半导体器件的示意图示；
图11示出具有一个叠层结构的半导体器件的示意图示；
图12示出具有两个叠层结构的半导体器件的示意图示；
图13示出具有过孔的半导体器件的示意图示；
图14示出具有晶体管结构的半导体器件的示意图示；
图15示出具有基于玻璃的叠层结构的半导体器件的示意图示。
具体实施方式
现在将参考其中示出了一些示例实施例的附图来更全面地描述各个示例实施例。在附图中，线条、层和/或区域的厚度可能被放大以便更清楚。
因而，虽然示例实施例能够进行各种改型和可替选形式，但它们的实施例在附图中通过示例的方式被示出且在本文中将进行详细描述。然而，应该理解这并非是将示例实施例限定为所公开的具体形式，相反，示例实施例用来覆盖落在本发明范围内的所有的改型、等同和可替选形式。在附图的描述中，相同的附图标记代表相同或类似的元件。
应该理解，当一个元件被称作“连接”或“耦合”到另一个元件时，可以是直接连接或直接耦合到另一个元件，或者也可以出现中间元件。相比之下，当一个元件被称作“直接连接”或“直接耦合”到另一个元件时，没有出现中间元件。用来描述元件之间关系的其他用语也可以进行类似的解释(例如，“在…之间”与“直接在…之间”、“相邻”与“直接相邻”等)。
本文所使用的术语只适用于描述具体实施例，并非限制于示例实施例。如本文所使用的那样，单数形式“一个”、“一”和“该”旨在也包括所有的复数形式，除非文中有明确的相反表示。还应该理解，当在本文中使用术语“包括”、“包含”时，指明出现了所陈述的特征、整体、步骤、操作、元件和/或部件，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或它们的组合的存在或添加。
除非另外限定，否则所使用的所有术语(包括技术和科学术语)都具有示例实施例所属领域中的普通技术人员通常理解的相同含义。还应该理解到，例如字典中通常定义的那些术语，应该被解释为具有与在相关领域的含义一致的含义。然而，如果本发明对术语给出了与本领域技术人员通常理解的含义不同的特定含义，这个含义将在特定的上下文中考虑在此给出这个定义。
图1示出根据实施例的用于形成半导体器件的方法100的流程图。
方法100包括将叠层结构设置110到半导体晶片的表面上，所述叠层结构包括设置在多个导电结构之间的电绝缘材料，所述半导体晶片的表面包括多个半导体器件结构，使得所述多个导电结构中的导电结构与所述多个半导体器件结构中的半导体器件结构相邻定位。
所述多个导电结构中的每个导电结构从所述叠层结构的第一表面朝着所述叠层结构的第二相对表面延伸。
由于将包括多个导电结构和电绝缘材料的叠层结构布置到半导体晶片的表面上，可以更有效地制作半导体器件。例如，可以提高用于制作半导体器件的工艺产出。例如，通过将包括多个导电结构和电绝缘材料的叠层结构布置到半导体晶片的表面上，可以在单个应用工艺中将导电结构和电绝缘材料沉积在半导体晶片的表面上。此外，例如，由于通过减少晶片翘曲而获得附加工艺稳定性，可以制作更加可靠的半导体器件(例如晶片级或者芯片级)。此外，例如，由于厚金属不需要在电绝缘材料之前沉积，所以可以简化用于制作多个半导体器件的工艺。因此，例如，芯片单个化工艺可以更为简单。此外，由于可以在较宽范围内选择导电结构的厚度，所以可以在较少工作量和/或较低晶片弯曲的情况下实现厚金属化(或较厚的金属结构)。
叠层结构例如可以是薄板、片或层。叠层结构的第一表面或第二表面可以是基本平坦平面。与叠层结构的基本垂直边缘相比，叠层结构的第一表面和叠层结构的第二相对表面都可以是横向延伸的基本水平表面。例如，叠层结构的主表面的横向尺度(例如直径或长度)可以大于叠层结构的第一表面和叠层结构的第二相对表面之间的距离的100倍(或大于1000倍或大于10000倍)。叠层结构可以具有在50mm和450mm之间的平均横向尺度(例如平均直径或平均长度)。
例如，叠层结构可以具有在10μm和500μm之间(或者在50μm和350μm之间或者例如在50μm和150μm之间)的最大厚度。叠层结构的最大厚度可以是在叠层结构的第一(横向)表面和叠层结构的第二相对(横向)表面之间的方向上测量的叠层结构的最大高度。
叠层结构可以是晶片形式。例如，叠层结构可以具有与设置叠层结构的半导体晶片的形状基本相同(或类似)的形状。例如，叠层结构可以具有与半导体晶片基本相同的尺寸(例如横向尺度)。例如，叠层结构的平均横向尺度和半导体晶片的平均横向尺度之间的最大差可以在半导体晶片的平均横向尺度的1％和5％之间。
叠层结构可以是矩形的形式。例如，叠层结构可以基本覆盖可以设置叠层结构的半导体晶片的形状。额外地或者可选地，叠层结构可以具有与半导体晶片(例如可以是圆形的形状)不同的尺寸或不同的形状(例如矩形的形状)。例如，在将叠层结构接合到半导体晶片之后，可以去除叠层结构的突出部分(例如通过冲压)。
叠层结构可以是基本平坦或平面的结构。例如，导电结构的平均厚度和导电材料的平均厚度可以类似(或相同)。例如，导电结构的平均厚度和电绝缘材料的平均厚度的偏差或变化可以小于10％。由此，例如，叠层结构的横向表面在半导体晶片的面积跨度内(例如在等于或大于200mm直径的半导体晶片的面积跨度内)可以具有小于10μm的形貌变化。例如，叠层结构的横向表面在半导体器件或半导体裸片的面积跨度内(例如在大于或等于2mm×2mm的半导体裸片的面积跨度内)具有小于2μm的形貌变化。
叠层结构可以包括设置在多个导电结构之间的电绝缘材料。例如，电绝缘材料可以形成在多个导电结构的相邻导电结构之间的区域中。例如，电绝缘材料(直接地)位于导电结构的侧壁上且因此可以横向包围导电结构。可选地，除了在导电结构暴露或周围没有电绝缘材料的叠层结构的第一表面处，电绝缘材料可以密封或者完全包围导电结构。
电绝缘材料可以具有在10μm和500μm之间的平均厚度(或者例如在50μm和350μm之间或者例如在50μm和150μm之间)。例如，导电结构的平均厚度可以是在叠层结构的第一表面和叠层结构的第二表面之间的方向上测量的电绝缘材料的平均厚度。例如，电绝缘材料的平均厚度可以是在叠层结构的感兴趣区域之上的电绝缘材料的平均厚度。
例如，叠层结构的电绝缘材料可以包括或者可以是叠层结构。例如，叠层材料可以是基于聚合物的叠层。例如，基于聚合物的叠层可以包括：聚酰亚胺、聚丙烯酸酯或环氧树脂或者它们的混合物。另外或可选地，例如，电绝缘材料可以包括叠层材料和导热填充剂颗粒。例如，导热填充剂颗粒可以嵌入在叠层材料中。导热填充剂颗粒可以包括或者可以是氧化铝颗粒、氮化硼颗粒、氮化铝颗粒或陶瓷颗粒。例如，导热填充剂颗粒可以占电绝缘材料的至少90％的体积。例如，导热填充剂颗粒与叠层材料的比例至少可以是90:10。
可替选地，例如，叠层结构的电绝缘材料可以包括或者可以是玻璃。例如，玻璃可以包括或者可以是低熔点玻璃合金(例如，具有在250℃和500℃之间的熔点)。另外或者可选地，例如，电绝缘玻璃可以包括导热填充剂颗粒和/或具有较低热膨胀的填充剂颗粒。
叠层结构的多个导电结构可以是从叠层结构的第一表面朝着叠层结构的第二表面延伸的连续结构。例如，多个导电结构可以是金属结构(例如金属柱体或者金属层堆叠)。例如，导电结构可以包括铜(Cu)、镍(Ni)或钼(Mo)或者这些材料的合金。例如，导电结构可以是铜结构、镍结构或钼结构。
可选地，例如，多个导电结构可以在叠层结构的第一表面和叠层结构的第二表面处暴露。例如，多个导电结构的每个导电结构可以从叠层结构的第一表面朝着叠层结构的第二相对表面延伸。
可选地，多个导电结构可以仅在叠层结构的第一表面处暴露。例如，朝着叠层结构的第二相对表面的多个导电结构的区域可以被叠层结构的电绝缘材料覆盖。
可以在将叠层结构设置在半导体晶片的表面上之后，执行用于去除电绝缘材料的覆盖叠层结构的第二表面处的多个导电结构的部分的工艺(例如，研磨、冲刷或抛光)。例如，这些工艺可以暴露在叠层结构的第二表面处的多个导电结构。例如，至少在研磨之后，多个导电结构中的每个导电结构可以在叠层结构的第一表面和叠层结构的第二相对表面之间提供导电路径。
每个导电结构可以适用于承载从叠层结构的第一表面朝向(或朝着)叠层结构的第二相对表面的或者在叠层结构的第一表面和叠层结构的第二相对表面之间的电流信号或者电压信号。
例如，导电结构可以具有在10μm和500μm之间的平均厚度(或者例如在50μm和350μm之间或者例如在50μm和150μm之间)。例如，导电结构的平均厚度可以是在叠层结构的第一表面和叠层结构的第二表面之间的方向上测量的导电结构的平均高度。例如，导电结构的平均厚度可以是在叠层结构的感兴趣区域之上的导电结构的平均厚度。
导电结构的平均厚度和电绝缘材料的平均厚度可以类似(或相同)。例如，导电结构的平均厚度以及电绝缘材料的平均厚度的偏差或变化可以小于10％。由此，例如，叠层结构的横向表面在半导体晶片的面积跨度内(例如在等于或大于200mm直径的半导体晶片的面积跨度内)可以具有小于10μm的形貌变化。例如，叠层结构的横向表面在半导体器件或半导体裸片的面积跨度内(例如在大于或等于2mm×2mm的半导体裸片的面积跨度内)可以具有小于2μm的形貌变化。
例如，多个导电结构的每个导电结构可以具有多于10μm(或者多于15μm或者多于20μm)的最大横向尺度。例如，导电结构的最大横向尺度可以是在与叠层结构的横向表面平行的方向上测量的导电结构的长度或对角线长度。
例如，叠层结构中的多个导电结构的设置(或布局)可以对应于在半导体晶片的第一表面处的多个半导体器件结构的多个电接触结构的设置。例如，多个导电结构中的导电结构的最大横向尺度可以等于在半导体晶片的第一表面处的与其对应的电接触结构的最大横向尺度，或者与其成比例。额外地或者可选地，例如，多个导电结构中的导电结构的最大横向尺度可以比在半导体晶片的第一表面处的与其对应的电接触结构的最大横向尺度大(例如不小于)比例常数。例如，比例常数可以在1％和5％之间。例如，多个导电结构中的(每个)导电结构的最大横向尺度可以比在半导体晶片的第一表面处的与其对应的电接触结构的最大横向尺度大少于5μm。
额外地或者可选地，例如，叠层结构中的导电结构之间的间距或距离可以等于在半导体晶片的第一表面处的多个半导体器件结构中的多个电接触结构之间的间距或距离，或者与其成比例。例如，在叠层结构中的相邻导电结构之间的距离可以小于20μm(或者例如小于10μm或者例如小于2μm)。
例如，半导体晶片可以包括半导体衬底材料(例如，半导体衬底晶片)。例如，半导体衬底材料可以是基于硅的半导体衬底材料、基于碳化硅的半导体衬底材料、基于砷化镓的半导体衬底材料或者基于氮化镓的半导体衬底材料。
半导体晶片还可以包括在半导体晶片的主(前)表面(和/或背表面)上的或者在这些层中的一个表面上的金属层、绝缘层和/或钝化层。
半导体晶片可以具有至少一个表面(例如前表面或背表面)。半导体晶片的前表面或背表面可以是基本平坦的平面(例如，忽略由于制作工艺和沟槽造成的半导体结构的不平整)。例如，半导体晶片的主表面的横向尺度(例如直径)可以超过主表面上的结构的最大高度的100倍(或者1000倍或者10000倍)。与半导体晶片的基本垂直的边缘相比，芯片的主表面或者芯片前侧可以是横向延伸的基本水平表面。例如，半导体晶片的主表面的横向尺度(例如直径)可以大于半导体晶片的垂直边缘的垂直尺度的100倍(或者1000倍或者10000倍)。例如，半导体晶片的平均厚度可以小于800μm(或者小于200μm或者小于100μm)。半导体晶片的主表面的平均横向尺度(例如平均直径或长度)可以在50mm和450mm或更多(或者例如基本是150mm、或200m或300m)之间。
半导体晶片的前表面(或主表面或前侧)可以是半导体晶片的朝着半导体晶片的主表面顶部上的金属层、绝缘层和/或钝化层的表面或者是这些层中的一个的表面。例如，半导体晶片的前表面可以是半导体晶片的形成半导体器件结构的较多(或大多数)有源元件的表面。例如，更多的复杂结构可以位于半导体晶片的前侧而非半导体晶片背侧。例如，对于功率晶体管结构，半导体晶片的主表面可以是半导体晶片的可以形成第一源极/漏极区域和栅极区域的表面或一侧。
半导体晶片的背侧表面(或背侧)可以是形成第二源极/漏极区域的表面。例如，对于功率晶体管结构，半导体晶片的背侧表面可以是半导体晶片的形成第二源极/漏极区域的表面或一侧。
半导体晶片可以包括被至少部分地设置(或形成)在半导体晶片中的半导体器件结构中的至少一个(或例如多个)。例如，半导体器件结构可以设置在半导体晶片的半导体裸片中。每个半导体晶片可以包括一个或多个半导体裸片或者半导体器件结构(例如多于100、或多于1000、或多于数万个半导体裸片或半导体器件结构)。例如，所述多个裸片可以通过半导体晶片的划片线区域或切口区域分隔开。
每个半导体器件结构可以包括具有一个或更多个导电有源元件的电路。例如，导电有源元件可以通过施加的外部偏置(例如施加的电压或施加的电流信号)而被修改或偏置到不同的电状态。例如，半导体器件结构的导电有源元件可以至少部分地形成在半导体晶片中(例如作为具有改变的或不同的导电类型的掺杂区域)，或者可以是在半导体晶片上合并、沉积或生长的附加层。半导体器件结构的导电有源元件可以形成在半导体器件结构的有源区处。半导体器件结构的有源区可以形成在半导体晶片的半导体裸片的基本中心区域中。
例如，半导体器件结构的有源元件可以是晶体管结构或二极管结构的电掺杂区域。例如，半导体器件结构的有源元件可以包括或者可以是晶体管结构的源极或发射极区域、晶体管结构的漏极或集电极区域、晶体管结构的本体区域、或者晶体管结构的栅极区域。例如，半导体器件结构的有源元件可以包括二极管结构的第一掺杂区域(例如阳极区域)或者二极管结构的第二掺杂区域(例如阴极区域)。
半导体器件结构可以包括金属氧化物半导体场效应晶体管(MOSFET)结构、双极结型晶体管(BJT)结构、绝缘栅双极晶体管(IGBT)结构、二极管结构或者晶闸管结构。
每个半导体器件结构(或者半导体裸片)可以包括至少一个电接触结构。(每个)电接触结构可以包括或者可以是导电接触区域，其可以电连接到半导体器件结构的集成电路的至少一个电有源元件。例如，(每个)电接触结构可以形成在半导体晶片的表面或一侧上。例如，电接触结构可以直接地或可选地经由一个或更多个互连或中间层而连接到导电有源元件。电接触结构还可以用于提供芯片的半导体器件结构的至少一个电有源元件与外部结构和/或外部电路之间的电连接。
电接触结构可以包括形成在半导体晶片的第一表面(或前侧)之上的预定位置中的导电材料。例如，第一电接触结构可以包括导电材料，其可以与半导体裸片的半导体器件结构的第一有源元件电接触。例如，这可以是晶体管结构的第一源极/漏极区域。例如，第二电接触结构可以包括导电材料，其可以与半导体裸片的半导体器件结构的第二有源元件电接触。例如，这可以是晶体管结构的栅极区域。半导体晶片的第二(相对)表面还可以包括又一电接触结构，其可以与半导体裸片的半导体器件结构的又一有源元件电接触。例如，所述又一电接触结构可以是用于晶体管结构的第二源极/漏极区域的背侧金属层。
将叠层结构布置到半导体晶片的表面上可以包括：关于半导体晶片的表面来定位叠层结构，使得叠层结构的横向表面与半导体晶片的横向表面相邻设置。可以理解，例如，可以将叠层结构布置到半导体晶片的表面上可以包括将叠层结构设置在半导体晶片的表面之上(顶上)或者在半导体晶片的表面之下(底下)。
可选地，将叠层结构布置到半导体晶片的表面上还可以包括将叠层结构滚动到半导体晶片的表面上。在这种情况下，叠层结构可以包括柔性片，例如柔性叠层片。
将叠层结构布置到半导体晶片的表面上可以包括关于半导体晶片来设置叠层结构，使得多个导电结构中的(每个)导电结构可以与多个半导体器件结构中的半导体器件结构相邻定位。例如，多个导电结构中的(每个)导电结构可以与多个半导体器件结构中的电接触结构(直接)相邻定位。例如，将叠层结构布置到半导体晶片的表面上可以包括将叠层结构的导电结构布置到半导体器件的有源区中设置的电接触结构上。由于导电结构的最大横向尺度可以大于或等于电接触结构的最大横向尺度，所以导电结构的一部分有可能可以位于半导体器件的有源区之外。例如，导电结构可以位于半导体器件的有源区之外小于50μm(或者例如小于10μm或者小于5μm)。例如，形成在半导体器件的边缘端接区(有源区之外)中的导电结构的横向距离尺度可以小于50μm(或者例如小于10μm或者小于5μm)。
将叠层结构布置到半导体晶片的表面上可以包括将叠层结构的第一导电结构布置到位于半导体晶片的(第一)表面处的半导体器件的第一电接触结构。例如，第一电接触结构可以与半导体器件晶体管结构的源极区域(或发射极区域)或者半导体器件二极管结构的第一掺杂区域(例如阳极区)电连接。例如，在功率晶体管结构中，第一电接触结构可以电连接到MOSFET的有源第一源极/漏极区或者BJT晶体管结构的有源发射极区。
将叠层结构布置到半导体晶片的(第一)表面上还可以包括将叠层结构的第二导电结构布置到位于半导体晶片的第一表面处的半导体器件的第二电接触结构上。例如，第二电接触结构可以与半导体器件晶体管结构的栅极区域(或基极区域)电连接。例如，第二电接触结构可以与MOSFET晶体管结构的栅极区域或者BJT晶体管结构的基极区域电连接。
例如，将叠层结构布置到半导体晶片的表面上还可以包括将叠层结构的电绝缘材料设置在(或者设置到)半导体器件的边缘端接区域(或者至少边缘端接区域的一部分)上。例如，半导体器件结构的边缘端接区域可以设置在半导体器件的有源区周围。例如，半导体器件结构的边缘端接区域可以横向包围半导体器件结构的有源区。例如，半导体器件结构的边缘端接区域可以形成在半导体器件结构的有源区的外围或者周围。例如，边缘端接区域的至少一部分可以形成在半导体器件结构的有源区和半导体器件结构的划片线区域之间。例如，边缘端接区域的横向尺度(例如，在有源区和划片线区域之间测量的距离)可以至少是10μm(或者例如至少50μm)。
例如，将叠层结构布置到半导体晶片的表面上还可以包括将叠层结构的电绝缘材料设置在(或者布置到)多个半导体器件之间的半导体晶片的划片线区域上。例如，划片线区域也可以被称作半导体晶片的切口区域，并且可以是通过其进行单个裸片的切割的半导体晶片的区域。
将叠层结构布置到半导体晶片的表面上可以包括：使用叠层结构和半导体晶片中的至少一个中形成的至少一个对准结构来对准叠层结构和半导体晶片。例如，可以执行对准工艺，使得(每个)导电结构密封(或覆盖)(例如，完全覆盖)半导体器件结构的电接触结构。例如，叠层结构的至少一个对准结构可以包括或者可以是定位孔、缺口或凹部。可替选地或者可选地，叠层结构的对准结构可以包括或者可以是导电结构。可替选地或者可选地，例如，半导体晶片的对准结构可以包括或者可以是形成在半导体晶片中的定位图案或者定位裸片(例如空白裸片)。
方法100还可以包括将叠层结构的多个导电结构结合(例如焊接)到多个半导体器件结构的电接触结构。例如，焊接可以在设置或者对准叠层结构和半导体晶片之后进行。例如，叠层结构的导电结构可以是扩散焊接到半导体器件结构的电接触结构。
可选地，例如，叠层结构的多个导电结构可以包括形成在多个导电结构的表面区域上的焊接材料(例如，金锡合金或者铜锡合金)。焊接材料可以沉积在或者位于叠层结构的第一表面和/或叠层结构的第二相对表面处的导电结构的表面区域处。例如，在将叠层结构布置到半导体晶片的表面上之前，焊接材料可以沉积在导电结构的表面区域上。可选地，例如，方法100可以包括：在将叠层结构布置到半导体晶片的表面上之前，将焊接材料沉积到半导体器件的电接触结构的表面区域上。
可选地，代替(或者除了)将焊接材料沉积在导电结构的表面区域上或者电接触结构的表面区域上，方法100可以包括将裸片粘合的晶片设置在半导体晶片和叠层结构之间。例如，裸片粘合的晶片可以包括多个裸片粘合区域，每个区域包括接合材料。例如，多个裸片粘合区域在裸片粘合的晶片中的设置(或布局)可以对应于多个半导体器件结构的多个电接触结构在半导体晶片的表面处的设置。例如，裸片粘合晶片可以与叠层结构和半导体晶片对准，使得裸片粘合区域可以设置在叠层结构的导电结构和半导体器件结构的电接触结构之间。
方法100可以包括将热量和/或压力(例如在焊接工艺中)提供到层叠设置，所述层叠设置包括半导体晶片和叠层结构(以及可选地，裸片粘合晶片)，以将叠层结构和半导体晶片(以及可选地，裸片粘合晶片)结合。例如，方法可以包括将叠层结构的导电结构结合到多个半导体器件的电接触结构并且同时将叠层结构的电绝缘材料结合到半导体晶片的表面(或者多个半导体器件的边缘端接区域)。例如，提供的热量可以使叠层结构的电绝缘材料固化或硬化。例如，叠层结构可以层叠到半导体晶片的表面，使得叠层结构可以气密性地粘接到半导体晶片的表面。
虽然已经描述了只有一个(第一)叠层结构被设置在半导体晶片的第一表面之上，但是可以理解方法100还可以包括在半导体晶片的第二表面之上形成(第二或又一)叠层结构。例如方法100还可以包括将包括设置在多个导电结构之间的电绝缘材料的又一(或第二)叠层结构设置到包括多个半导体器件的半导体晶片的相对(第二)表面上，使得第二叠层结构的多个导电结构中的导电结构与多个半导体器件结构中的半导体器件结构相邻定位。例如，第二叠层结构的导电结构可以关于第一叠层结构的第一导电结构和/或第二导电结构形成在半导体器件结构的相对侧上。
与第一叠层结构类似，第二叠层结构的多个导电结构的每个导电结构可以在第二叠层结构的第一表面和第二叠层结构的第二相对表面之间提供导电路径。例如，第二叠层结构的多个导电结构的每个导电结构可以从第二叠层结构的第一表面朝着第二叠层结构的第二相对表面延伸。
第二叠层结构可以类似于第一叠层结构，除了：例如，第二叠层结构中的多个导电结构的设置(或布局)可以对应于在半导体晶片的第二相对表面处的多个半导体器件结构的多个电接触结构(背侧金属化结构)的设置。
将第二叠层结构布置到半导体晶片的第二表面上可以包括将第二叠层结构的第一导电结构布置到位于半导体晶片的第二表面上的半导体器件结构的第三电接触结构上。第三电接触结构可以与半导体器件晶体管结构的漏极区(或者集电极区)或者半导体器件二极管结构的第二掺杂区域(例如半导体器件二极管结构的阴极区)电连接。例如，在功率晶体管结构中，第三电接触结构可以电连接到MOSFET晶体管结构的活跃的第二源极/漏极区域或者BJT晶体管结构的活跃的集电极区域。
可替选地或者可选地，半导体晶片可以设置在第一叠层结构和第二叠层结构之间，并且第一叠层结构和第二叠层结构可以同时或在单个结合工艺(焊接)中结合(例如在焊接工艺中)或者层叠到半导体晶片的表面。
可选地，第一叠层结构可以设置在半导体晶片的第一表面上，并且可以在将第二叠层结构布置到半导体晶片的第二表面上并且将第二叠层结构结合(或层叠)到半导体晶片的第二表面上之前，将第一叠层结构结合(或层叠)到半导体晶片的第一表面。
可选地，例如，在将第二叠层结构布置到半导体晶片的第二表面上之前，方法100还可以包括从半导体晶片的背侧(例如第二表面)减薄(或者研磨)半导体晶片到希望的厚度。
随后，方法100还可以包括分离(或者切割)半导体晶片以使半导体晶片的各个半导体裸片(每个包括半导体器件结构)相互分离开。通过切割(例如锯切或切片)穿过半导体晶片的划片线区域上设置的电绝缘材料(和经由半导体晶片的划片线区域)可以执行切割，以形成多个单个化的半导体器件。由于半导体晶片的划片线区域没有金属结构，例如在没有切割穿过金属结构的情况下执行切割。例如，这可以带来更容易的切割工艺。
方法100还带来芯片缩小和芯片厚度设计减少，而没有由于短路而损失电操作稳定性或可靠性。此外，产生的热损耗可以更有效地在芯片的前后侧传递，并且进一步传递到封装和周围(例如外部环境)。例如，厚的铜或者钼金属堆叠可以设置在芯片的前后侧。这些堆叠可以具有非常高的热(电)传导率(这在正常操作中是很重要的)以及高的热容量。例如，对于毫秒区域内的故障，后者可以有助于缓存或者暂时存储芯片产生的热量。
例如，方法100还通过叠层结构(例如叠层)在芯片级上在芯片的前后侧提供厚的金属堆叠。叠层可以通过电隔离矩阵和金属结构来形成，其可以适合相应芯片金属化结构(例如前后侧接触焊盘)的形式(形状)和尺寸。例如，叠层结构(例如叠层片或玻璃金属晶片)的电绝缘材料和金属区域可以形成平面，也可以具有相同厚度(例如在10μm至110μm之间)。
方法100可以在有源区之上的芯片前侧和背侧之上提供具有10μm至500μm之间(或者例如在50μm至350μm之间、或者例如在50μm至150μm之间)的厚度的结构化金属层(Cu、Ni或Mo)。这可以简化芯片的单个化工艺，否则如果在芯片背侧的表面上形成(完全地)没有结构化的金属层，这将是一个挑战。方法100通过在10μm至150μm之间改变叠层的厚度，可以增加或提高芯片的冷却性能。例如，较厚的金属堆叠可以提高半导体器件结构的热传导。例如，通过同时在芯片顶侧(例如，前侧)和底侧(例如，背侧)沉积层，方法100可以通过减少晶片弯曲(例如翘曲)来提高工艺稳定性。例如，由于不需要经过厚或坚硬的金属来执行分离，方法100可以简化芯片单个化工艺。例如，由于不需要先沉积厚的金属，方法100可以通过分离叠层和结合工艺的可能性来增加工艺输出。
方法100可以避免在晶片或者芯片表面上的工艺，诸如Mo(或者Cu)板、盘或焊盘的烧结，金属溅射工艺，电流沉积工艺，三维金属打印工艺和利用额外的铜填充来在芯片表面上产生更厚金属层的玻璃框架。例如，可以避免时间密集且昂贵的烧结和溅射工艺。例如，可以避免允许最大20μm的堆叠的溅射工艺和电流沉积工艺。例如，可以避免由于烧结和电流沉积工艺的冷却之后的晶片强翘曲和大的晶片弯曲。此外，例如，可以避免与越来越厚的层相关联的翘曲，并且用于减少应力的在芯片前侧和背侧上的其它层也可以不是必须的。例如，可以避免导致气体从溶解金属颗粒的溶液(例如永固墨)中溢出的工艺(例如打印工艺)。此外，例如，可以避免导致脆性的打印和干化工艺。例如，可以避免使用玻璃框架和铜填充工艺的时间密集、昂贵且不精确的工艺。具体来说，例如，可以避免晶片背侧的厚非结构化金属层(其增加了通过锯切使芯片单个化的工艺的复杂性)。
图2A示出参考图1描述的叠层结构201(在左侧)的示意图示(顶视图)。图2A还示出参考图1描述的半导体晶片202(在右侧)的示意图示(顶视图)。
例如，叠层结构201可以是晶片的形式。例如，叠层结构201可以包括晶片形式的电绝缘材料203(例如叠层或玻璃)。例如，叠层结构201还可以包括多个导电结构204(例如金属岛)。电绝缘材料203可以设置在多个相邻的导电结构204之间。例如，每个导电结构204可以被电绝缘材料203横向包围。
例如，半导体晶片202(例如硅晶片)可以包括多个半导体裸片205。例如，半导体裸片205都可以包括形成在半导体裸片205中的半导体器件结构207。例如，半导体晶片的划片线区域206可以位于相邻的半导体裸片205之间。
结合上文或下文描述的实施例公开了更多细节和方面。图2A所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述一个或多个方面结合所提出的构思或者上文(例如图1)或下文(例如图2B至图15)描述的一个或更多个实施例而公开。
图2B示出根据一个实施例的用于形成半导体器件的工艺220的示意图示(横截面视图)。
例如，工艺220可以类似于参考图1描述的方法。
包括设置在多个导电结构204之间的电绝缘材料203的(第一)叠层结构201(例如玻璃金属晶片或者例如叠层金属晶片)可以被布置到包括多个半导体器件结构207的半导体晶片202(例如正常晶片)的第一表面208上。例如，多个导电结构204中的导电结构204可以与半导体晶片202的第一表面208处的半导体器件结构207相邻设置。
包括设置在多个导电结构214之间的电绝缘材料213的(又一或者第二)叠层结构211(例如玻璃金属晶片或者例如叠层金属晶片)可以被布置到半导体晶片202的第二相对表面209上。例如，第二叠层结构211的导电结构214可以被设置成或者定位成与半导体晶片202的第二表面209处的半导体器件结构207相邻。
例如，设置在第一叠层结构201和第二叠层结构211之间的半导体晶片202可以形成夹层堆叠215。由于形成了夹层堆叠215，例如，第一叠层结构201的多个导电结构204可以在单个(并行)工艺中与半导体晶片202的多个半导体器件结构207相邻设置。此外，例如，第二叠层结构211的多个导电结构214可以在单个(并行)工艺中与半导体晶片202的多个半导体器件结构207相邻设置。例如，第一叠层结构201的多个导电结构204可以在单个(并行)工艺中分别设置到半导体晶片202的第一表面208上的多个半导体器件结构207的相应的电接触结构上。此外，第二叠层结构211的多个导电结构214可以在单个(并行)工艺中分别设置到半导体晶片202的第二表面209上的多个半导体器件结构207的相应电接触结构上。
可替选地或者可选地，第一叠层结构201和第二叠层结构211中只有一个可以沉积到半导体晶片202的表面上。例如，这可以被执行以制造极薄的硅层或者薄的半导体器件封装体。
结合上文或下文描述的实施例公开了更多细节和方面。图2B所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述一个或更多个方面结合所提出的构思或者上文(例如图1至图2A)或下文(例如图2C至图15)描述的一个或更多个实施例而公开。
图2C示出根据一个实施例的用于将叠层结构与半导体晶片对准的工艺230的示意图示。
例如，相对于半导体晶片202，叠层结构201(其可以包括多个导电结构204)可以被准确地定位。导电结构204可以是至少部分地被电绝缘材料203(例如叠层或者玻璃)包围的金属岛(例如铜岛)。
例如，对准结构216(例如定位孔)可以形成在叠层结构201(叠层或玻璃)中。例如，叠层结构201(基于叠层或基于玻璃)可以是晶片(例如半导体晶片202)的形式。对准结构217(例如死裸片)可以形成在半导体(例如Si)晶片的边缘区域处。例如，叠层结构201可以关于半导体晶片202定位或者对准230，使得叠层结构的定位孔216与半导体晶片202的对称结构217对准。例如，叠层结构201(和/或半导体晶片202)的位置可以在横向方向218中调节(例如关于半导体晶片202来调节叠层结构的x-y位置)。例如，横向方向218可以是与半导体晶片202的主表面(例如208)(或者，叠层结构210的最大表面)平行的方向。
结合上文或下文描述的实施例公开了更多细节和方面。图2C所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述一个或更多个方面结合所提出的构思或者上文(例如图1至图2B)或下文(例如图2D至图15)描述的一个或更多个实施例而公开。
图2D示出根据一个实施例的用于将叠层结构与半导体晶片对准的又一工艺240的示意图示。
工艺240可以类似于结合图3C描述的工艺。
例如，工艺240可以包括将结构化的裸片粘合晶片219设置在具有半导体器件结构207的半导体(实际)晶片202和叠层结构201(例如具有金属岛/导电结构204的晶片)之间。横截面视图(204)示出叠层结构201与铜岛(在顶部)和设置在叠层结构201之下的裸片粘合晶片219的夹层堆叠。例如，裸片粘合晶片219可以放置在叠层结构201和半导体晶片202之间。
例如，裸片粘合晶片219可以包括形成在衬底中(或衬底上)的多个裸片粘合区域221(或岛)。裸片粘合区域221可以包括或包含烧结膏(例如，烧结膏接合金属)。例如，裸片粘合晶片219的裸片粘合区域221的设置可以基于(例如可以对应于)导电结构204在叠层结构201中的设置。例如，裸片粘合晶片219的裸片粘合区域221的设置可以对应于位于半导体晶片202的第一表面208处的半导体器件结构207的电接触结构的设置。隔离材料219A(例如可以是聚合物或玻璃)可以形成在裸片粘合晶片219的裸片粘合区域211之间(或周围)。
半导体晶片202、裸片粘合晶片219和叠层结构201可以设置成三晶片堆叠。例如，裸片粘合晶片219可以关于半导体晶片202来设置，使得裸片粘合晶片219的多个裸片粘合区域221的相应裸片粘合区域221被布置到半导体晶片202的半导体器件结构207的相应电接触结构上。此外，例如，叠层结构201可以关于裸片粘合晶片219来设置，使得叠层结构201的多个导电结构204被布置到裸片粘合晶片的相应裸片粘合区域221上。以这种方式，例如，可以形成完全粘接(或者完全层叠)的封装体。
类似于参考图2C所描述的工艺，例如，叠层结构201(或者半导体晶片202或者裸片粘合晶片219)的位置可以在横向方向中调节。横向方向可以是与半导体晶片202的主表面(或者叠层结构2011的最大表面或者裸片粘合晶片219的最大表面)平行的方向。
结合上文或下文描述的实施例公开了更多细节和方面。图2D所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图2C)或下文(例如图2E至图15)描述的一个或更多个实施例而公开。
图2E示出用于将第一叠层结构和第二叠层结构与半导体晶片对准的又一工艺250的示意图示。
工艺250可以包括将半导体晶片202(例如包括有源芯片侧)和具有多个导电结构204(例如金属或铜岛)的第一叠层结构201对准。可选地，工艺还可以包括将半导体芯片202和具有多个第二导电结构214的第二叠层结构211对准。
例如，叠层结构201、211(和/或半导体晶片202)的位置可以在横向方向上调节(例如调节叠层结构关于半导体晶片202的x-y位置)。例如，横向方向可以是与半导体晶片202的主表面(或者叠层结构的最大表面)平行的方向。
待对准的晶片(例如半导体晶片202、第一叠层结构201和/或第二叠层结构211)均可以包括至少一个(或者例如多于一个)对准结构226、227(例如凹陷或孔)，以将晶片相互对准。例如，半导体晶片202、第一叠层结构201和第二叠层结构211均可以包括设置在相应晶片的边缘处(或者周围)的多个凹陷或缺口226、227以便定位或对准。
待对准的相应晶片的对准结构226、227(以及由此它们的x-y位置或横向位置)可以基于又一定位结构222关于彼此定位254。例如，待对准的晶片可以设置在定位结构222(例如，钢工具载体)上。定位结构222可以包括至少一个(或者，例如多于一个)又一定位结构223，以便与待对准的各个晶片的对准结构226、227啮合。例如，又一对准结构223可以包括或者可以是固定栓或定位销，用于与叠层结构201、211以及半导体晶片202的对准结构226、227的啮合。又一对准结构223可以是(暂时或可逆地)与对准结构226、227啮合或锁定，使得半导体晶片202、第一叠层结构201、第二叠层结构211可以关于彼此在定位结构222上对准。
随后，可以进行加压和/或加热工艺，以将第一叠层结构201结合到半导体晶片202的第一表面208以及将第二叠层结构211结合到半导体晶片202的第二表面209(同时)。例如，半导体(Si)晶片202的叠层可以同时实现在顶部或前侧(例如208)以及底部或背侧(例如209)。由此，例如，可以获得晶片级的在顶侧和底侧密封的完全层叠的封装体。例如，对准结构226、227的尺度可以设计为使得可以补偿第一叠层结构201、半导体晶片202、第二叠层结构211的不同热膨胀系数在结合工艺的加热期间导致的热失配。
具有垂直导电结构204、214的(基于玻璃或基于叠层)叠层结构201、211可以被精确地定位和层叠在晶片前侧和背侧上。工艺可以顺序执行或同时执行。例如，在层叠或单独(随后或下游)的退火工艺期间，可以执行叠层和金属堆叠与芯片前侧和背侧的连接的硬化。例如，通过在两侧沉积层，可以很大地减少由于源自材料应力的晶片弯曲所带来的晶片弯曲(翘曲)。
随后，可以执行分离(或者切割)工艺225，以将半导体晶片202的各个裸片(每个包括半导体器件结构)彼此分离。例如，可以执行分离(或者切割)工艺，以便将各个芯片封装体单片化(例如，224A、224B)或者创建分离的芯片封装体(每个包括半导体器件结构207或半导体裸片)。
结合上文或下文描述的实施例公开了更多细节和方面。图2E所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图2D)或下文(例如图2F至图15)描述的一个或更多个实施例而公开。
图2F示出根据一个实施例的用于形成半导体器件265的工艺260(例如细节提取)的示意图示。
通过对准第一叠层结构201和半导体晶片202(在260)，第一叠层结构201的导电结构204(例如Cu、Ni或Mo结构)可以与半导体晶片202的半导体器件结构207(或芯片)相邻定位。例如，第一叠层结构201的导电结构204可以直接与半导体器件结构207的电接触结构231相邻定位。电接触结构231可以位于半导体晶片202的第一表面208处。此外，例如，在半导体晶片的第一表面208处的第一叠层结构201的电绝缘材料203(例如玻璃或叠层)可以直接位于半导体器件结构207的边缘端接区域232上或者与其相邻。此外，第一叠层结构201的电绝缘材料203可以直接位于划片线区域206上或与其相邻。
例如，半导体器件结构207的边缘端接区域232可以设置在半导体器件结构207的有源区233周围(例如横向包围)。例如，边缘端接区域232的至少一部分可以形成在半导体器件结构207的有源区233和半导体器件结构207的划片线区域206之间。
通过对准第二叠层结构211和半导体晶片202(在260)，第二叠层结构211的导电结构214(例如Cu、Ni或Mo结构)可以与半导体晶片202的半导体器件结构207(或芯片)相邻定位。例如，第二叠层结构211的导电结构214可以直接与在半导体晶片202的第二表面209处的半导体器件结构207的电接触结构234相邻定位。此外，例如，在半导体晶片202的第二表面209处的第二叠层结构211的电绝缘材料213(例如玻璃或叠层)可以直接位于边缘端接区域232上或者与其相邻。此外，第二叠层结构的电绝缘材料可以直接位于半导体晶片202的第二表面处的划片线区域206上或与其相邻。
导电结构204、214(或金属结构)可以适用于或者可以非常匹配在芯片前侧(例如208)或背侧(例如209)上的金属接触231、234(例如，IGBT发射极、集电极、栅极)的形式(例如形状)和尺寸。可以选择芯片(或芯片接触)表面和叠层金属表面，使得通过扩散焊接工艺，在叠层中的金属结构和芯片(或芯片接触)表面之间提供稳定或持久的结合或连接。
例如，可以使用基于玻璃的叠层结构201、211。例如，两个制作的玻璃金属连接晶片201、211可以与半导体晶片202晶片接合，以产生至少一个半导体器件265。玻璃金属连接晶片201、211可以包括电绝缘材料(例如玻璃)，其中穿过电绝缘材料203、213的垂直金属结构204、214是在芯片前侧和背侧上的金属接触231、234的形状和形式(例如IGBT发射极、集电极或栅极接触结构的形式)。例如，这些可以是要利用结合工艺与正常半导体晶片202的顶侧和底侧匹配的准确或精确位置。
一旦形成了包括设置在两个玻璃金属连接晶片201、211之间的半导体晶片202的晶片接合夹层或堆叠215，在通过扩散焊料将晶片的金属岛连接到芯片的金属焊盘期间，使用在压力下的加工工艺可以出现玻璃表面与半导体晶片202的连接。扩散焊料可以沉积在正常晶片202的芯片背侧(例如209)和芯片前侧(例如208)的金属焊盘231上。可替选地，扩散焊接材料可以沉积在玻璃金属连接晶片201、211的金属岛204、214上，或者可以在制作玻璃金属连接晶片201、211之前就已经沉积在金属岛204、214的一侧上。在单个同时结合工艺中可以执行晶片接合(作为夹层215)。例如，在压力和温度作用下，可以同时执行利用扩散焊料的金属岛区域204、214与电接触结构231、241的连接以及玻璃金属连接晶片201、211的玻璃表面与半导体晶片202的连接。可选地或者可替换地，例如，可以使用激光工艺进行玻璃201、211和半导体202的结合。
例如，通过在两侧上执行层沉积/密封，可以消除或减少由于材料应力带来的晶片弯曲或晶片翘曲。
例如，晶片堆叠215在侧视图中示出了晶片区域中具有扩散接合芯片的部分。在制作双侧分层晶片结构之后，可以在非有源区(例如划片线区域)中执行芯片单个化工艺。以此方式，可以制作功率半导体芯片，具有在发射极、集电极和栅极接触上的作为冷却体的金属块。例如，可以使用密封玻璃来为更薄芯片提高可靠性。例如，所产生的半导体器件可以是玻璃密封的功率二极管，具有在发射极、集电极和栅极接触上的冷却体。
虽然第一叠层结构201和第二叠层结构211被描述成晶片形式且半导体晶片202被描述成包括多个芯片，但可以理解，可选地或可替选地，可以使用拾取和布置工艺。例如，包括用于单个半导体器件结构207(或芯片)的导电结构204的第一叠层结构201可以被布置于半导体晶片202的单个(单个化的)芯片的第一表面208上。类似地，包括用于单个半导体器件结构207的导电结构214的第二叠层结构211可以被布置于半导体晶片202的芯片的第二表面209上。例如，可以对批量炉中的多个夹层芯片并行执行接合技术。
结合上文或下文描述的实施例公开了更多的细节和方面。图2F所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图2E)或下文(例如图2G至图15)描述的一个或更多个实施例而公开。
图2G示出叠层结构201的电绝缘材料203和半导体晶片202之间的界面的横截面示意图示270。
例如，图2G示出了玻璃和硅的无缝按压。(玻璃-金属)叠层结构的玻璃材料与半导体晶片202的连接可以通过在晶片的金属岛与芯片的金属焊盘的连接期间施加压力来实现。例如，通过对叠层结构201和半导体晶片202加热或加压，电绝缘材料203(例如玻璃)可以被气密性地粘附到半导体(Si)晶片202的表面。例如，玻璃可以填充在温度和压力下由于玻璃的熔融而导致的缝隙。结合上文或下文描述的实施例公开了更多的细节和方面。图2G所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图2F)或下文(例如图3至图15)描述的一个或更多个实施例而公开。
图3示出根据实施例的用于形成半导体器件的方法300的流程图。
方法300包括将叠层结构滚动310到包括多个半导体器件结构的半导体晶片的表面上。叠层结构的至少一部分保留以形成要形成的半导体器件的一部分。
例如，由于将叠层结构滚动到半导体晶片的表面上，可以产生更平坦的半导体器件且在叠层结构和半导体晶片之间产生了非常少的空气。此外，例如，由于改进的半导体器件封装体的平坦性，可以更有效地生产半导体器件，并因此可以提高用于生产半导体器件的工艺产出。
叠层结构的至少一部分(例如叠层结构的导电结构或叠层结构的电绝缘材料)可以形成待形成的半导体器件的一部分。例如，叠层结构的所述部分(例如叠层结构的至少一个导电结构或叠层结构的电绝缘材料)可以形成包括半导体器件结构的最终半导体器件封装体的一部分。
结合上文或下文描述的实施例公开了更多的细节和方面。图3所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图2G)或下文(例如图4A至图15)描述的一个或更多个实施例而公开。
图4A至图4D示出根据一个实施例的用于形成半导体器件的方法的示意图示。所述方法类似于结合图3以及图1至图2F描述的方法。
图4A示出在标准前端工艺流程后的半导体晶片202(例如完全加工的晶片)的示意图示410。
图4B示出作为方法的一部分的、叠层结构201(具有垂直金属结构的叠层)被滚动到半导体晶片202的第一表面208上的示意图示420。
图4C示出作为方法的一部分的、第二叠层结构211(具有垂直金属结构的叠层)被滚动到半导体晶片202的第二表面209(例如在晶片背侧)上的示意图示430。
可以在将第一叠层结构201滚动到半导体晶片202的第一表面208上之后，将第二叠层结构211滚动到半导体晶片202的第二表面209上。可选地或可替选地，第一叠层结构201和第二叠层结构211可以同时被滚动到半导体晶片202的相应表面208、209上。
工艺还可以包括将第一叠层结构201、第二叠层结构211和半导体晶片202对准，如结合图1至图2F所述。
图4D示出了用于将第一叠层结构201和(可选的)第二叠层结构211结合到半导体晶片202的背衬(或结合)工艺的示意图示440。例如，可以施加热量和/或压力来在单个背衬工艺中同时结合第一叠层结构201、半导体晶片202和第二叠层结构211。
可选地，可以在对准第一叠层结构201和半导体晶片202之后，但是在将第二叠层结构211与半导体晶片202进行对准和结合之前，执行将第一叠层结构201结合到半导体晶片202的结合工艺。
在形成包括半导体晶片202、第一叠层结构201和/或第二叠层结构211的晶片堆叠215之后，可以执行分离(或切割)工艺来将半导体晶片202的各个裸片(每个都包括半导体器件结构)相互分离。
结合上文或下文描述的实施例公开了更多的细节和方面。图4A至图4D所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图3)或下文(例如图5A至图15)描述的一个或更多个实施例而公开。
图5A示出根据一个实施例的叠层结构201的示意图示500。
叠层结构201包括多个导电结构204和设置在多个导电结构204的导电结构204之间的电绝缘材料203。多个导电结构204中的每个导电结构204从叠层结构201的第一表面535朝着叠层结构201的第二相对表面536延伸。
由于叠层结构201包括从叠层结构的第一表面535朝着叠层结构201的第二相对表面536延伸的导电结构204，可以更有效地生产半导体器件结构。例如，由于不需要在电绝缘材料之前沉积厚金属，所以可以简化用于生产多个半导体器件的工艺。例如，可以在单个、同时的应用工艺中将导电结构204和电绝缘材料203形成或结合到半导体晶片的表面。
例如，多个导电结构204可以在叠层结构的第一表面535和叠层结构的第二表面536处暴露。例如，多个导电结构204中的每个导电结构204可以从叠层结构201的第一表面535延伸到叠层结构201的第二相对表面536。可选地，例如，多个导电结构204可以在叠层结构201的第一表面535处暴露，且嵌入到叠层结构201的第二表面536处的电绝缘材料203中或被其覆盖。
叠层结构201可以类似于结合图1至图4D描述的叠层结构。
叠层结构201的多个导电结构204可以是从叠层结构201的第一表面535向叠层结构201的第二表面536延伸的连续结构。例如，多个导电结构204可以是金属结构(例如金属柱体或金属层堆叠)。例如，导电结构204可以包括铜(Cu)、镍(Ni)、钼(Mo)或这些材料的合金。例如，导电结构可以是铜结构或钼结构。
可选地，例如，多个导电结构204可以在叠层结构201的第一表面535和叠层结构201的第二表面36处暴露。例如，多个导电结构204中的每个导电结构204可以从叠层结构201的第一表面535延伸到叠层结构201的第二相对表面536。
可选地，多个导电结构204可以只在叠层结构的第一表面535处暴露。例如，多个导电结构204的朝着叠层结构201的第二相对表面536的区域可以被叠层结构201的电绝缘材料203覆盖或包围。例如，在将叠层结构201布置在半导体晶片的表面上之后，可以执行去除电绝缘材料203的覆盖叠层结构201的第二表面536处的多个导电材料204的部分的工艺(例如，研磨、冲刷或抛光)，以暴露叠层结构的第二表面536处的多个导电结构204。
因此，例如，多个导电结构204中的每个导电结构204可以在叠层结构201的第一表面535和叠层结构201的第二相对表面536之间提供导电路径。例如，每个导电路径204可以适用于承载从叠层结构201的第一表面535朝着叠层结构201的第二相对表面536或者在叠层结构201的第一表面535和叠层结构201的第二相对表面536之间的电流信号或电压信号。
例如，导电结构204可以具有在10μm和500μm之间(或者例如在50μm和350μm之间或者例如在50μm和150μm之间)的平均厚度。例如，导电结构204的平均厚度可以是：在叠层结构201的第一表面535和叠层结构201的第二表面536之间的方向上测量的、导电结构204的平均高度。例如，导电结构204的平均厚度可以是在叠层结构201的感兴趣区域之上的导电结构204的平均厚度。
导电结构201的平均厚度和电绝缘材料203的平均厚度可以类似(或相同)。例如，导电结构204的平均厚度和电绝缘材料203的平均厚度的偏差或变化可以小于10％。
例如，叠层结构201中的多个导电结构204的设置(或布局)可以对应于在半导体晶片的第一表面处的多个半导体器件结构的多个电接触结构的设置。例如，多个导电结构204中的导电结构204(或者每个导电结构)的最大横向尺度(例如长度或对角线长度)可以等于在半导体晶片的第一表面处的与其对应的电接触结构的最大横向尺度或者与其成比例。额外地或者可选地，例如，多个导电结构204中的导电结构(或者每个导电结构)204的最大横向尺度(例如长度或对角线长度)可以比在半导体晶片的第一表面处的与其对应的电接触结构的最大横向尺度大比例常数。例如，比例常数可以在1％和5％之间。例如，多个导电结构204中的导电结构(或者每个导电结构)204的最大横向尺度可以比在半导体晶片的第一表面处的与其对应的电接触结构的最大横向尺度大少于5μm。例如，多个导电结构204可以具有超过10μm(或者例如大于15μm或者例如大于20μm)的最大横向尺度。
额外地或者可选地，例如，叠层结构201中的导电结构204之间的间距或距离可以等于在半导体晶片的第一表面处的多个半导体器件结构中的多个电接触结构之间的间距或距离或与其成比例。例如，在叠层结构中的相邻导电结构204之间的距离可以小于1μm(或者例如小于2μm或者例如小于10μm)。
叠层结构201例如可以是薄板、片或层。叠层结构的第一表面535或第二表面536可以是基本平坦平面。例如，叠层结构可以具有在50mm和450mm之间的平均横向尺度(例如平均直径或平均长度)。可选地，叠层结构可以具有大于450mm的平均横向尺度(或者例如大于1米，或者大于数米，或者大于数十米)。
例如，叠层结构201可以具有在10μm和500μm之间(或者在50μm和350μm之间或者例如在50μm和150μm之间)的最大厚度。叠层结构201的最大厚度是可以在叠层结构的第一表面(横向)和叠层结构的第二相对表面(横向)之间的方向上测量的叠层结构的最大高度。
叠层结构201可以是矩形的形式。叠层结构201可以是基本平坦或平面的结构。例如，导电结构204的平均厚度和导绝缘材料203的平均厚度可以类似(或相同)。例如，导电结构204的平均厚度和电绝缘材料203的平均厚度的偏差或变化可以小于10％。由此，例如，叠层结构201的横向表面在半导体晶片的面积跨度内(例如在等于或大于200mm直径的半导体晶片的面积跨度内)具有小于10μm的形貌变化。例如，叠层结构201的横向表面在半导体器件或半导体裸片的面积跨度内(例如在大于或等于2mm×2mm的半导体裸片的面积跨度内)具有小于2μm的形貌变化。
叠层结构201可以包括设置在多个导电结构204之间的电绝缘材料203。例如，电绝缘材料203可以形成在多个导电结构的相邻导电结构204之间的区域中。例如，电绝缘材料203可以(直接地)位于导电结构204的侧壁上。例如，电绝缘材料可以横向包围导电结构。
电绝缘材料203可以具有在10μm和500μm之间的平均厚度(或者例如在50μm和350μm之间或者例如在50μm和150μm之间)。例如，电绝缘材料203的平均厚度可以是在叠层结构201的第一表面535和叠层结构201的第二表面536之间的方向上测量的电绝缘材料203的平均厚度。例如，电绝缘材料203的平均厚度可以是设置在叠层结构的感兴趣区域之上的电绝缘材料203的平均厚度。
例如，叠层结构的电绝缘材料203可以包括或者可以是叠层结构。例如，叠层材料可以是基于聚合物的叠层。例如，基于聚合物的叠层可以包括：聚酰亚胺、聚丙烯酸酯或环氧树脂或者它们的混合物。另外或可选地，例如，电绝缘材料203可以包括叠层材料和导热填充剂颗粒。例如，导热填充剂颗粒可以嵌入在叠层材料中。导热填充剂颗粒可以包括或者可以是氧化铝颗粒、氮化硼颗粒、氮化铝颗粒或陶瓷颗粒。例如，导热填充剂颗粒可以占电绝缘材料的至少90％的体积。例如，导热填充剂颗粒与叠层材料的比例至少可以是90:10。
可替选地，例如，叠层结构的电绝缘材料203可以包括或者可以是玻璃。例如，玻璃可以包括或者可以是低熔融玻璃合金(例如，在250℃和500℃之间的熔点)。另外或者可选地，例如，电绝缘玻璃可以包括导热填充剂颗粒和/或具有较低热膨胀的填充剂颗粒。
结合上文或下文描述的实施例公开了更多的细节和方面。图5A所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图4D)或下文(例如图5B至图15)描述的一个或更多个实施例而公开。
图5B示出根据一个实施例的叠层结构201的顶视图的示意图示520。
例如，叠层结构201可以是晶片形式和尺寸的聚合物叠层，其可以包括(或包含)电隔离的(和热传导的)填充的聚酰亚胺或环氧树脂。可替选地，叠层结构201可以是晶片形式和尺寸的基于玻璃的叠层结构。例如，垂直连续金属结构204可以插入在叠层或玻璃中。例如，垂直连续金属结构204(例如，金属岛)可以是机械柔性且可滚动的，类似叠层片。例如，叠层结构201因此可以是柔性的或可滚动(可以被滚动)的叠层结构。
结合上文或下文描述的实施例公开了更多的细节和内容。图5B所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图5A)或下文(例如图6至图15)描述的一个或更多个实施例而公开。
图6示出根据一个实施例的用于形成叠层结构的方法600的示意图示。例如，方法600可以用于生产具有铜岛的叠层。
方法600可以包括在临时载体637(例如衬底)的表面上或之上形成导电材料层604。例如，临时载体637可以是半导体衬底。导电材料604可以包括金属(例如Cu、Ni或Mo)。例如，所形成的导电材料604可以是与要形成的导电结构相同的材料。
例如，导电材料层604可以具有范围从约20μm到约800μm的厚度。
方法600还可以包括(随后)在导电材料层604上形成掩膜层638。掩膜层638可以包括光致抗蚀剂材料(例如光致抗蚀剂层)，其覆盖导电材料604或直接形成在导电材料604上。
方法600还可以包括(随后)将掩膜层638结构化620，以便暴露导电材料604的表面区域。可以利用光刻执行将掩膜层638结构化，以便去除至少一部分的掩膜层638，来暴露导电材料层604的表面区域。掩膜层638可以基于图案来结构化，或者基于半导体晶片中的半导体结构的电接触结构的设置(或布局)来结构化，使得导电材料上的结构化掩膜层的设置基于电接触结构的设置。
方法600还可以包括(随后)(从临时载体637)去除630导电材料604的暴露区域。例如，导电材料604的去除可以通过刻蚀、锯切和/或冲压来执行。导电结构204(例如垂直金属结构)可以保留在临时载体上。
方法600还可以包括(随后)在保留在临时载体637上的导电结构204之间的区域中引入640或者沉积电绝缘材料203(例如填充树脂)。例如，电绝缘材料203可以通过对相邻导电结构204之间的区域进行填充以形成叠层堆叠而引入。例如，电绝缘材料203可以通过旋涂工艺、层叠工艺或者滴涂工艺来沉积。例如，电绝缘材料203可以包括树脂(例如环氧树脂)或者基于聚合物的叠层材料或者它们的混合物。例如，方法600还可以包括使电绝缘材料203固化。
方法600还可以包括(随后)研磨或刻蚀650叠层设置601(从叠层设置601的与临时载体637相对的表面)，以去除掩膜层638和减少叠层设置601的厚度至需要的厚度(和/或平滑度)。例如，减薄的叠层设置601的最终厚度(不包括临时载体637的厚度)可以处于10μm和500μm之间(或者，例如在50μm和350μm之间或者例如在50μm和150μm之间)。
方法600还可以包括(随后)从叠层堆叠去除660临时载体来获得叠层结构201。
例如，方法600可以用来制作具有金属(例如铜)岛的叠层。针对高尺度精度和晶片形状或者针对面板格式，方法600可以在晶片级使用。例如，方法600可以用来生产半导体晶片202的形状或形式的叠层结构或者面板(例如，方形或长方形)形状或形式的叠层结构。例如，叠层结构201的顶视图(例如晶片形式)可以类似于图5B所示。
结合上文或下文描述的实施例公开了更多的细节和方面。图6所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图5B)或下文(例如图7至图15)描述的一个或更多个实施例而公开
图7示出根据一个实施例的用于形成叠层结构的又一方法700的示意图示。例如，方法700可以用来生产具有铜岛的叠层。
方法700可以包括在临时载体637(例如衬底)的表面之上或上形成710导电材料层604。形成导电材料层604的工艺可以类似于结合图6描述的工艺。
方法700还可以包括(随后)冲压导电材料层604的区域720。可以执行冲压，以在导电材料层604中产生缝隙或沟槽，使得可以去除导电材料层604的部分。例如，可以基于图案或者基于半导体晶片表面上的电接触结构的设置(或布局)，来执行对导电材料层604的选定区域的冲压。
方法700还可以包括将粘接结构739设置730在导电材料层604之上，以便从导电材料层604和临时载体637去除不想要的导电材料区域741。
方法700还可以包括从导电材料层604和临时载体637去除740不想要的导电材料区域741。例如，导电材料604的一部分可以被去除，使得保留在临时载体637上的导电结构204(例如垂直金属结构)可以对应于在半导体晶片表面上的电接触结构的设置。可以通过将不想要的导电材料区域741粘合到粘接结构739或者粘接片使得导电材料604的所述部分从临时载体637的表面剥离，来去除不想要的导电材料区域741。
方法700还可以包括(随后)将电绝缘材料203引入750或沉积在保留在临时载体上的导电结构204之间的区域中，以形成(层叠)叠层设置701。例如，可以通过对相邻导电结构204之间的区域进行填充来引入电绝缘材料203。例如，可以通过液体涂覆工艺、叠层工艺或铸造工艺来沉积电绝缘材料203。例如，电绝缘材料203可以包括树脂(例如环氧树脂)、基于聚合物的叠层材料或玻璃。
方法700还可以包括(随后)研磨或冲刷760叠层设置(从叠层设置的与临时载体相对的表面)，以便将叠层设置的厚度减少至所需厚度。例如，减薄的叠层设置701的最终厚度(不包括临时载体637的厚度)可以处于10μm和500μm之间(或者，例如在50μm和350μm之间或者例如在50μm和150μm之间)。
例如，方法700还可以包括(随后)从叠层设置701去除770或脱离临时载体637，以获得要布置在半导体晶片表面上的叠层结构201。
例如，方法700可以用来生产具有金属岛(例如铜岛)的叠层。方法700可以用于大量生产，且随后可以根据晶片尺度来调整。例如，在精度受到限制时，方法700可以不用诸如刻蚀的湿法工艺。
例如，叠层结构201的顶视图(例如，以晶片形式)可以类似于图5B所示的内容。
结合上文或下文描述的实施例公开了更多的细节和方面。图7所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图6)或下文(例如图8至图15)描述的一个或更多个实施例而公开。
图8示出根据一个实施例的用于形成叠层结构(例如玻璃叠层结构)的又一方法800。例如，图8示出玻璃金属晶片的生产的横截面视图。
方法800可以包括在临时载体637的表面上(例如衬底)形成多个导电结构204。多个导电结构204可以具有与半导体晶片表面上的电接触结构的布局相对应的布局。类似于参考图6和图7描述的工艺，通过在临时载体(例如衬底)的表面上或之上形成导电材料层并且(随后)从临时载体上去除导电材料层的区域，来形成多个导电结构204。
方法800还可以包括(随后)在设置在临时载体637上的导电结构204之间的区域中沉积或引入810电绝缘材料203(例如玻璃或粉末或者玻璃粉末)，以形成叠层设置801。
例如，方法800还可以包括通过施加热量(例如高温)和压力来熔融820玻璃(或玻璃粉末)，使得电绝缘材料填充在相邻导电结构之间的间隙或区域。
方法800还可以包括(随后)研磨830叠层设置801(从叠层设置801的与临时载体637相对的表面)以暴露导电结构204和将叠层设置801的厚度减少至所需厚度。例如，减薄的叠层设置801(不包括临时载体637)的最终厚度可以处于10μm和500μm之间(或者，例如在50μm和350μm之间或者例如在50μm和150μm之间)。
例如，方法800还可以包括(随后)从叠层设置801去除临时载体637，以获得要布置在半导体晶片上的叠层结构。
结合上文或下文描述的实施例公开了更多的细节和方面。图8所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图7)或下文(例如图9至图15)描述的一个或更多个实施例而公开。
图9示出根据一个实施例的用于形成半导体器件的方法900的示意图示。所述方法可以包括形成(或制作)具有金属岛(Cu、Ni或Mo)的玻璃晶片以形成叠层结构，例如玻璃-金属晶片。
方法900可以包括在临时载体637的表面上设置910金属箔904。
方法900还可以包括将金属箔904结构化920，以在临时载体637上形成多个导电结构204。
方法900还可以包括将电绝缘材料203(例如玻璃)按压930到临时载体637的表面。电绝缘材料203可以设置在相邻的导电结构204之间或者可以密封导电结构。
方法900还可以包括去除临时载体637来获得包括电绝缘材料203和导电结构204的叠层结构201，并且将叠层结构201布置940到半导体晶片202的第一表面208上。例如，导电结构204在叠层结构的第一表面535处暴露。
方法900还可以包括随后将叠层结构201结合到半导体晶片202。通过热压组装工艺，叠层结构201可以被接合到半导体晶片202。例如，可以执行扩散焊接将叠层结构201(例如金属-玻璃晶片，或金属-叠层晶片)与金属化产品晶片(例如包括多个半导体器件结构的半导体晶片202)结合。例如，这可以产生具有嵌入的硅和导电过孔204的连接晶片堆叠系统。可选地，在扩散焊接工艺之前，可以在半导体晶片202的芯片的前侧208上应用扩散焊接材料。通过扩散焊接材料，可以在玻璃晶片的金属岛204和形成在半导体晶片的前侧208的电接触结构231之间形成焊接接头。
此外，可以在玻璃表面和没有与金属岛204连接的半导体晶片202的表面区域之间形成连接。通过固定连接和支架设置，可以形成非常薄的厚度小于50μm的芯片。
方法900还可以包括从半导体晶片202的第二表面(例如背侧)减薄960(或者研磨)半导体晶片202，使得达到半导体晶片202的目标或期望厚度。例如，减薄的半导体晶片202的最终厚度可以小于200μm或者例如小于50μm或者例如小于10μm(或者例如在20μm和30μm之间)。例如，方法900可以用于形成非常薄的半导体层，其中在玻璃按压之后可以利用其他方法研磨或减薄半导体材料(或晶片)202，而这在没有通过玻璃晶片的机械稳定的情况下是不可能的。
方法900还可以包括(可选地)研磨或减薄970叠层结构(从叠层结构的与临时载体相对的表面)，使得在叠层结构的第二表面处暴露导电结构的表面区域。例如，玻璃侧上的过孔可以被暴露或释放。例如，突出玻璃的研磨或减薄可以暴露玻璃晶片的金属岛。例如，可以研磨叠层结构，直到获得半导体器件的总目标厚度。半导体器件封装体的最终目标厚度可以是小于300μm或者例如小于100μm或者例如小于50μm。
方法900还可以用于通过玻璃按压工艺通过具有金属岛204(例如玻璃-金属连接系统)的特殊玻璃晶片201，在晶片级在芯片的前侧(例如208)或背侧(例如209)形成厚金属堆叠204。玻璃-金属连接晶片201可以具有电隔离玻璃矩阵203和金属结构204，其可以适合相应的芯片金属化结构231、234(例如前侧和/或背侧的接触焊盘)的形状和尺寸。例如，电绝缘材料203和叠层结构201(例如叠层)的金属区域204可以形成平面且可以具有相同的厚度(例如在10μm和200μm之间)。
通过晶片级芯片规模封装(WLCSP)可以处理用于功率半导体应用的电子组件中的非常薄的芯片。可以期望从几μm到10μm的更薄的芯片，这可以显著地减少由于小厚度所带来的静态和动态的损耗。例如，更薄的芯片厚度可以是减少损耗的关键因素，也可以是芯片缩小和成本减少的原因。
方法900还可以避免由于使用聚合物密封或连接材料带来的挑战，其可以通过增加的湿度和离子传输(例如，通过使用聚酰亚胺)而降低可靠性。另外，可以避免由于聚合物的硬化而导致的材料收缩(这可以导致薄晶片的弯曲或翘曲、在边界或边缘区域上的应力以及脱离)。聚合物连接层和半导体材料的热膨胀系数之间的差异可以由于加热或冷却而在边界或边缘区域中带来更大的热机械应力。方法900可以利用可逆载体技术为前端的薄晶片或芯片提供足够的机械稳定性。例如，可逆载体可以用来允许接近未被暴露或并非自由的各个表面。
方法900可以用来使用载体处理极薄半导体晶片。一旦晶片被减薄则可以使用该工艺。临时载体637可以是机械刚性材料。聚合物材料对后续工艺温度造成较大的限制。例如，通过从背侧工艺切换到前侧工艺，可以使用载体来承载薄晶片(玻璃载体轻概念)以提供连续的支撑。例如，可以避免由于不同的热膨胀系数(例如在塑料和半导体材料之间)而在冷却工艺期间对后续工艺造成的晶片翘曲(例如晶片上的应力)和可靠性降低。甚至利用高性能的塑料(例如聚酰亚胺、BCB)，也可以减少翘曲和应力。
对于WLCSP(例如，在外壳型改型中)，玻璃可以用作隔离层并且可以使用粘合剂形成在硅上。方法900可以避免额外的粘合剂的固化工艺以及玻璃中的生产孔的冲钻，使得可以填充过孔。
方法900可以带来在电接触上制作或制造具有冷却体的更薄芯片以及气密性隔离件。这可以带来更好的性能和可靠性。方法900可以通过金属块厚度变化的可能性(例如在10μm到150μm)增加芯片或者半导体器件的冷却性能。方法900还可以通过同时密封芯片顶部(前)侧和底部(背)侧来减少晶片弯曲以增加工艺可靠性。例如，方法900可以通过避免经过与软聚合物材料有关的厚或硬金属切片来简化芯片单个化工艺。例如，方法900可以提供针对在玻璃的玻璃转变温度(Tg)之下的平均工艺温度的固定载体构思。例如，可以为半导体衬底提供刚性支撑以便进行在半导体衬底的减薄之后的工艺。
结合上文或下文描述的实施例公开了更多的细节和方面。图9所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图8)或下文(例如图10至图15)描述的一个或更多个实施例而公开。
图10示出根据一个实施例的半导体器件1000的示意图示。
半导体器件1000包括形成在半导体衬底202中的半导体器件结构207。半导体器件1000还包括基于聚合物的或者基于玻璃的横向包围至少一个导电结构204的电绝缘叠层结构1003。
由于电绝缘叠层结构203横向包围导电结构204，可以获得更平坦或更小的半导体器件结构。此外，例如，半导体器件1000可以更容易地被制作。
半导体器件的半导体器件结构例如可以包括金属氧化物半导体场效应晶体管(MOSFET)结构、双极结型晶体管(BJT)结构、绝缘栅双极晶体管(IGBT)结构、二极管结构或者晶闸管结构。
例如，电绝缘叠层结构1003可以类似于结合图1至图9描述的电绝缘材料203。例如，电绝缘叠层结构1003可以是基于聚合物的叠层。例如，基于聚合物的叠层可以包括：聚酰亚胺或环氧树脂。另外或可选地，例如，电绝缘叠层结构1003可以包括叠层材料和导热填充剂颗粒。例如，导热填充剂颗粒可以包括或者可以是氧化铝颗粒或陶瓷颗粒。例如，导热填充剂颗粒可以占电绝缘叠层结构的至少90％的体积。例如，导热填充剂颗粒与叠层材料的比例至少可以是90:10。
例如，电绝缘叠层结构1003可以与半导体器件结构207的划片线区域和边缘端接区域(直接)相邻设置或设置在其上。
例如，电绝缘叠层结构1003和至少一个导电结构204可以与半导体衬底的第一表面上的半导体器件结构207相邻定位。
例如，导电结构204可以是金属结构。例如，导电结构204可以包括铜(Cu)、镍(Ni)、钼(Mo)或这些材料的合金。
例如，导电结构204的第一表面可以被设置成与半导体器件结构的电接触结构直接相邻。例如，导电结构的第二相对表面可以连接到导线接合部。例如，导线接合部可以结合到(例如焊料结合至)导电结构204。例如，半导体器件1000的每个导电结构204可以连接到其自身的导线接合部。例如，导线接合部可以与外部引线框或印刷电路板电连接。
可替选地或可选地，例如，焊接材料可以设置在导电结构204的第二相对表面上，使得导电结构204的第二相对表面可以被焊接到印刷电路板或外部引线框结构。
例如，包括叠层结构的半导体器件可以在半导体晶片的面积跨度内(例如在大于或等于200mm直径的半导体晶片的面积跨度内)具有小于25μm的形貌变化。例如，包括叠层结构的半导体器件可以在半导体器件或裸片的面积跨度内(例如，大于或等于2mm×2mm毫米的半导体裸片的面积跨度内)具有小于10μm的形貌变化。
结合上文或下文描述的实施例公开了更多的细节和方面。图10所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图9)或下文(例如图11至图15)描述的一个或更多个实施例而公开。
图11示出根据一个实施例的半导体器件1100的示意图示。
例如，半导体器件1100可以包括包含半导体衬底材料的半导体衬底202(例如半导体衬底晶片)。例如，半导体衬底材料可以是基于硅的半导体衬底材料、基于碳化硅的半导体衬底材料、基于砷化镓的半导体衬底材料或者基于氮化镓的半导体衬底材料。
半导体衬底202可以包括半导体器件结构207。例如，半导体器件结构207可以包括金属氧化物半导体场效应晶体管(MOSFET)结构、双极结型晶体管(BJT)结构、绝缘栅双极晶体管(IGBT)结构、二极管结构或者晶闸管结构。
半导体器件1100可以包括位于半导体衬底202的第一表面208上的至少一个电接触结构231(芯片金属化结构)和位于半导体衬底202的第二表面209上的一个或更多个又一电接触结构234。例如，至少一个电接触结构231、234可以(直接或者可选地通过一个或更多个互连或中间层)电连接到形成在半导体器件结构的有源区中的导电有源元件(例如，源极/发射极区域、漏极/集电极区域或者栅极/基极区域)。
半导体器件1100可以包括设置在或布置在(在1110)半导体衬底202的第一表面208上的一个叠层结构201。例如，叠层结构201可以设置在半导体晶片的顶侧(前侧)或底侧(背侧)上。例如，可以省略第二叠层结构。例如，叠层结构201可以包括横向包围叠层结构的至少一个导电结构的电绝缘材料203(电隔离材料)。例如，电绝缘材料203可以包括叠层或玻璃。
例如，导电结构204(集成在玻璃或叠层结构中的金属堆叠)可以与半导体器件结构207相邻定位。例如，导电结构204可以提供在叠层结构201的第一表面535和叠层结构201的第二相对表面536之间的导电路径。
叠层结构201的导电结构204可以与半导体器件结构207的第一电接触结构231相邻设置。例如，第一电接触结构231可以与晶体管结构的源极区域或集电极区域电连接。例如，在二极管结构中，第一电接触结构可以电连接到二极管结构的第一掺杂区域(第一导电类型，例如p型掺杂区)或者阳极区域。
例如，叠层结构201的电绝缘材料203设置在半导体器件结构207的边缘端接区域232上或与其相邻。例如，半导体器件结构207的边缘端接区域232可以围绕半导体器件结构207的有源区233来设置。例如，半导体器件结构207的边缘端接区域232可以横向包围半导体器件结构207的有源区233。例如，边缘端接区域232的至少一部分可以形成在半导体器件结构207的有源区233和半导体器件结构207的划片线区域206之间。例如，叠层结构201的电绝缘材料203可以设置在半导体衬底202的划片线区域206上或与之相邻。
叠层结构201可以结合或焊接(例如扩散焊接)到包括半导体器件结构207的半导体衬底，以形成半导体器件1100。
例如，第一叠层结构204的第二表面536可以设置成与外部印刷电路板或外部引线框结构相邻。例如，引线接合部或焊接材料可以形成在导电结构204的第二表面上，使得导电结构204可以与外部引线框或印刷电路板电连接。
结合上文或下文描述的实施例公开了更多的细节和方面。图11所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图10)或下文(例如图12至图15)描述的一个或更多个实施例而公开。
图12示出根据一个实施例的又一半导体器件1200的示意图示。
半导体器件1200可以类似于结合图11描述的半导体器件。另外，半导体器件1200可以包括设置在或布置在(在1210)半导体衬底的第二表面209上的又一(第二)叠层结构211。例如，第二叠层结构211可以类似于第一叠层结构201。又一叠层结构214的导电结构214可以设置在半导体衬底202的第二相对表面209处的电接触结构234上或与其电连接。例如，在二极管结构中，设置在半导体衬底202的第二相对表面209的电接触结构234可以电连接到二极管结构的第二掺杂区域(第二导电类型，例如n型掺杂区)或者阴极区域。
结合上文或下文描述的实施例公开了更多的细节和方面。图12所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图11)或下文(例如图13至图15)描述的一个或更多个实施例而公开。
图13示出根据一个实施例的又一半导体器件1300的示意图示。
半导体器件1300可以类似于结合图12描述的半导体器件。例如，设置在半导体晶片202的相对表面上的叠层结构201、211的导电结构204、214可以是铜过孔。
结合上文或下文描述的实施例公开了更多的细节和方面。图13所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图12)或下文(例如图14至图15)描述的一个或更多个实施例而公开。
图14示出根据一个实施例的又一半导体器件1400的示意图示。
半导体器件1400可以类似于结合图11至图13描述的半导体器件。
另外，可选地或可替选地，叠层结构201的第一导电结构204A可以被设置成与半导体器件结构207的第一电接触结构231A相邻。例如，第一电接触结构231A可以设置在或者可以位于半导体晶片202的第一表面208上。例如，在功率晶体管结构中，第一电接触结构231A可以电连接到MOSFET晶体管结构的有源第一源极/漏极区域或者BJT晶体管结构的有源发射极区域。
叠层结构201的第二导电结构204B可以被设置成与半导体器件结构207的第二电接触结构231B相邻。例如，第二电接触结构231B可以与半导体器件结构207的栅极区域或基极区域电连接。例如，第二电接触结构231B可以电连接到MOSFET晶体管结构的栅极区域或者BJT晶体管结构的基极区域。例如，半导体晶片202的第一电接触结构231A和第二电接触结构231B可以被设置在或者可以位于半导体晶片202的第一表面208处。
又一或第二叠层结构211的第一导电结构214A可以被设置在位于半导体晶片202的第二相对表面209处的半导体器件结构207的第三电接触结构234A上，或者与其电连接。
半导体器件结构207的第三电接触结构234A可以与半导体器件结构207的漏极区域电连接。例如，在功率晶体管结构中，半导体器件结构207的第三电接触结构234A可以电连接到MOSFET晶体管结构的有源第二源极/漏极区域、或者BJT晶体管结构的有源集电极区域。
结合上文或下文描述的实施例公开了更多的细节和方面。图14所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图13)或下文(例如图15)描述的一个或更多个实施例而公开。
图15示出根据一个实施例的又一半导体器件1500的示意图示。
例如，半导体器件1500可以类似于结合图14描述的半导体器件。
例如，叠层结构201可以是玻璃-金属晶片。例如，叠层结构201的电绝缘材料203可以是玻璃。另外地或可选地，半导体衬底202可以具有小于50μm的厚度。
例如，半导体器件(例如265、1000、1100、1200、1300、1400和1500)可以通过设置在半导体器件顶侧的叠层结构的导电结构连接到印刷电路板。另外地或可选地，例如，半导体器件(例如265、1000、1100、1200、1300、1400和1500)可以通过在半导体器件的底侧(背侧)设置的叠层结构的至少一个导电结构连接到冷却体。
结合上文或下文描述的实施例公开了更多的细节和方面。图15所示的实施例可以包括与一个或更多个方面对应的一个或更多个可选附加特征，所述方面结合所提出的构思或者上文(例如图1至图14)描述的一个或更多个实施例而公开。
例如，各种示例涉及用于晶片表面上的极厚金属堆叠的前端工艺。例如，各种示例涉及前端晶片级薄芯片封装。例如，各种示例涉及准确制作叠层。例如，各种示例涉及仅晶片级叠层工艺。
结合一个或更多个具体示例公开的方面和特征(例如半导体晶片、半导体器件结构、叠层结构、导电结构和导电材料)可以与其他示例中的一个或更多个组合。
示例实施例还可以提供一种具有程序代码的计算机程序，用于当在计算机或处理器上执行计算机程序时执行以上方法中的一个。本领域技术人员可以容易地认识到，各种上述方法的动作可以通过编程计算机执行。在本文中，一些示例实施例也旨在于覆盖程序存储器件，例如，数字数据存储介质，其是机器或计算机可读的并且编码机器可执行或计算机可执行程序指令，其中指令执行上述方法的动作中的一些或全部。程序存储介质例如可以是数字存储器、磁盘存储介质诸如磁盘和磁带、硬盘驱动器或者光学可读数字数据存储介质。此外，示例实施例还旨在覆盖被编程来执行上述方法的动作的计算机、被编程来执行上述方法的动作的(现场)可编程逻辑阵列((F)PLA)或者(现场)可编程门阵列((F)PGA)。
说明书和附图只是示例了本发明的原理。因此，可以理解到：虽然本文没有明确的记载或示出，但本领域技术人员能够设计出实现本发明的原理的各种配置，这些配置虽然没有明确的记载或示出在本文中，但是也被包括在本发明的精神和范围之内。此外，本文记载的所有示例是原理性的表述，只为说明目的以便帮助读者理解本发明的原理和发明人对现有技术做出贡献的构思，并且不能被理解成限制为这些具体描述的示例和条件。此外，本文中说明本发明的原理、方面和实施例的所有内容以及其具体示例也旨在涵盖其等同方案。
标注为“用于…的装置”(执行某种功能)的功能块应被分别理解成包括被配置成执行某种功能的电路的功能块。因此，“用于…的装置”也可以被理解成“被配置成或者适用于…的装置”。因此，被配置成执行某种功能的装置并非暗示这种装置必须执行这种功能(在给定的时刻)。
附图中示出的各种元件的功能，包括被标注为“装置”、“用于提供传感器信号的装置”、“用于产生传输信号的装置”等的任意功能块，可以通过使用专用硬件来提供，例如“信号提供器”、“信号处理单元”、“处理器”、“控制器”等以及能够与合适软件相关联地执行软件的硬件。而且，本文中被描述为“装置”的任意实体可以对应于或者被实现为“一个或更多个模块”、“一个或更多个器件”、“一个或更多个单元”等等。当通过处理器来提供时，这些功能可以通过单个专用处理器、通过单个共享处理器或者通过其中一些可以共享的多个单独处理器来提供。而且，明确使用术语“处理器”或者“控制器”不应该被理解成专指能够执行软件的硬件，而是可以在不构成限制的情况下隐含地包括数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机访问存储器(RAM)以及非易失性存储介质。常见的和/或定制的其他硬件也可以被包括。
本领域技术人员应该理解，本文中的任意框图表示实现本发明的原理的说明性电路的概念视图。类似地，应理解到，无论计算机或处理器是否被明确示出，任意流程图、流向图、状态转变图、伪代码等都表示基本可以在计算机可读介质中表示并且可以通过计算机或处理器这样执行的各种处理。
此外，以下的权利要求在此被并入到说明书中，其中每个权利要求可以通过单独实施例来支持它本身。虽然每个权利要求可以通过单独实施例来支持它本身，但应注意到：虽然从属权利要求在权利要求书中可以是指与一个或更多个其它权利要求的特定组合，但是其它实施例也可以包括该从属权利要求与每个其他从属权利要求或独立权利要求的主题内容的组合。除非本文明确提出不包括这样的组合，否则这样的组合也被包括在本文中。此外，即使权利要求没有直接从属于独立权利要求，其它独立权利要求也可以包括这个权利要求的特征。
还应注意，说明书或权利要求中公开的方法可以通过具有用于执行这些方法中相应每个动作的装置的设备来实现。
此外还应理解，说明书和权利要求中公开的多个动作或功能的公开内容可以不限制于特定的次序。因此，多个动作或功能的公开内容不会将其限制为具体的顺序，除非出于技术的理由这些动作或功能是不可交换的。此外，在一些实施例中，单个动作可以包括或者可以被分成多个子动作。除非明确排除，否则这些子动作可以被包括在单个动作中并且是这个单个动作的公开内容的一部分。

Claims (19)

1.一种用于形成半导体器件的方法，所述方法包括：
提供叠层金属晶片，所述叠层金属晶片包括设置在所述晶片的顶部主表面与所述晶片的相对的底部主表面之间的多个导电结构，其中所述多个导电结构横向由电绝缘叠层包围；
提供半导体晶片，所述半导体晶片包括多个半导体器件结构；
将所述叠层金属晶片的顶部主表面布置在所述半导体晶片上；以及
将所述叠层金属晶片接合到所述半导体晶片，
其中所述多个导电结构与所述多个半导体器件结构相邻定位，并且
其中所述多个导电结构中的每个导电结构从所述叠层金属晶片的顶部主表面延伸穿过所述叠层金属晶片，以到达所述叠层金属晶片的底部主表面。
2.根据权利要求1所述的方法，其中所述多个导电结构中的每个导电结构具有超过10μm的最大横向尺度。
3.根据权利要求1或2所述的方法，其中所述多个导电结构中的导电结构是金属结构。
4.根据权利要求1所述的方法，其中所述电绝缘叠层包括基于聚合物的叠层或玻璃。
5.根据权利要求1所述的方法，其中所述叠层金属晶片具有10μm和500μm之间的厚度。
6.根据权利要求1所述的方法，其中在所述叠层金属晶片中的所述多个导电结构的设置对应于在所述半导体晶片的表面处的所述多个半导体器件结构的多个电接触结构的设置。
7.根据权利要求1所述的方法，其中，将所述叠层金属晶片布置在所述半导体晶片上包括：将所述多个导电结构中的导电结构设置到在半导体器件结构的有源区处设置的电接触结构上。
8.根据权利要求1所述的方法，其中将所述叠层金属晶片布置在所述半导体晶片上包括：将所述叠层金属晶片的电绝缘叠层设置在所述多个半导体器件结构之间的所述半导体晶片的划片线区域处。
9.根据权利要求1所述的方法，其中将所述叠层金属晶片布置在所述半导体晶片上包括：将所述叠层金属晶片的第一导电结构设置到所述半导体器件结构的第一电接触结构上，并且其中所述第一电接触结构与半导体器件晶体管结构的源极区或发射极区或者半导体器件二极管结构的第一阳极区或阴极区电连接。
10.根据权利要求9所述的方法，其中将所述叠层金属晶片布置在所述半导体晶片上包括：将所述叠层金属晶片的第二导电结构设置到所述半导体器件结构的第二电接触结构上，并且其中所述第二电接触结构与所述半导体器件晶体管结构的栅极区或基极区电连接。
11.根据权利要求1所述的方法，其中将所述叠层金属晶片接合到所述半导体晶片包括：将所述叠层金属晶片的多个导电结构焊接到所述多个半导体器件结构的电接触结构。
12.根据权利要求1所述的方法，还包括：将包括多个裸片粘合区域的裸片粘合晶片布置在所述叠层金属晶片和所述半导体晶片之间，使得所述多个裸片粘合区域中的裸片粘合区域被设置在所述多个导电结构中的导电结构与所述半导体器件结构的电接触结构之间。
13.根据权利要求1所述的方法，还包括：研磨所述半导体晶片的背面，使得所述半导体晶片具有期望的厚度。
14.根据权利要求1所述的方法，还包括：研磨所述叠层金属晶片以暴露在所述叠层金属晶片的第二相对表面处的所述导电结构。
15.根据权利要求1所述的方法，还包括：将包括设置在多个导电结构之间的电绝缘材料的第二叠层金属晶片布置在所述半导体晶片上，使得所述半导体晶片嵌在所述叠层金属晶片与所述第二叠层金属晶片之间并且使得所述第二叠层金属晶片的多个导电结构中的导电结构与所述多个半导体器件结构中的半导体器件结构相邻定位，
其中所述第二叠层金属晶片的所述多个导电结构中的每个导电结构从所述第二叠层金属晶片的第一表面朝着所述第二叠层金属晶片的第二相对表面延伸。
16.根据权利要求1所述的方法，其中，将所述叠层金属晶片布置在所述半导体晶片上包括：将所述叠层金属晶片滚动到所述半导体晶片上。
17.一种叠层结构，包括：
电绝缘材料，从所述叠层结构的顶部主表面延伸到所述叠层结构的相对的底部主表面；以及
多个导电结构，横向由所述电绝缘材料包围，
其中，所述多个导电结构中的每个导电结构从所述叠层结构的顶部主表面朝着所述叠层结构的底部主表面延伸。
18.一种半导体器件，包括：
半导体器件结构，形成在半导体衬底中；以及
叠层结构，包括基于聚合物或基于玻璃的电绝缘叠层结构，横向包围导电结构，
其中所述导电结构是机械柔性的，
其中所述电绝缘叠层结构被设置在所述叠层结构的顶部主表面与所述叠层结构的相对的底部主表面之间，并且其中所述导电结构的顶表面与所述叠层结构的顶部主表面共面。
19.一种用于形成半导体器件的方法，所述方法包括：
提供叠层结构，所述叠层结构包括布置在多个导电结构之间的电绝缘材料，其中所述多个导电结构中的每个导电结构从所述叠层结构的第一表面延伸穿过所述叠层结构以到达所述叠层结构的第二相对表面；
提供包括多个半导体器件结构的半导体晶片；
将所述叠层结构滚动到所述半导体晶片上；以及
根据所述半导体晶片形成完成的半导体器件，其中所述完成的半导体器件包括所述叠层结构的至少一部分。
CN201610399303.4A 2015-06-18 2016-06-07 叠层结构、半导体器件和用于形成半导体器件的方法 Active CN106257663B (zh)

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