CN106206408A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供基底以及位于基底表面的介质层，且所述基底内形成有底层金属层；刻蚀所述介质层，形成贯穿所述介质层的开口，且所述开口底部暴露出底层金属层表面；采用含有H2的气体对所述开口进行刻蚀后处理；在进行所述刻蚀后处理之后，在所述开口侧壁表面形成硅层；在形成所述硅层之后，对所述开口进行湿法清洗处理；形成填充满所述开口的导电层。本发明在去除开口内的杂质的同时，避免湿法清洗处理对开口侧壁处的介质层造成腐蚀，从而提高击穿电压，抑制与时间相关介质击穿问题，改善半导体结构的可靠性和电学性能。
Description
技术领域
本发明涉及半导体制作技术领域，特别涉及一种半导体结构的形成方法。
背景技术
随着超大规模集成电路工艺技术的不断进步，半导体器件的特征尺寸不断缩小，芯片面积持续增大，互连结构的延迟时间已经可以与器件门延迟时间相比较。人们面临着如何克服由于连接长度的急速增长而带来的RC(R指电阻，C指电容)延迟显著增加的问题。特别是由于金属布线间电容的影响日益严重，造成器件性能大幅度下降，已经成为半导体工业进一步发展的关键制约因素。为了减小互连造成的RC延迟，现已采用了多种措施。
互连结构之间的寄生电容和互连电阻造成了信号的传输延迟。由于铜具有较低的电阻率，优越的抗电迁移特性和高的可靠性，能够降低金属的互连电阻，进而减小总的互连延迟效应，现已由常规的铝互连改变为低电阻的铜互连。同时降低互连之间的电容同样可以减小延迟，而寄生电容C正比于电路层绝缘介质的相对介电常数k，因此使用低k材料作为不同电路层的绝缘介质代替传统的SiO2介质已成为满足高速芯片的发展的需要。
然而，现有技术形成的半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是在清洗去除位于开口内的杂质的同时，避免介质层被腐蚀，从而提高形成的半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底以及位于基底表面的介质层，且所述基底内形成有底层金属层；刻蚀所述介质层，形成贯穿所述介质层的开口，且所述开口底部暴露出底层金属层表面，所述开口内具有聚合物杂质；采用含有H2的气体对所述开口进行刻蚀后处理，所述刻蚀后处理适于去除所述聚合物杂质中的氟离子；在进行所述刻蚀后处理之后，在所述开口侧壁表面形成硅层；在形成所述硅层之后，对所述开口进行湿法清洗处理；形成填充满所述开口的导电层。
可选的，所述刻蚀后处理使得开口侧壁处的介质层表面接触角变小；所述刻蚀后处理使得开口侧壁处的介质层表面亲水性增强。
可选的，在所述刻蚀后处理过程中，位于所述开口底部的底层金属层发生还原反应。
可选的，所述刻蚀后处理采用的气体还包括N2；所述刻蚀后处理还适于去除位于所述开口内的聚合物杂质中的碳离子。
可选的，所述刻蚀后处理的工艺参数为：N2流量为50sccm至500sccm，H2流量为10sccm至200sccm，反应腔室压强为10毫托至200毫托，提供的等离子体射频功率为100瓦至500瓦，提供的偏置射频功率为0瓦至200瓦。
可选的，形成的所述硅层还位于开口的底部表面；所述湿法清洗处理过程中，位于开口底部表面的硅层被刻蚀去除。
可选的，形成所述硅层的方法包括：将所述基底以及具有开口的介质层置于处理腔室内，且处理腔室内壁材料包括硅；提供等离子体，所述等离子体在直流偏置电压的作用下轰击处理腔室内壁，使处理腔室内壁的硅原子脱落，所述脱落的硅原子附着在开口的底部表面和侧壁表面，形成所述硅层。
可选的，刻蚀所述介质层的刻蚀腔室、进行所述刻蚀后处理的反应腔室、以及所述形成硅层的处理腔室为同一个腔室。
可选的，形成所述硅层的工艺参数为：N2流量为0sccm至200sccm，Ar流量为50sccm至500sccm，处理腔室压强为10毫托至200毫托，提供的等离子体射频功率为100瓦至500瓦，提供的偏置射频功率为0瓦至200瓦，提供的直流偏置电压为-50V至-400V。
可选的，所述硅层的厚度为5埃至10纳米。
可选的，所述湿法清洗处理的清洗液包括：双氧水溶液、氢氟酸溶液或者有机溶剂。
可选的，形成所述开口的工艺为同步脉冲刻蚀工艺，其中，同步脉冲刻蚀工艺提供等离子体射频功率源以及偏置射频功率源。
可选的，所述等离子体射频功率源提供的信号为脉冲信号。
可选的，所述偏置射频功率源提供的信号为脉冲信号。
可选的，所述同步脉冲刻蚀工艺的工艺参数为：N2流量为50sccm至200sccm，C4F6流量为50sccm至200sccm，Ar流量为0sccm至200sccm，CF4流量为0sccm至100sccm，CH2F2流量为0sccm至100sccm，刻蚀腔室压强为10毫托至200毫托，提供等离子体射频功率为100瓦至500瓦，提供偏置射频功率为0瓦至200瓦，等离子体射频功率的占空比为10％至80％，偏置射频功率的占空比为10％至80％。
可选的，所述介质层的材料为氧化硅、低k介质材料或者超低k介质材料。
可选的，形成所述开口的工艺步骤包括：在所述介质层表面形成第一掩膜层，所述第一掩膜层内形成有暴露出部分介质层表面的第一凹槽；然后形成覆盖于第一掩膜层表面以及介质层表面的第二掩膜层，所述第二掩膜层内形成有第二凹槽，且所述第二凹槽尺寸小于第一凹槽尺寸；以所述第二掩膜层为掩膜，刻蚀去除部分厚度的介质层；去除所述第二掩膜层；然后以所述第一掩膜层为掩膜，继续刻蚀所述介质层，直至暴露出底层金属层表面，形成所述开口。
可选的，所述导电层包括：位于开口底部和侧壁表面的导电阻挡层、以及位于导电阻挡层表面且填充满开口的导电体层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种半导体结构的形成方法，在刻蚀形成开口之后，采用含有H2的气体对开口进行刻蚀后处理，去除开口内聚合物杂质中的氟离子，从而防止在清洗处理过程中氟离子对底层金属层造成腐蚀；然后在开口侧壁表面形成硅层，在湿法清洗处理过程中，所述硅层起到保护开口侧壁处的介质层的作用，从而有效的避免湿法清洗处理对开口侧壁处的介质层造成刻蚀损伤，有利于形成高质量的导电层，且导电层与介质层的界面性能良好，防止相邻导电层之间的距离变近，从而提高半导体结构的击穿电压，抑制与时间相关介质击穿问题，改善半导体结构的可靠性以及电学性能。
进一步，刻蚀后处理过程中，位于开口底部的底层金属层发生还原反应，从而在去除位于开口内的聚合物杂质的同时，提高底层金属层的质量。
进一步，刻蚀后处理的刻蚀气体还包括N2，所述N2用于形成氮等离子体，在去除含氟聚合物杂质中的氟离子的同时，还能够去除含氟聚合物杂质中的碳离子。
更进一步，本发明采用同步脉冲刻蚀工艺形成开口，使得图形稀疏区和图形密集度区的开口深度一致。
附图说明
图1至图9为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体结构的电学性能有待提高，例如，半导体结构的击穿电压(VBD：Breakdown Voltage)低，且存在时间相关介质击穿(TDDB：Time Dependent Dielectric Breakdown)问题。
经研究发现，通常采用干法刻蚀工艺刻蚀介质层，形成贯穿介质层的开口，在干法刻蚀工艺过程中会在开口内引入杂质，例如刻蚀气体与介质层发生反应生成反应副产物、刻蚀气体与掩膜层材料(如光刻胶、有机分布材料、抗反射材料)发生反应生成反应副产物，部分所述反应副产物会掉落在开口底部以及开口侧壁。
为此，在开口内填充导电层之前，需要对开口进行湿法清洗处理，以清洗去除上述反应副产物。然而，由于反应副产物中包含聚合物杂质，在湿法清洗处理过程中所述聚合物杂质难以被清洗去除，因此在进行湿法清洗处理之前，需要对开口进行刻蚀后处理以去除反应副产物中的聚合物杂质。
所述开口底部暴露出底层金属层表面，在刻蚀形成开口的过程中，所述底层金属层的材料发生氧化反应；并且，聚合物杂质中含有氟离子，在湿法清洗处理过程中，所述氟离子易与底层金属层的材料发生化学反应，从而对底层金属层造成腐蚀。为此，在一个实施例中，所述刻蚀后处理采用的气体包括还原性气体H2，以使底层金属层的材料发生还原反应，并且采用含有H2的气体进行刻蚀后处理时，能够去除聚合物杂质中的氟离子，防止氟离子与底层金属层的材料发生化学反应。
然而，采用含有H2的气体进行刻蚀后处理之后，开口侧壁表面的亲疏水性能会发生改变，开口侧壁处的介质层表面的亲水性增强。在后续进行湿法清洗处理过程中，由于开口侧壁处介质层表面的亲水性增强，使得开口侧壁处的介质层容易被腐蚀。尤其是当介质层的材料为低k介质材料或超低k介质材料时，介质层具有多孔疏松结构，因此开口侧壁处的介质层的抗腐蚀能力更差。上述不良影响均会造成半导体结构的击穿电压下降、时间相关介质击穿问题严重。
为此，本发明提供一种半导体结构的形成方法，在刻蚀形成开口之后，采用含有H2的气体对开口进行刻蚀后处理，去除开口内聚合物杂质中的氟离子；然后在开口侧壁表面形成硅层，在湿法清洗处理过程中，所述硅层起到保护开口侧壁处的介质层的作用，防止开口侧壁处的介质层被腐蚀。本发明在去除位于开口内的杂质的同时，避免位于开口侧壁处的介质层被腐蚀，从而改善了形成的半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图9为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。
请参考图1，提供基底100以及位于基底100表面的介质层103，所述基底100内具有底层金属层101。
所述基底100的材料为硅、锗、锗化硅、碳化硅或砷化镓；所述基底100的材料还可以为单晶硅、多晶硅、非晶硅或绝缘体上的硅。
所述基底100表面还可以形成有若干界面层或外延层以提高半导体结构的电学性能。所述基底100内还可以形成有半导体器件，所述半导体器件为PMOS晶体管、NMOS晶体管、CMOS晶体管、电容器、电阻器或电感器。
本实施例中，所述基底100为硅基底。
所述底层金属层101用于与待形成的互连结构相连接，也可用于后续形成的互连结构与外部或其他金属层的电连接。所述底层金属层101的材料为Cu、Al或W等导电材料。
所述介质层103的材料为二氧化硅、低k介质材料(低k介质材料指相对介电常数大于等于2.6、小于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)。
所述介质层103的材料为低k介质材料或超低k介质材料时，介质层103的材料为SiOH、SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。
本实施例中，所述介质层103的材料为超低k介质材料，所述超低k介质材料为SiCOH。
在介质层103表面形成钝化层113，所述钝化层113起到保护介质层103的作用，介质层103的晶格常数与后续形成的第一掩膜层的晶格常数相差较大，而钝化层113的晶格常数位于二者之间，因此钝化层113也起到过渡作用，避免由于晶格常数突变而对介质层103施加应力造成介质层103变形。钝化层113的材料为氧化硅或含碳氧化硅。
本实施例在所述基底100与介质层103之间形成刻蚀停止层102，在后续刻蚀工艺过程中，刻蚀工艺对刻蚀停止层102的速率远小于对介质层103的刻蚀速率，从而起到刻蚀停止作用，避免刻蚀工艺对基底100造成过刻蚀。
后续刻蚀介质层103形成贯穿介质层103的开口，所述开口为单大马士革开口或双大马士革开口，可以采用先形成通孔后形成沟槽(via first trenchlast)、先形成沟槽后形成通孔(trench first via last)或同时形成通孔和沟槽(viaand trench all-in one etch)的方法形成双大马士革开口。本实施例以后续形成的开口为双大马士革开口，且采用同时形成通孔和沟槽的方法作为示例。
请参考图2，在所述介质层103表面形成第一掩膜层105，所述第一掩膜层105内形成有暴露出部分介质层103表面的第一凹槽106。
本实施例中第一掩膜层105位于钝化层113表面。所述第一凹槽106定义出后续形成沟槽的位置和尺寸。所述第一掩膜层105为单层结构或叠层结构。第一掩膜层105的材料为SiN、SiC、SiCN、、Ta、Ti、Tu、TaN、TuN或WN。
随着半导体结构尺寸的不断缩小，金属材料作为第一掩膜层105的材料时，第一掩膜层105与介质层103之间具有很高的刻蚀选择比；因此，要形成一定高度的沟槽或通孔，需要的金属材料的第一掩膜层105厚度比较小，能够有效避免第一掩膜层105坍塌问题，且由于金属材料的第一掩膜层105具有高刻蚀选择比的特性，能够非常精确的控制后续形成的开口形貌。
为优化后续形成的开口的形貌，本实施例中第一掩膜层105的材料为金属材料，例如，金属材料为Ta、Ti、Tu、TaN、TuN或WN。
在其他实施例中，第一掩膜层还可以为介质掩膜层以及位于介质掩膜层表面的金属掩膜层的叠层结构。
请参考图3，形成覆盖于第一掩膜层105表面以及介质层103表面的第二掩膜层，所述第二掩膜层内形成有第二凹槽107，且所述第二凹槽107尺寸小于第一凹槽106(参考图2)尺寸。
本实施例中第二掩膜层覆盖于第一掩膜层105表面以及钝化层113表面。所述第二凹槽107定义出后续形成的通孔的位置和尺寸。
本实施例中，所述第二掩膜层包括有机分布层108、位于有机分布层108表面的底部抗反射涂层109、以及位于底部抗反射涂层109表面的光刻胶层110，其中，所述第二凹槽107贯穿所述光刻胶层110且暴露出底部抗反射涂层109表面。
在其他实施例中，所述第二掩膜层可以为光刻胶层、或者底部抗反射涂层和光刻胶层的叠层结构、或者为光刻胶层和顶部抗反射涂层的叠层结构。
请参考图4，以所述第二掩膜层为掩膜，沿第二凹槽107(参考图3)刻蚀去除部分厚度的介质层103。
本实施例中，在刻蚀去除部分厚度的介质层103之前，还包括步骤：沿第二凹槽107依次刻蚀底部抗反射涂层109(参考图3)以及有机分布层108(参考图3)，继续刻蚀钝化层113使介质层103顶部表面被暴露出来。
采用干法刻蚀工艺刻蚀所述介质层103。在一个具体实施例中，所述干法刻蚀工艺的刻蚀气体包括CF4或CHF3，为了减小干法刻蚀工艺对介质层103造成的刻蚀损伤，所述干法刻蚀工艺的刻蚀气体还可以包括O2。
本实施例中，采用同步脉冲刻蚀工艺，刻蚀去除部分厚度的介质层103，其中，同步脉冲刻蚀工艺提供等离子体射频功率源和偏置射频功率源，其中，等离子体射频功率源用于提供等离子体射频功率，将刻蚀气体等离子体化，偏置射频功率源用于提供偏置射频功率，为形成的等离子体提供偏置电压。
在一个实施例中，等离子体射频功率源的信号为脉冲信号；在另一实施例中，偏置射频功率源的信号为脉冲信号；在其他实施例中，等离子体射频功率源和偏置射频功率源的信号均为脉冲信号。
由于在介质层103内待形成的开口具有图形稀疏区和图形密集区的区别，采用同步脉冲刻蚀工艺，能够减小图形稀疏区和图形密集区的开口深度的差异性，使得图形稀疏区和图形密集区的开口深度一致。
本实施例中，采用同步脉冲刻蚀工艺刻蚀去除部分厚度的介质层103的工艺参数为：N2流量为50sccm至200sccm，C4F6流量为50sccm至200sccm，Ar流量为0sccm至200sccm，CF4流量为0sccm至100sccm，CH2F2流量为0sccm至100sccm，刻蚀腔室压强为10毫托至200毫托，提供等离子体射频功率为100瓦至500瓦，提供偏置射频功率为0瓦至200瓦，等离子体射频功率的占空比为10％至80％，偏置射频功率的占空比为10％至80％。
本实施例在干法刻蚀工艺过程中，光刻胶层110(参考图3)以及底部抗反射涂层109(参考图3)被消耗，因此在刻蚀去除部分厚度的介质层103之后，只需要刻蚀去除有机分布层108(参考图3)即可。
在其他实施例中，若在刻蚀去除部分厚度的介质层之后，介质层上方仍有部分厚度的光刻胶层，则需要刻蚀去除光刻胶层、底部抗反射涂层以及有机分布层。
请参考图5，以所述第一掩膜层105为掩膜，继续刻蚀所述介质层103，直至暴露出底层金属层101表面，形成开口111。
在刻蚀介质层103之前，刻蚀钝化层113以暴露出介质层103表面。
采用干法刻蚀工艺，刻蚀所述介质层103以及刻蚀停止层102，直至暴露出底层金属层101表面。在一个具体实施例中，所述干法刻蚀工艺的刻蚀气体包括CF4或CHF3，所述干法刻蚀工艺的刻蚀气体还包括O2。
所述开口111底部暴露出底层金属层101，后续会形成填充满开口111的导电层，使底层金属层101与导电层电连接。
位于介质层103内的开口111具有图形稀疏区和图形密集区，为了使图形稀疏区和图形密集区的开口111深度相同，本实施例中，采用同步脉冲刻蚀工艺刻蚀所述介质层103。
由于在干法刻蚀工艺过程中，所述刻蚀气体与光刻胶层110、底部抗反射涂层109以及介质层103的材料会发生化学反应，生成了反应副产物。一部分反应副产物能随着气体的流动而被带出刻蚀腔室，而剩余部分反应副产物在掉落在开口111内，附着在开口111侧壁以及底部，使得形成的开口111内具有杂质。若在形成导电层之前不将所述堆积的杂质去除，那么将严重影响形成的导电层的质量，甚至可能造成导电层与底层金属层101之间断路。
请参考图6，采用含有H2的气体对所述开口111进行刻蚀后处理200。
前述附着在开口111侧壁和底部的杂质包括聚合物杂质，所述聚合物杂质中含有氟离子，若预先采用刻蚀后处理200去除聚合物杂质中的氟离子，则后续进行湿法清洗处理去除位于开口111内的杂质的难度将降低；并且，在湿法清洗处理环境下氟离子容易对底层金属层造成腐蚀，本实施例在湿法清洗处理之前，去除聚合物杂质中的氟离子，从而避免了后续湿法清洗处理过程中氟离子对底层金属层101造成腐蚀。
所述聚合物杂质中还含有碳离子，碳离子与氟离子化学键结合形成C-F键，因此所述聚合物杂质中含有C-F键。H-F键的键能约为569kJ/mol，C-F键的键能约为552kJ/mol，H-F键的键能大于C-F键的键能，说明与C-F键相比，F离子与H离子结合形成的H-F键更加的稳定，因此氢等离子体能够使含氟的聚合物杂质中的氟离子挣脱C-F键的束缚，重新进行化学键的结合形成H-F键而从含氟的聚合物杂质中脱离。
为此，本实施例中采用含有H2的气体对开口111进行刻蚀后处理200，使得刻蚀后处理200过程中提供氢等离子体，所述氢等离子体能够使聚合物杂质中的氟离子挣脱C-F键的束缚，重新进行化学键的结合形成H-F键而从聚合物杂质中脱离。
并且，由于前述刻蚀介质层103直至暴露出底层金属层101表面的刻蚀工艺提供的刻蚀气体包括O2，且底层金属层101表面暴露在所述刻蚀环境中，导致底层金属层101在一定程度上被氧化。采用含有H2的气体进行刻蚀后处理200能够降低底层金属层101的氧化程度，使得被氧化的底层金属层101发生还原反应，从而进一步提高底层金属层101的性能。
所述聚合物杂质中还含有碳离子，为此，本实施例中，刻蚀后处理200提供的气体还包括N2，使得刻蚀后处理200过程中还提供氮等离子体，所述氮等离子体能够去除聚合物杂质中的碳离子，降低后续进行湿法清洗处理的难度。
若刻蚀后处理200的处理温度过低，则氢等离子体的能量较低，氢等离子体对聚合物杂质的轰击较弱，使得氟离子难以从聚合物杂质中挣脱，氮等离子体的能量也较低，相应氮等离子体的能量较低，氮等离子体对聚合物杂质的轰击较弱，使得碳离子难以从聚合物杂质中挣脱；若刻蚀后处理200的处理温度过高，则容易对基底100内的器件造成损伤。
为此，本实施例中刻蚀后处理200的处理温度为80摄氏度至150摄氏度。
本实施例的刻蚀后处理200采用较高的反应腔室压强，以及较低的偏置功率，从而使得氢等离子体、氮等离子体充分的轰击聚合物杂质，提高去除聚合物杂质中氟离子和碳离子的能力。在一个具体实施例中，反应腔室压强为10毫托至200毫托，偏置射频功率为0瓦至200瓦。
本实施例中，所述刻蚀后处理200的工艺参数为：N2流量为50sccm至500sccm，H2流量为10sccm至200sccm，反应腔室压强为10毫托至200毫托，提供等离子体射频功率为100瓦至500瓦，提供偏置射频功率为0瓦至200瓦。
由于刻蚀后处理200提供的气体包括H2，在刻蚀后处理200过程中H2等离子体化形成氢等离子体，所述氢等离子体对开口111底部和侧壁表面造成轰击，使得开口111侧壁处的介质层103表面接触角(WCA，Wafer ContactAngle)变小，因此开口111侧壁处的介质层103表面亲水性增强。
请参考图7，在进行所述刻蚀后处理200(参考图6)之后，在所述开口111底部表面和侧壁表面形成硅层112。
本实施例中，为了降低形成硅层112的工艺难度，所述硅层112不仅位于开口111侧壁表面，还位于开口111的底部表面；后续湿法清洗处理过程中，位于开口111底部表面的硅层112被刻蚀去除。
形成所述硅层112的作用为：刻蚀后处理200使得开口111侧壁处的介质层103表面接触角变小，因此刻蚀后处理200使得开口111侧壁处的介质层103表面亲水性增强；所述硅层112起到保护开口111侧壁处的介质层103的作用，防止后续在对开口111进行湿法清洗处理过程中开口111侧壁处的介质层103被腐蚀。若在刻蚀后处理之后直接对开口进行湿法清洗处理，由于开口侧壁处的介质层的亲水性强，所述湿法清洗处理会对开口侧壁处的介质层造成腐蚀，影响后续填充导电层的质量，并且还会造成介质层103的性能变差，后续一些区域的相邻导电层之间的距离变近，造成半导体结构的击穿电压变低、以及与时间相关介质击穿问题严重。
形成所述硅层112的方法包括：将所述基底100以及具有开口111的介质层103置于处理腔室内，且处理腔室内壁材料包括硅；提供等离子体，所述等离子体在直流偏置电压的作用下轰击处理腔室内壁，使处理腔室内壁的硅原子脱落，所述脱落的硅原子附着在开口111的底部表面和侧壁表面，形成所述硅层112。
具体的，可以将Ar等离子体化形成Ar等离子体，在直流偏置电压的作用下，Ar等离子体轰击处理腔室内壁；或者，可以将N2等离子体化形成N等离子体，在直流偏置电压的作用下，N等离子体轰击处理腔室内壁。
需要说明的是，本实施例中，等离子体在直流偏置电压作用下轰击的目标为处理腔室内壁，因此需要根据等离子体带电的正负性，确定直流偏置电压的正负性，从而使等离子体对处理腔室内壁进行轰击，而不会对介质层103进行轰击。
本实施例中，形成所述硅层111的工艺参数为：N2流量为0sccm至200sccm，Ar流量为50sccm至500sccm，处理腔室压强为10毫托至200毫托，提供等离子体射频功率为100瓦至500瓦，提供偏置射频功率为0瓦至200瓦，提供的直流偏置电压为-50V至-400V。
其中，直流偏置电压为-50V至-400V的意义在于，在所述直流偏置电压作用下，N等离子体、Ar等离子体轰击位于介质层103正上方的处理腔室内壁，在直流偏置电压的作用下等离子体获得能够轰击位于介质层103正上方处理腔室内壁的动能。
在其他实施例中，若处理腔室内壁的材料不包括硅原子，则形成硅层的方法包括：提供硅靶材，采用等离子体在直流偏置功率的作用下轰击硅靶材，使硅原子从硅靶材上脱落附着在开口的底部和侧壁表面，从而形成硅层。
本实施例中，形成的硅层112的厚度不宜过厚，否则后续的湿法清洗工艺难以去除位于开口111底部表面的硅层112，容易造成底层金属层101与后续形成的导电层之间的导电性能差；形成的硅层112的厚度也不宜过薄，否则位于开口111侧壁表面的硅层112起到的保护作用过弱，位于开口111侧壁处的硅层112在后续的湿法清洗处理过程中容易被去除，造成开口111侧壁暴露在湿法清洗处理环境中，进而造成开口111侧壁处的介质层103被腐蚀。
为此，本实施例中，所述硅层112的厚度为5埃至10纳米，从而使后续湿法清洗处理容易去除位于开口111底部表面的硅层112，并且位于开口111侧壁处的硅层112具有足够的保护作用。本实施例中，刻蚀所述介质层103的刻蚀腔室、进行所述刻蚀后处理200的反应腔室、以及所述形成硅层112的处理腔室为同一个腔室，不仅提高了生产效率，还避免外界环境对开口111造成二次污染。
请参考图8，在形成所述硅层112之后，对所述开口111进行湿法清洗处理300。
所述湿法清洗处理300用于进一步去除位于开口111内的杂质；并且，所述湿法清洗处理300还刻蚀去除位于开口111底部表面的硅层112，使得位于开口111底部的底部金属层101被暴露出来，并且去除位于底部金属层101与硅层112之间的杂质，进一步提高开口111底部表面的清洁度，从而使得后续形成的导电层的质量高，且导电层与底层金属层101之间的电性连接性能良好。
所述湿法清洗处理300的刻蚀液体包括氢氟酸溶液、双氧水溶液或有机溶液。
由于本实施例在进行湿法清洗处理300之前，在开口111侧壁处形成有硅层112，所述硅层112能够避免湿法清洗处理的刻蚀液体与开口111侧壁处的介质层表面相接触，从而能够防止湿法清洗处理对开口111侧壁处的介质层103造成刻蚀损伤，使得开口111侧壁处的介质层103表面性能良好，从而提高半导体结构的击穿电压、抑制与时间相关介质击穿问题，改善半导体结构的可靠性以及电学性能。
本实施例中，介质层103的材料为具有多孔疏松结构的低k介质材料，因此开口111侧壁处相应的也为多孔疏松结构，在形成硅层112过程中硅原子容易填入疏松的多孔内，使得位于开口111侧壁处的硅层112与开口111侧壁紧密接触。而位于开口111底部表面暴露出的为底层金属层101表面，所述底层金属层101表面致密度高，使得位于开口111底部表面的硅层112与底层金属层101之间的附着性相对较差。因此在湿法清洗处理300过程中，位于开口111底部表面的硅层112较易被刻蚀去除，而位于开口111侧壁处的硅层112较难以被刻蚀去除，进而能够完全去除位于开口111底部的杂质，并且位于开口111侧壁处依然受到硅层112的保护，防止开口111侧壁处的介质层103被腐蚀。
在一个实施例中，在湿法清洗处理300完成后，位于开口111侧壁处还剩余部分厚度的硅层112。在另一实施例中，在湿法清洗处理300完成后，位于开口111侧壁处的硅层112也被完全刻蚀去除，然而由于在湿法清洗处理过程中，开口111侧壁处被硅层112保护，因此开口111侧壁处受到湿法清洗处理300的腐蚀程度小。
请参考图9，形成填充满所述开口111(参考图8)的导电层113。
在一个具体实施例中，形成所述导电层113的工艺步骤包括：形成填充满所述开口111的导电膜，所述导电膜还覆盖第一硬掩膜层105(参考图8)表面；去除高于介质层103顶部表面的导电膜，形成填充满开口111的导电层113，且所述导电层113顶部表面与介质层103表面齐平。
本实施例中，采用化学抛光工艺，去除高于介质层103顶部表面的导电膜、第一掩膜层105以及钝化层113(参考图8)。
所述导电层113为单层结构或叠层结构，所述导电层113的材料为TiN、Ti、Ta、TaN、WN、Cu、Al或W。
本实施例以导电层113为单层结构为例，导电层113的材料为W。
在其他实施例中，导电层包括：位于所述开口底部和侧壁表面的导电阻挡层、以及位于导电阻挡层表面且填充满所述开口的导电体层。其中，所述导电阻挡层的材料为TiN、Ti、Ta、TaN或WN；所述导电体层的材料为Cu、Al或W。
由于底层金属层101的性能良好，且开口111底部具有较高的清洁度，使得形成的导电层113的质量高，且导电层113与底层金属层101的电连接性能良好，半导体结构的生产良率高，提高了芯片产出量。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底以及位于基底表面的介质层，且所述基底内形成有底层金属层；
刻蚀所述介质层，形成贯穿所述介质层的开口，且所述开口底部暴露出底层金属层表面，所述开口内具有聚合物杂质；
采用含有H2的气体对所述开口进行刻蚀后处理，所述刻蚀后处理适于去除所述聚合物杂质中的氟离子；
在进行所述刻蚀后处理之后，在所述开口侧壁表面形成硅层；
在形成所述硅层之后，对所述开口进行湿法清洗处理；
形成填充满所述开口的导电层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀后处理使得开口侧壁处的介质层表面接触角变小；所述刻蚀后处理使得开口侧壁处的介质层表面亲水性增强。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述刻蚀后处理过程中，位于所述开口底部的底层金属层发生还原反应。
4.如权利要求3述的半导体结构的形成方法，其特征在于，所述刻蚀后处理采用的气体还包括N2；所述刻蚀后处理还适于去除位于所述开口内的聚合物杂质中的碳离子。
5.如权利要求1或4所述的半导体结构的形成方法，其特征在于，所述刻蚀后处理的工艺参数为：N2流量为50sccm至500sccm，H2流量为10sccm至200sccm，反应腔室压强为10毫托至200毫托，提供的等离子体射频功率为100瓦至500瓦，提供的偏置射频功率为0瓦至200瓦。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成的所述硅层还位于开口的底部表面；所述湿法清洗处理过程中，位于开口底部表面的硅层被刻蚀去除。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述硅层的方法包括：将所述基底以及具有开口的介质层置于处理腔室内，且处理腔室内壁材料包括硅；提供等离子体，所述等离子体在直流偏置电压的作用下轰击处理腔室内壁，使处理腔室内壁的硅原子脱落，所述脱落的硅原子附着在开口的底部表面和侧壁表面，形成所述硅层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，刻蚀所述介质层的刻蚀腔室、进行所述刻蚀后处理的反应腔室、以及所述形成硅层的处理腔室为同一个腔室。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述硅层的工艺参数为：N2流量为0sccm至200sccm，Ar流量为50sccm至500sccm，处理腔室压强为10毫托至200毫托，提供的等离子体射频功率为100瓦至500瓦，提供的偏置射频功率为0瓦至200瓦，提供的直流偏置电压为-50V至-400V。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述硅层的厚度为5埃至10纳米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述湿法清洗处理的清洗液包括：双氧水溶液、氢氟酸溶液或者有机溶剂。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述开口的工艺为同步脉冲刻蚀工艺，其中，同步脉冲刻蚀工艺提供等离子体射频功率源以及偏置射频功率源。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述等离子体射频功率源提供的信号为脉冲信号。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述偏置射频功率源提供的信号为脉冲信号。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，所述同步脉冲刻蚀工艺的工艺参数为：N2流量为50sccm至200sccm，C4F6流量为50sccm至200sccm，Ar流量为0sccm至200sccm，CF4流量为0sccm至100sccm，CH2F2流量为0sccm至100sccm，刻蚀腔室压强为10毫托至200毫托，提供等离子体射频功率为100瓦至500瓦，提供偏置射频功率为0瓦至200瓦，等离子体射频功率的占空比为10％至80％，偏置射频功率的占空比为10％至80％。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层的材料为氧化硅、低k介质材料或者超低k介质材料。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述开口的工艺步骤包括：在所述介质层表面形成第一掩膜层，所述第一掩膜层内形成有暴露出部分介质层表面的第一凹槽；然后形成覆盖于第一掩膜层表面以及介质层表面的第二掩膜层，所述第二掩膜层内形成有第二凹槽，且所述第二凹槽尺寸小于第一凹槽尺寸；以所述第二掩膜层为掩膜，刻蚀去除部分厚度的介质层；去除所述第二掩膜层；然后以所述第一掩膜层为掩膜，继续刻蚀所述介质层，直至暴露出底层金属层表面，形成所述开口。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电层包括：位于开口底部和侧壁表面的导电阻挡层、以及位于导电阻挡层表面且填充满开口的导电体层。
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