CN106160739B - 时脉数据恢复电路模块、存储器存储装置及相位锁定方法 - Google Patents
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Abstract
本发明提供一种时脉数据恢复电路模块、存储器存储装置及相位锁定方法。所述模块包括取样电路、第一逻辑电路模块、延迟电路模块、第二逻辑电路模块、频率调整电路及时脉控制电路；取样电路根据多个参考时脉来对数据信号进行取样；第一逻辑电路模块根据取样结果执行第一逻辑操作；延迟电路模块延迟第一逻辑操作的第一逻辑结果；第二逻辑电路模块根据第一逻辑结果与延迟后的第一逻辑结果执行第二逻辑操作；频率调整电路根据第二逻辑操作的结果输出频率调整信号并且时脉控制电路据以执行相位锁定。藉此，可降低所述时脉数据恢复电路模块的电路复杂度。
Description
技术领域
本发明是有关于一种时脉数据恢复电路，且特别是有关于一种时脉数据恢复电路模块、存储器存储装置及相位锁定方法。
背景技术
在信号传输系统中，传送端根据其时脉来产生数据信号并将此数据信号传送至接收端。而接收端为了正确地识别数据信号的逻辑电平，接收端必须根据与传送端的时脉同步的时脉来读取此数据信号。因此，接收端往往会使用时脉数据恢复电路(Clock and DataRecovery,简称：CDR)来恢复传送端的时脉。
在某些情况下，接收端可能会检测数据信号的频率并且根据所检测到的频率来对一个参考时脉进行取样，据以执行较为精确的相位锁定。然而，利用数据信号的频率来对参考时脉进行取样会产生较大的系统功耗并且需要电路复杂度很高的电路来对取样结果进行处理，导致设计成本上升。
发明内容
有鉴于此，本发明提供一种时脉数据恢复电路模块、存储器存储装置及相位锁定方法，通过改变取样方式与对于取样结果的处理方式，可降低系统功耗、降低电路复杂度并执行精确的相位锁定。
本发明的一范例实施例提供一种时脉数据恢复电路模块，其包括数据频率检测电路与时脉控制电路。所述数据频率检测电路包括取样电路模块、第一逻辑电路模块、延迟电路模块、第二逻辑电路模块及频率调整电路。所述取样电路模块包括多个取样电路并且用以根据多个参考时脉来对所述数据信号进行取样并且输出取样结果。所述第一逻辑电路模块电连接至所述取样电路并且用以根据所述取样结果执行第一逻辑操作并且输出第一逻辑结果。所述延迟电路模块电连接至所述第一逻辑电路模块并且用以延迟所述第一逻辑结果并且输出延迟后的所述第一逻辑结果。所述第二逻辑电路模块电连接至所述延迟电路模块并且用以根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行第二逻辑操作并且输出第二逻辑结果。所述频率调整电路电连接至所述第二逻辑电路模块并且用以根据所述第二逻辑结果输出第一频率调整信号。所述时脉控制电路电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号与所述数据信号的频率来执行相位锁定。
在本发明的一范例实施例中，所述参考时脉包括第一参考时脉、第二参考时脉及第三参考时脉，所述取样电路模块包括第一取样电路、第二取样电路及第三取样电路。所述第一取样电路用以根据所述第一参考时脉对所述数据信号进行取样并且输出第一取样结果。所述第二取样电路用以根据所述第二参考时脉对所述数据信号进行取样并且输出第二取样结果。所述第三取样电路用以根据所述第三参考时脉对所述数据信号进行取样并且输出第三取样结果。
在本发明的一范例实施例中，所述取样结果包括第一取样结果、第二取样结果及第三取样结果，所述第一逻辑电路模块包括第一子逻辑电路与第二子逻辑电路。所述第一子逻辑电路用以根据所述第一取样结果与所述第二取样结果执行第一子逻辑操作并且输出第一子逻辑结果。所述第二子逻辑电路用以根据所述第二取样结果与所述第三取样结果执行第二子逻辑操作并且输出第二子逻辑结果。
在本发明的一范例实施例中，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，所述延迟电路模块包括第一延迟电路与第二延迟电路。所述第一延迟电路用以延迟所述第一子逻辑结果并且输出第一延迟结果。所述第二延迟电路用以延迟所述第二子逻辑结果并且输出第二延迟结果。
在本发明的一范例实施例中，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，延迟后的所述第一逻辑结果包括通过延迟所述第一子逻辑结果而获得的第一延迟结果与通过延迟所述第二子逻辑结果而获得的第二延迟结果，所述第二逻辑电路模块包括第三子逻辑电路与第四子逻辑电路。所述第三子逻辑电路用以根据所述第二子逻辑结果与所述第一延迟结果执行第三子逻辑操作并且输出第三子逻辑结果。所述第四子逻辑电路用以根据所述第一子逻辑结果与所述第二延迟结果执行第四子逻辑操作并且输出第四子逻辑结果。
在本发明的一范例实施例中，若所述第二逻辑结果符合第一条件，所述频率调整电路用以输出升频调整信号，若所述第二逻辑结果符合第二条件，所述频率调整电路用以输出降频调整信号。
在本发明的一范例实施例中，所述时脉控制电路包括第一电荷泵、低通滤波电路及压控振荡电路。所述第一电荷泵电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号输出第一频率调整电压。所述低通滤波电路电连接至所述第一电荷泵并且用以根据所述第一频率调整电压输出频率控制电压。所述压控振荡电路电连接至所述低通滤波电路并且用以根据所述频率控制电压输出反馈时脉。
在本发明的一范例实施例中，所述时脉控制电路还包括相位检测电路与第二电荷泵。所述相位检测电路电连接至所述压控振荡电路并且用以检测所述数据信号与所述反馈时脉之间的相位差。所述第二电荷泵电连接至所述相位检测电路并且用以根据所述相位差输出第二频率调整电压。所述低通滤波电路还用以根据所述第二频率调整电压输出所述频率控制电压。
在本发明的一范例实施例中，所述时脉控制电路还包括调变电路。所述调变电路电连接至所述相位检测电路并且用以根据所述相位差输出第一相位控制电压与第二相位控制电压。所述压控振荡电路还用以接收所述第一相位控制电压与所述第二相位控制电压并且根据所述第一相位控制电压与所述第二相位控制电压来输出所述反馈时脉。
在本发明的一范例实施例中，所述调变电路包括相位调整电路、反相电路及相位控制电路。所述相位调整电路用以根据所述相位差输出第一相位调整信号与第二相位调整信号。所述反相电路电连接至所述相位调整电路并且用以将所述第二相位调整信号反相。所述相位控制电路电连接至所述相位调整电路与所述反相电路并且用以根据所述第一相位调整信号与反相后的所述第二相位调整信号输出所述第一相位控制电压与所述第二相位控制电压。
在本发明的一范例实施例中，所述时脉数据恢复电路模块还包括时脉频率检测电路。所述时脉频率检测电路电连接至所述第一电荷泵。所述时脉频率检测电路用以检测反馈时脉与预设参考时脉的频率差并且根据所述频率差输出第二频率调整信号。所述第一电荷泵还用以根据所述第二频率调整信号输出所述第一频率调整电压。所述数据频率检测电路仅在所述数据信号的频率变化量大于预设值时被启动。
本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以电连接至主机系统。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元电连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述连接接口单元包括时脉数据恢复电路模块。所述时脉数据恢复电路模块包括数据频率检测电路与时脉控制电路。所述数据频率检测电路包括取样电路模块、第一逻辑电路模块、延迟电路模块、第二逻辑电路模块及频率调整电路。所述取样电路模块包括多个取样电路并且用以根据多个参考时脉来对所述数据信号进行取样并且输出取样结果。所述第一逻辑电路模块电连接至所述取样电路并且用以根据所述取样结果执行第一逻辑操作并且输出第一逻辑结果。所述延迟电路模块电连接至所述第一逻辑电路模块并且用以延迟所述第一逻辑结果并且输出延迟后的所述第一逻辑结果。所述第二逻辑电路模块电连接至所述延迟电路模块并且用以根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行第二逻辑操作并且输出第二逻辑结果。所述频率调整电路电连接至所述第二逻辑电路模块并且用以根据所述第二逻辑结果输出第一频率调整信号。所述时脉控制电路电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号与所述数据信号的频率来执行相位锁定。
在本发明的一范例实施例中，所述参考时脉包括第一参考时脉、第二参考时脉及第三参考时脉，所述取样电路模块包括第一取样电路、第二取样电路及第三取样电路。所述第一取样电路用以根据所述第一参考时脉对所述数据信号进行取样并且输出第一取样结果。所述第二取样电路用以根据所述第二参考时脉对所述数据信号进行取样并且输出第二取样结果。所述第三取样电路用以根据所述第三参考时脉对所述数据信号进行取样并且输出第三取样结果。
在本发明的一范例实施例中，所述取样结果包括第一取样结果、第二取样结果及第三取样结果，所述第一逻辑电路模块包括第一子逻辑电路与第二子逻辑电路。所述第一子逻辑电路用以根据所述第一取样结果与所述第二取样结果执行第一子逻辑操作并且输出第一子逻辑结果。所述第二子逻辑电路用以根据所述第二取样结果与所述第三取样结果执行第二子逻辑操作并且输出第二子逻辑结果。
在本发明的一范例实施例中，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，所述延迟电路模块包括第一延迟电路与第二延迟电路。所述第一延迟电路用以延迟所述第一子逻辑结果并且输出第一延迟结果。所述第二延迟电路用以延迟所述第二子逻辑结果并且输出第二延迟结果。
在本发明的一范例实施例中，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，延迟后的所述第一逻辑结果包括通过延迟所述第一子逻辑结果而获得的第一延迟结果与通过延迟所述第二子逻辑结果而获得的第二延迟结果，所述第二逻辑电路模块包括第三子逻辑电路与第四子逻辑电路。所述第三子逻辑电路用以根据所述第二子逻辑结果与所述第一延迟结果执行第三子逻辑操作并且输出第三子逻辑结果。所述第四子逻辑电路用以根据所述第一子逻辑结果与所述第二延迟结果执行第四子逻辑操作并且输出第四子逻辑结果。
在本发明的一范例实施例中，若所述第二逻辑结果符合第一条件，所述频率调整电路用以输出升频调整信号，若所述第二逻辑结果符合第二条件，所述频率调整电路用以输出降频调整信号。
在本发明的一范例实施例中，所述时脉控制电路包括第一电荷泵、低通滤波电路及压控振荡电路。所述第一电荷泵电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号输出第一频率调整电压。所述低通滤波电路电连接至所述第一电荷泵并且用以根据所述第一频率调整电压输出频率控制电压。所述压控振荡电路电连接至所述低通滤波电路并且用以根据所述频率控制电压输出反馈时脉。
在本发明的一范例实施例中，所述时脉控制电路还包括相位检测电路与第二电荷泵。所述相位检测电路电连接至所述压控振荡电路并且用以检测所述数据信号与所述反馈时脉之间的相位差。所述第二电荷泵电连接至所述相位检测电路并且用以根据所述相位差输出第二频率调整电压。所述低通滤波电路还用以根据所述第二频率调整电压输出所述频率控制电压。
在本发明的一范例实施例中，所述时脉控制电路还包括调变电路。所述调变电路电连接至所述相位检测电路并且用以根据所述相位差输出第一相位控制电压与第二相位控制电压。所述压控振荡电路还用以接收所述第一相位控制电压与所述第二相位控制电压并且根据所述第一相位控制电压与所述第二相位控制电压来输出所述反馈时脉。
在本发明的一范例实施例中，所述调变电路包括相位调整电路、反相电路及相位控制电路。所述相位调整电路用以根据所述相位差输出第一相位调整信号与第二相位调整信号。所述反相电路电连接至所述相位调整电路并且用以将所述第二相位调整信号反相。所述相位控制电路电连接至所述相位调整电路与所述反相电路并且用以根据所述第一相位调整信号与反相后的所述第二相位调整信号输出所述第一相位控制电压与所述第二相位控制电压。
在本发明的一范例实施例中，所述时脉数据恢复电路模块还包括时脉频率检测电路。所述时脉频率检测电路电连接至所述第一电荷泵。所述时脉频率检测电路用以检测反馈时脉与预设参考时脉的频率差并且根据所述频率差输出第二频率调整信号。所述第一电荷泵还用以根据所述第二频率调整信号输出所述第一频率调整电压。所述数据频率检测电路仅在所述数据信号的频率变化量大于预设值时被启动。
本发明的另一范例实施例提供一种相位锁定方法，其包括：根据多个参考时脉来对数据信号进行取样并且输出取样结果；根据所述取样结果执行第一逻辑操作并且输出第一逻辑结果；延迟所述第一逻辑结果并且输出延迟后的所述第一逻辑结果；根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行第二逻辑操作并且输出第二逻辑结果；根据所述第二逻辑结果输出第一频率调整信号；以及根据所述第一频率调整信号与所述数据信号的频率来执行相位锁定。
在本发明的一范例实施例中，所述参考时脉包括第一参考时脉、第二参考时脉及第三参考时脉，其中根据所述参考时脉来对所述数据信号进行取样并且输出所述取样结果的步骤包括：根据所述第一参考时脉对所述数据信号进行取样并且输出第一取样结果；根据所述第二参考时脉对所述数据信号进行取样并且输出第二取样结果；以及根据所述第三参考时脉对所述数据信号进行取样并且输出第三取样结果。
在本发明的一范例实施例中，所述取样结果包括第一取样结果、第二取样结果及第三取样结果，其中根据所述取样结果执行所述第一逻辑操作并且输出所述第一逻辑结果的步骤包括：根据所述第一取样结果与所述第二取样结果执行第一子逻辑操作并且输出第一子逻辑结果；以及根据所述第二取样结果与所述第三取样结果执行第二子逻辑操作并且输出第二子逻辑结果。
在本发明的一范例实施例中，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，其中延迟所述第一逻辑结果并且输出延迟后的所述第一逻辑结果的步骤包括：延迟所述第一子逻辑结果并且输出第一延迟结果；以及延迟所述第二子逻辑结果并且输出第二延迟结果。
在本发明的一范例实施例中，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，延迟后的所述第一逻辑结果包括通过延迟所述第一子逻辑结果而获得的第一延迟结果与通过延迟所述第二子逻辑结果而获得的第二延迟结果，其中根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行所述第二逻辑操作并且输出所述第二逻辑结果的步骤包括：根据所述第二子逻辑结果与所述第一延迟结果执行第三子逻辑操作并且输出第三子逻辑结果；以及根据所述第一子逻辑结果与所述第二延迟结果执行第四子逻辑操作并且输出第四子逻辑结果。
在本发明的一范例实施例中，根据所述第二逻辑结果输出所述第一频率调整信号的步骤包括：若所述第二逻辑结果符合第一条件，输出升频调整信号；以及若所述第二逻辑结果符合一第二条件，输出降频调整信号。
在本发明的一范例实施例中，根据所述第一频率调整信号与所述数据信号的所述频率来执行所述相位锁定的步骤包括：根据所述第一频率调整信号输出第一频率调整电压；根据所述第一频率调整电压输出频率控制电压；以及根据所述频率控制电压输出反馈时脉。
在本发明的一范例实施例中，根据所述第一频率调整信号与所述数据信号的所述频率来执行所述相位锁定的步骤还包括：检测所述数据信号与所述反馈时脉之间的相位差；根据所述相位差输出第二频率调整电压；以及根据所述第二频率调整电压输出所述频率控制电压。
在本发明的一范例实施例中，根据所述第一频率调整信号与所述数据信号的所述频率来执行所述相位锁定的步骤还包括：根据所述相位差输出第一相位控制电压与第二相位控制电压；以及接收所述第一相位控制电压与所述第二相位控制电压并且根据所述第一相位控制电压与所述第二相位控制电压来输出所述反馈时脉。
在本发明的一范例实施例中，根据所述相位差输出所述第一相位控制电压与所述第二相位控制电压的步骤包括：根据所述相位差输出第一相位调整信号与第二相位调整信号；将所述第二相位调整信号反相；以及根据所述第一相位调整信号与反相后的所述第二相位调整信号输出所述第一相位控制电压与所述第二相位控制电压。
在本发明的一范例实施例中，所述相位锁定方法还包括：检测反馈时脉与预设参考时脉的频率差并且根据所述频率差输出第二频率调整信号；以及根据所述第二频率调整信号输出所述第一频率调整电压，其中根据所述参考时脉来对所述数据信号进行取样的步骤仅在所述数据信号的频率变化量大于预设值时被执行。
本发明的另一范例实施例提供一种时脉数据恢复电路模块，其包括相位检测电路、调变电路及压控振荡电路。所述相位检测电路用以检测数据信号与反馈时脉之间的相位差。所述调变电路电连接至所述相位检测电路并且用以根据所述相位差输出第一相位控制电压与第二相位控制电压。所述压控振荡电路电连接至所述调变电路。所述压控振荡电路用以接收所述第一相位控制电压与所述第二相位控制电压并且根据所述第一相位控制电压与所述第二相位控制电压来输出所述反馈时脉。
在本发明的一范例实施例中，所述调变电路包括相位调整电路、反相电路及相位控制电路。所述相位调整电路用以根据所述相位差输出第一相位调整信号与第二相位调整信号。所述反相电路电连接至所述相位控制电路并且用以将所述第二相位调整信号反相。所述相位控制电路电连接至所述相位调整电路与所述反相电路并且用以根据所述第一相位调整信号与反相后的所述第二相位调整信号输出所述第一相位控制电压与所述第二相位控制电压。
本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以电连接至主机系统。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元电连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述连接接口单元包括时脉数据恢复电路模块。所述时脉数据恢复电路模块包括相位检测电路、调变电路及压控振荡电路。所述相位检测电路用以检测数据信号与反馈时脉之间的相位差。所述调变电路电连接至所述相位检测电路并且用以根据所述相位差输出第一相位控制电压与第二相位控制电压。所述压控振荡电路电连接至所述调变电路。所述压控振荡电路用以接收所述第一相位控制电压与所述第二相位控制电压并且根据所述第一相位控制电压与所述第二相位控制电压来输出所述反馈时脉。
在本发明的一范例实施例中，所述调变电路包括相位调整电路、反相电路及相位控制电路。所述相位调整电路用以根据所述相位差输出第一相位调整信号与第二相位调整信号。所述反相电路电连接至所述相位控制电路并且用以将所述第二相位调整信号反相。所述相位控制电路电连接至所述相位调整电路与所述反相电路并且用以根据所述第一相位调整信号与反相后的所述第二相位调整信号输出所述第一相位控制电压与所述第二相位控制电压。
本发明的另一范例实施例提供一种相位锁定方法，其包括：检测数据信号与反馈时脉之间的相位差；根据所述相位差输出第一相位控制电压与第二相位控制电压；以及接收所述第一相位控制电压与所述第二相位控制电压并且根据所述第一相位控制电压与所述第二相位控制电压来输出所述反馈时脉。
在本发明的一范例实施例中，根据所述相位差输出所述第一相位控制电压与所述第二相位控制电压的步骤包括：根据所述相位差输出第一相位调整信号与第二相位调整信号；将所述第二相位调整信号反相；以及根据所述第一相位调整信号与反相后的所述第二相位调整信号输出所述第一相位控制电压与所述第二相位控制电压。
基于上述，本发明可根据多个参考时脉来对数据信号进行取样，并通过执行复杂度较低的逻辑运算来产生对应的频率调整信号以执行后续的相位锁定。藉此，相对于传统的时脉数据恢复电路，本发明可基于较低的系统功耗与较低的电路复杂度来完成相位锁定。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是本发明的一范例实施例所示出的时脉数据恢复电路模块的示意图；
图2是本发明的一范例实施例所示出的数据频率检测电路的示意图；
图3至图5是本发明的一范例实施例所示出的处理取样结果的示意图；
图6是本发明的一范例实施例所示出的调变电路的示意图；
图7是本发明的一范例实施例所示出的根据相位控制信号所对应的频率偏移的示意图；
图8是本发明的一范例实施例所示出的压控振荡电路的示意图；
图9是本发明的另一范例实施例所示出的根据相位控制信号所对应的频率偏移的示意图；
图10是本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；
图11是本发明的一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图；
图12是本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；
图13是图10所示的存储器存储装置的概要方块图；
图14是本发明的一范例实施例所示出的相位锁定方法。
附图标记说明：
10、90：时脉数据恢复电路模块；
11、21、91：数据频率检测电路；
12、92：时脉控制电路；
121、125、921、925：电荷泵；
122、922：低通滤波电路；
123、823、923：压控振荡电路；
124、924：相位检测电路；
126、626、926：调变电路；
DATA：数据信号；
FAS_1、FAS_2：频率调整信号；
PAS_1、PAS_2、PAS_2’：相位调整信号；
FAV_1、FAV_2：频率调整电压；
FCV：频率控制电压；
PD：相位差；
PCV_1、PCV_2：相位控制电压；
CLK_FB：反馈时脉；
220：取样电路模块；
221～223：取样电路；
230：决策电路模块；
23、25：逻辑电路模块；
231、232、251、252：子逻辑电路；
24：延迟电路模块；
241、242：延迟电路；
26：频率调整电路；
SR_1～SR_3：取样结果；
CLK_1～CLK_3：参考时脉；
LR_1～LR_4：子逻辑结果；
LR_1’、LR_2’：延迟结果；
401、402、501、502：频率值；
631：相位调整电路；
632：反相电路；
633：相位控制电路；
L：电感；
C1～C3：电容；
93：时脉频率检测电路；
CLK_D：预设参考时脉；
1000：存储器存储装置；
1100：主机系统；
1200：电脑；
1220：微处理器；
1240：随机存取存储器；
1260：系统总线；
1280：数据传输接口；
1300：输入/输出装置；
2100：鼠标；
2200：键盘；
2300：显示器；
2400：打印机；
2500：随身碟；
2600：记忆卡；
2700：固态硬盘；
3100：数码相机；
3200：SD卡；
3300：MMC卡；
3400：记忆棒；
3500：CF卡；
3600：嵌入式存储装置；
4020：连接接口单元；
4040：存储器控制电路单元；
4060：可复写式非易失性存储器模块；
S1401～S1403：步骤。
具体实施方式
以下提出多个范例实施例来说明本发明，然而本发明不仅限于所例示的多个范例实施例。又范例实施例之间也允许有适当的结合。在本案说明书全文(包括申请专利范围)中所使用的“电连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置电连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。
图1是本发明的一范例实施例所示出的时脉数据恢复电路模块的示意图。
请参照图1，时脉数据恢复电路模块10包括数据频率检测电路11与时脉控制电路12。
数据频率检测电路11用以根据多个参考时脉来对数据信号DATA进行取样并且根据所获得的取样结果来输出频率调整信号FAS_1。
时脉控制电路12电连接至数据频率检测电路11。时脉控制电路12用以根据频率调整信号FAS_1与数据信号DATA的频率来执行相位锁定并且输出一时脉(以下也称为反馈时脉)CLK_FB。也就是说，时脉控制电路12至少会根据数据频率检测电路11的输出来调整反馈时脉CLK_FB的频率。
在本范例实施例中，数据频率检测电路11会对取样结果进行处理并且据以判断目前反馈时脉CLK_FB的频率与数据信号DATA的频率之间的相对关系。若目前反馈时脉CLK_FB的频率低于数据信号DATA的频率，则数据频率检测电路11会输出用以提升反馈时脉CLK_FB的频率的频率调整信号FAS_1。若目前反馈时脉CLK_FB的频率高于数据信号DATA的频率，则数据频率检测电路11会输出用以降低反馈时脉CLK_FB的频率的频率调整信号FAS_1。
图2是本发明的一范例实施例所示出的数据频率检测电路的示意图。
请参照图2，数据频率检测电路11包括取样电路模块220与决策电路模块230。
取样电路模块220用以接收数据信号DATA与多个参考时脉。取样电路模块220会根据此些参考时脉来对数据信号DATA进行取样并输出取样结果。例如，在本范例实施例中，取样电路模块220包括取样电路221～223。取样电路221用以根据参考时脉CLK_1对数据信号DATA进行取样并且输出取样结果SR_1。取样电路222用以根据参考时脉CLK_2对数据信号DATA进行取样并且输出取样结果SR_2。取样电路223用以根据参考时脉CLK_3对数据信号DATA进行取样并且输出取样结果SR_3。例如，取样电路221～223是分别根据参考时脉CLK_1～CLK_3的上升缘或下降缘来对数据信号DATA进行取样。
值得一提的是，在以下的范例实施例中，取样电路模块220中取样电路的数目、用来对数据信号DATA进行取样的参考时脉的数目以及所输出的取样结果的数目都是以“3个”作为范例。然而，在另一范例实施例中，取样电路模块220中取样电路的数目、用来对数据信号DATA进行取样的参考时脉的数目以及所输出的取样结果的数目也可以是更多或更少。
决策电路模块230电连接至取样电路模块220。决策电路模块230用以对取样结果执行至少一延迟操作与至少一逻辑操作并根据此些操作的结果来输出频率调整信号FAS_1。每一个延迟操作可由至少一个正向或反向延迟电路执行。每一个逻辑操作可实施为一个逻辑门或包含多个逻辑门的逻辑电路。在本范例实施例中，所述逻辑操作至少包括异或(XOR)操作与且(AND)操作。在另一范例实施例中，所述逻辑操作还可以包括任意的逻辑操作或以任意的逻辑操作取代。
在本范例实施例中，决策电路模块230包括逻辑电路模块23、延迟电路模块24、逻辑电路模块25及频率调整电路26。
逻辑电路模块23用以根据取样结果SR_1～SR_3执行逻辑操作(以下也称为第一逻辑操作)并且输出第一逻辑操作的逻辑结果。
在本范例实施例中，逻辑电路模块23包括子逻辑电路231与232。子逻辑电路231用以接收取样结果SR_1与SR_2。子逻辑电路231会根据取样结果SR_1与SR_2执行对应的逻辑操作(以下也称为第一子逻辑操作)并且输出子逻辑结果LR_1。子逻辑电路232用以接收取样结果SR_2与SR_3。子逻辑电路232会根据取样结果SR_2与SR_3执行对应的逻辑操作(以下也称为第二子逻辑操作)并且输出子逻辑结果LR_2。在本范例实施例中，子逻辑电路231与232分别是一个异或门或至少包含一个异或门的逻辑电路。在本范例实施例中，第一子逻辑操作与第二子逻辑操作分别是一个异或操作或至少包含一个异或操作的逻辑操作组合。然而，在另一范例实施例中，逻辑电路模块23也可以包含与图2所示不同的逻辑电路。
延迟电路模块24电连接至逻辑电路模块23并且用以延迟第一逻辑操作的逻辑结果(例如，子逻辑结果LR_1与LR_2)。
在本范例实施例中，延迟电路模块24包括延迟电路241与242。延迟电路241用以接收并延迟子逻辑结果LR_1并且输出延迟结果LR_1’。延迟电路242用以接收并延迟子逻辑结果LR_2并且输出延迟结果LR_2’。在本范例实施例中，延迟电路241与242分别包括至少一个正向或反向延迟元件。本发明并不限制延迟电路241与242中延迟元件的种类与数目。在本范例实施例中，延迟电路241与242分别用以将接收到的信号延迟一个时脉周期。然而，在另一范例实施例中，延迟电路241与242也可以分别将接收到的信号延迟多个时脉周期，视其中的延迟元件的数目而定。
逻辑电路模块25电连接至延迟电路模块24。逻辑电路模块25用以根据子逻辑结果LR_1与LR_2以及延迟结果LR_1’(即，延迟后的逻辑结果LR_1)与LR_2’(即，延迟后的逻辑结果LR_2)执行另一逻辑操作(以下也称为第二逻辑操作)并且输出第二逻辑操作的逻辑结果。
在本范例实施例中，逻辑电路模块25包括子逻辑电路251与252。子逻辑电路251用以接收子逻辑结果LR_2与延迟结果LR_1’。子逻辑电路251会根据子逻辑结果LR_2与延迟结果LR_1’执行对应的逻辑操作(以下也称为第三子逻辑操作)并且输出子逻辑结果LR_3。子逻辑电路252用以接收子逻辑结果LR_1与延迟结果LR_2’。子逻辑电路252会根据子逻辑结果LR_1与延迟结果LR_2’执行对应的逻辑操作(以下也称为第四子逻辑操作)并且输出子逻辑结果LR_4。在本范例实施例中，子逻辑电路251与252分别是一个且门或至少包含一个且门的逻辑电路。在本范例实施例中，第三子逻辑操作与第四子逻辑操作分别是一个且操作或至少包含一个且操作的逻辑操作组合。然而，在另一范例实施例中，逻辑电路模块25也可以包含与图2所示不同的逻辑电路。
频率调整电路26电连接至逻辑电路模块25。频率调整电路26用以根据第二逻辑操作的逻辑结果(例如，子逻辑结果LR_3与LR_4)来产生并输出频率调整信号FAS_1。频率调整信号FAS_1可以是升频调整信号或降频调整信号。升频调整信号用以提高反馈时脉CLK_FB的频率。降频调整信号用以降低反馈时脉CLK_FB的频率。例如，频率调整电路26会接收子逻辑结果LR_3并且判断子逻辑结果LR_3是否符合一预设条件(以下也称为第一条件)。若子逻辑结果LR_3符合第一条件，频率调整电路26会输出升频调整信号。若子逻辑结果LR_3不符合第一条件，则频率调整电路26不会输出升频调整信号。例如，频率调整电路26会接收子逻辑结果LR_4并且判断子逻辑结果LR_4是否符合另一预设条件(以下也称为第二条件)。若子逻辑结果LR_4符合第二条件，频率调整电路26会输出降频调整信号。若子逻辑结果LR_4不符合第二条件，则频率调整电路26不会输出降频调整信号。在一范例实施例中，频率调整电路26可包括至少一个滤波电路。例如，只有在子逻辑结果LR_3是一个预设状态(例如，逻辑电平“1”)时，频率调整电路26会输出升频调整信号；只有在子逻辑结果LR_4是一个预设状态(例如，逻辑电平“1”)时，频率调整电路26会输出降频调整信号。
图3至图5是本发明的一范例实施例所示出的处理取样结果的示意图。
请同时参照图2至图4，假设在一时间区间中反馈时脉CLK_FB的频率值402低于数据信号DATA的频率值401，则在根据参考时脉CLK_1～CLK_3来对数据信号DATA进行取样之后，可获得取样结果SR_1～SR_3。在对取样结果SR_1与SR_2执行异或操作之后，可获得子逻辑结果LR_1。在对取样结果SR_2与SR_3执行异或操作之后，可获得子逻辑结果LR_2。例如，子逻辑结果LR_1与LR_2的波形呈现于图4，但不限于此。在将子逻辑结果LR_1延迟一个时脉周期之后，若对延迟后的子逻辑结果LR_1(即，延迟结果LR_1’)与子逻辑结果LR_2执行且操作，则子逻辑结果LR_3的逻辑电平“1”会被获得。因此，频率调整电路26会输出升频调整信号。
请同时参照图2、图3及图5，假设在另一时间区间中反馈时脉CLK_FB的频率值502高于数据信号DATA的频率值501，则在根据参考时脉CLK_1～CLK_3来对数据信号DATA进行取样之后，可获得取样结果SR_1～SR_3。在对取样结果SR_1与SR_2执行异或操作之后，可获得子逻辑结果LR_1。在对取样结果SR_2与SR_3执行异或操作之后，可获得子逻辑结果LR_2。例如，子逻辑结果LR_1与LR_2的波形呈现于图5，但不限于此。在将子逻辑结果LR_2延迟一个时脉周期之后，若对子逻辑结果LR_1与延迟后的子逻辑结果LR_2(即，延迟结果LR_2’)执行且操作，则子逻辑结果LR_4的逻辑电平“1”会被获得。因此，频率调整电路26会输出降频调整信号。
值得一提的是，本发明的决策电路模块并不限于采用图2的范例实施例所呈现的电路布局，且决策电路模块可执行的逻辑操作也不限于上述。在另一范例实施例中，若决策电路模块包含具有不同逻辑门的逻辑电路和/或决策电路模块中逻辑电路的电路布局改变，则每一个逻辑电路所对应的逻辑操作也可以改变，本发明不加以限制。此外，在另一范例实施例中，若决策电路模块的电路布局与图2的范例实施例所呈现的电路布局不同，则频率调整电路对于上述第一条件与上述第二条件的设定也可能改变，而不限于图2至图5的范例实施例的设定。
请再次参照图1，时脉控制电路12还可以包括电荷泵121、低通滤波电路122及压控振荡电路123。
电荷泵121电连接至数据频率检测电路11。电荷泵121用以根据频率调整信号FAS_1对其中的一或多个电容进行充/放电以输出频率调整电压FAV_1。例如，反应于升频调整信号，电荷泵121会输出用以提高反馈时脉CLK_FB的频率的频率调整电压FAV_1；反应于降频调整信号，电荷泵121会输出用以降低反馈时脉CLK_FB的频率的频率调整电压FAV_1。
低通滤波电路122电连接至电荷泵121。低通滤波电路122用以根据频率调整电压FAV_1输出频率控制电压FCV。
压控振荡电路123电连接至低通滤波电路122。压控振荡电路123用以根据频率控制电压FCV输出反馈时脉CLK_FB。例如，压控振荡电路123可包括石英晶体振荡器(crystaloscillator)等晶体振荡器或非晶体振荡器(non-crystal oscillator)。若频率控制电压FCV的电压值升高，则反馈时脉CLK_FB的频率可能会增加。若频率控制电压FCV的电压值降低，则反馈时脉CLK_FB的频率可能会降低。
在另一范例实施例中，时脉控制电路12还包括相位检测电路124与电荷泵125。
相位检测电路124电连接至压控振荡电路123。相位检测电路124用以检测并输出数据信号DATA与反馈时脉CLK_FB之间的相位差(phase difference)PD。
电荷泵125电连接至相位检测电路124。电荷泵125用以根据相位差PD对其中的一或多个电容进行充/放电以输出频率调整电压FAV_2。藉此，低通滤波电路122也可以接收频率调整电压FAV_2并且根据频率调整电压FAV_1与FAV_2的至少其中之一来输出频率控制电压FCV至压控振荡电路123。其中，在本范例实施例中，电荷泵125及低通滤波电路122可组合为一积分增益调变器(Integral Gain Converter,简称：Ki converter)。
在另一范例实施例中，时脉控制电路12还包括调变电路126。
调变电路126电连接至相位检测电路124。调变电路126用以根据相位差PD输出相位控制电压PCV_1与PCV_2。相位控制电压PCV_1与PCV_2会被同步输出至压控振荡电路123并且同时用以控制反馈时脉CLK_FB的频率。压控振荡电路123会接收相位控制电压PCV_1与PCV_2并且根据相位控制电压PCV_1与PCV_2来输出反馈时脉CLK_FB。其中，在本范例实施例中，调变电路126可例如是一比例增益调变器(Proportional Gain Converter,简称：Kpconverter)。
值得一提的是，在本范例实施例中，频率控制电压FCV是用以对反馈时脉CLK_FB的频率进行粗调，而相位控制电压PCV_1与PCV_2则是同时用以对反馈时脉CLK_FB的频率进行细调。例如，若反馈时脉CLK_FB的频率与数据信号DATA的频率差距较大(例如，差距大于一个门槛值)，则频率控制电压FCV会主要地被用以对反馈时脉CLK_FB的频率进行较大幅度的调整，以加快追到数据信号DATA的频率；而若反馈时脉CLK_FB的频率与数据信号DATA的频率已经很接近了(例如，差距小于此门槛值)，则相位控制电压PCV_1与PCV_2会主要地被用以对反馈时脉CLK_FB的频率进行较小幅度的调整，以较精确地将反馈时脉CLK_FB的频率锁定在数据信号DATA的频率。
图6是本发明的一范例实施例所示出的调变电路的示意图。
请参照图6，调变电路626包括相位调整电路631、反相电路632及相位控制电路633。
相位调整电路631用以根据相位差PD产生并输出相位调整信号PAS_1与PAS_2。相位调整信号PAS_1是用以指示增加反馈时脉CLK_FB的频率。相位调整信号PAS_2是用以指示降低反馈时脉CLK_FB的频率。
反相电路632电连接至相位调整电路631。反相电路632用以接收相位调整信号PAS_2并且将相位调整信号PAS_2反相。例如，若相位调整信号PAS_2的逻辑电平是“1”，则反相后的相位调整信号PAS_2的逻辑电平变为“0”；若相位调整信号PAS_2的逻辑电平是“0”，则反相后相位调整信号PAS_2的逻辑电平变为“1”。例如，反相电路632包括一或多个反相元件(例如，反相器)。反相电路632会输出相位调整信号PAS_2’(即，反相后的相位调整信号PAS_2)。
相位控制电路633电连接至相位调整电路631与反相电路632。相位控制电路633用以接收相位调整信号PAS_1与相位调整信号PAS_2’并且根据相位调整信号PAS_1与相位调整信号PAS_2’输出相位控制电压PCV_1与PCV_2。在本范例实施例中，相位控制电压PCV_1与PCV_2会被同步输出。然而，在另一范例实施例中，根据不同的使用情境，也可能只有相位控制电压PCV_1与PCV_2的其中之一被输出。
图7是本发明的一范例实施例所示出的根据相位控制信号所对应的频率偏移的示意图。图8是本发明的一范例实施例所示出的压控振荡电路的示意图。
请参照图7与图8，假设相位调整信号PAS_1的逻辑电平“1”是指示增加反馈时脉CLK_FB的频率，并且相位调整信号PAS_2的逻辑电平“1”是指示降低反馈时脉CLK_FB的频率。此外，假设压控振荡电路823包括电感L与电容C1～C3，则相位控制电压PCV_1是用以输入至压控振荡电路823中的电容C1，相位控制电压PCV_2是用以输入至压控振荡电路823中的电容C2。
若相位调整信号PAS_1的逻辑电平为“0”且相位调整信号PAS_2的逻辑电平为“0”，则预设的频率偏移是“+5MHz”；但是，经过相位控制电路633与压控振荡电路123的处理，实际的频率偏移会被控制在“0MHz”(也即，不改变反馈时脉CLK_FB的频率)，符合相位调整信号PAS_1与PAS_2的指示。
若相位调整信号PAS_1的逻辑电平为“0”且相位调整信号PAS_2的逻辑电平为“1”，则预设的频率偏移是“0MHz”；但是，经过相位控制电路633与压控振荡电路123的处理，实际的频率偏移会被控制在“-5MHz”(也即，降低反馈时脉CLK_FB的频率)，符合相位调整信号PAS_1与PAS_2的指示。
若相位调整信号PAS_1的逻辑电平为“1”且相位调整信号PAS_2的逻辑电平为“0”，则预设的频率偏移是“+10MHz”；但是，经过相位控制电路633与压控振荡电路123的处理，实际的频率偏移会被控制在“+5MHz”(也即，增加反馈时脉CLK_FB的频率)，符合相位调整信号PAS_1与PAS_2的指示。
若相位调整信号PAS_1的逻辑电平为“1”且相位调整信号PAS_2的逻辑电平为“1”，则预设的频率偏移是“+5MHz”；但是，经过相位控制电路633与压控振荡电路123的处理，实际的频率偏移会被控制在“0MHz”(也即，增加反馈时脉CLK_FB的频率)，符合相位调整信号PAS_1与PAS_2的指示。
在本范例实施例中，通过两个的相位控制信号来分别指示增加与降低反馈时脉CLK_FB的频率并且将其中一个反相，将可强化对于噪声的抗干扰能力。特别是，对于电荷泵的不匹配效应也可加以改善。
图9是本发明的另一范例实施例所示出的根据相位控制信号所对应的频率偏移的示意图。
请参照图9，时脉数据恢复电路模块90包括数据频率检测电路91、时脉控制电路92及时脉频率检测电路93。时脉控制电路92可以包括电荷泵921、低通滤波电路922、压控振荡电路923、相位检测电路924、电荷泵925及调变电路926。然而，数据频率检测电路91与时脉控制电路92分别相同或相似于图1中的数据频率检测电路11与时脉控制电路12，故在此便不赘述。
时脉频率检测电路93电连接至电荷泵921。时脉频率检测电路93用以检测反馈时脉CLK_FB与预设参考时脉CLK_D的频率差并且根据此频率差输出频率调整信号FAS_2。电荷泵921会根据频率调整信号FAS_1与频率调整信号FAS_2的至少其中之一来输出频率调整电压FAV_1。
一般来说，预设参考时脉CLK_D的频率远低于数据信号DATA的频率，因此时脉频率检测电路93运作的系统功耗会小于数据频率检测电路91运作的系统功耗。但是，相对于数据频率检测电路91，时脉频率检测电路93对于频率/相位的锁定能力则较差。特别是，当数据信号DATA的频率发生抖动时，时脉频率检测电路93的频率/相位锁定能力会大幅下降。
在本范例实施例中，在一般情况下，时脉频率检测电路93会被启动，而数据频率检测电路91不被启动。此一般情况指的是数据信号DATA的频率相对稳定的情况，例如，数据信号DATA在一预设时间范围内的频率变化量小于一预设值时。藉此，通过时脉频率检测电路93的运作可维持基本的频率/相位锁定能力并且可节省系统功耗。然而，在数据信号DATA的频率相对不稳定的情况下，数据频率检测电路91会被启动以提高对于数据信号DATA的频率/相位锁定能力。此数据信号DATA的频率相对不稳定的情况指的是，例如，数据信号DATA的频率发生抖动时。例如，当数据信号DATA在一预设时间范围内的频率变化量大于此预设值时，可判定数据信号DATA的频率相对不稳定。尔后，若数据信号DATA的频率恢复稳定，则数据频率检测电路91会再被关闭。
值得一提的是，在一范例实施例中，上述范例实施例中所提及的时脉数据恢复电路模块会被应用在存储器存储装置或用以控制存储器存储装置的存储器控制电路单元中。然而，在另一范例实施例中，所述时脉数据恢复电路模块也可以被应用在任何数据传输装置中。
一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图10是本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。图11是本发明的一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图。
请参照图10，主机系统1100一般包括电脑1200与输入/输出(input/output,I/O)装置1300。电脑1200包括微处理器1220、随机存取存储器(random access memory,简称：RAM)1240、系统总线1260与数据传输接口1280。输入/输出装置1300包括如图11的鼠标2100、键盘2200、显示器2300与打印机2400。必须了解的是，图11所示的装置非限制输入/输出装置1300，输入/输出装置1300可还包括其他装置。
在一范例实施例中，存储器存储装置1000是通过数据传输接口1280与主机系统1100的其他元件电连接。通过微处理器1220、随机存取存储器1240与输入/输出装置1300的运作可将数据写入至存储器存储装置1000或从存储器存储装置1000中读取数据。例如，存储器存储装置1000可以是如图11所示的随身碟2500、记忆卡2600或固态硬盘(Solid StateDrive,简称：SSD)2700等的可复写式非易失性存储器存储装置。
图12是本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。
一般而言，主机系统1100为可实质地与存储器存储装置1000配合以存储数据的任意系统。虽然在本范例实施例中，主机系统1100是以电脑系统来作说明，然而，另一范例实施例中，主机系统1100可以是数码相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄像机)3100时，可复写式非易失性存储器存储装置则为其所使用的SD卡3200、MMC卡3300、记忆棒(memory stick)3400、CF卡3500或嵌入式存储装置3600(如图12所示)。嵌入式存储装置3600包括嵌入式多媒体卡(Embedded MMC,简称：eMMC)。值得一提的是，嵌入式多媒体卡是直接电连接于主机系统的基板上。
图13是图10所示的存储器存储装置的概要方块图。
请参照图13，存储器存储装置1000包括连接接口单元4020、存储器控制电路单元4040与可复写式非易失性存储器模块4060。
在本范例实施例中，连接接口单元4020是兼容于串行高级技术附件(SerialAdvanced Technology Attachment,简称：SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元4020也可以是符合并行高级技术附件(Parallel Advanced TechnologyAttachment,简称：PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,简称：IEEE)1394标准、高速周边零件连接接口(PeripheralComponent Interconnect Express,简称：PCI Express)标准、通用串行总线(UniversalSerial Bus,简称：USB)标准、安全数字(Secure Digital,简称：SD)接口标准、超高速一代(Ultra High Speed-I,简称：UHS-I)接口标准、超高速二代(Ultra High Speed-II,简称：UHS-II)接口标准、记忆棒(Memory Stick,简称：MS)接口标准、多媒体存储卡(Multi MediaCard,简称：MMC)接口标准、崁入式多媒体存储卡(Embedded Multimedia Card,简称：eMMC)接口标准、通用快闪存储器(Universal Flash Storage,简称：UFS)接口标准、小型快闪(Compact Flash,简称：CF)接口标准、集成驱动电子接口(Integrated DeviceElectronics,简称：IDE)标准或其他适合的标准。连接接口单元4020可与存储器控制电路单元4040封装在一个芯片中，或者连接接口单元4020是布设于一包含存储器控制电路单元4040的芯片外。
在一范例实施例中，上述范例实施例中所提及的时脉数据恢复电路模块会被设置在连接接口单元4020中，藉以接收来自主机系统1100的数据信号DATA并且输出反馈时脉CLK_FB来对数据信号DATA进行取样。此外，在另一范例实施例中，反馈时脉CLK_FB也可以被作为其他用途，例如，回传给主机系统1100进行数据频率的同步等等，本发明不加以限制。
存储器控制电路单元4040用以执行以硬件形式或软件形式实作的多个逻辑门或控制指令并且根据主机系统1100的指令在可复写式非易失性存储器模块4060中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块4060是电连接至存储器控制电路单元4040并且用以存储主机系统1100所写入的数据。可复写式非易失性存储器模块4060可以是单阶存储单元(Single Level Cell,简称：SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特数据的快闪存储器模块)、多阶存储单元(Multi Level Cell,简称：MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特数据的快闪存储器模块)、复数阶存储单元(Triple Level Cell，简称：TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块4060中的每一个存储单元是以临界电压的改变来存储一或多个比特。具体来说，每一个存储单元的控制门极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门极，可以改变电荷补捉层的电子量，因而改变了存储单元的临界电压。此改变临界电压的程序也称为“把数据写入至存储单元”或“编程存储单元”。随着临界电压的改变，可复写式非易失性存储器模块4060中的每一个存储单元具有多个存储状态。并且通过读取电压可以判断存储单元是属于哪一个存储状态，藉此取得存储单元所存储的一或多个比特。
可复写式非易失性存储器模块4060的存储单元会构成多个实体编程单元，并且此些实体编程单元会构成多个实体抹除单元。具体来说，同一条字元线上的存储单元会组成一或多个实体编程单元。若每一个存储单元可存储2个以上的比特，则同一条字元线上的实体编程单元至少可被分类为下实体编程单元与上实体编程单元。例如，一存储单元的最低有效比特(Least Significant Bit，简称：LSB)是属于下实体编程单元，并且一存储单元的最高有效比特(Most Significant Bit，简称：MSB)是属于上实体编程单元。一般来说，在MLC NAND型快闪存储器中，下实体编程单元的写入速度会大于上实体编程单元的写入速度，或下实体编程单元的可靠度是高于上实体编程单元的可靠度。在此范例实施例中，实体编程单元为编程的最小单元。即，实体编程单元为写入数据的最小单元。例如，实体编程单元为实体页面或是实体扇(sector)。若实体编程单元为实体页面，则每一个实体编程单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体扇，用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，错误更正码)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,简称：B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，本发明并不限制实体扇的大小以及个数。另一方面，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块。
图14是本发明的一范例实施例所示出的相位锁定方法。
请参照图14，在步骤S1401中，根据多个参考时脉来对数据信号进行取样。在步骤S1402中，根据所获得的取样结果来输出第一频率调整信号。在步骤S1403中，根据第一频率调整信号与数据信号的频率来执行相位锁定。
然而，图14中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图14中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图14的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明可根据多个参考时脉来对数据信号进行取样，通过复杂度较低的逻辑运算来判断取样结果所符合的条件，并且根据取样结果所符合的条件来产生对应的频率调整信号以执行后续的相位锁定。藉此，相对于传统的时脉数据恢复电路，本发明可基于较低的系统功耗与较低的电路复杂度来完成相位锁定。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (33)
1.一种时脉数据恢复电路模块，其特征在于，包括：
数据频率检测电路与时脉控制电路，
其中所述数据频率检测电路包括：
取样电路模块，包括多个取样电路并且用以根据多个参考时脉来对数据信号进行取样并且输出取样结果；
第一逻辑电路模块，电连接至该些取样电路并且用以根据所述取样结果执行第一逻辑操作并且输出第一逻辑结果；
延迟电路模块，电连接至所述第一逻辑电路模块并且用以延迟所述第一逻辑结果并且输出延迟后的所述第一逻辑结果；
第二逻辑电路模块，电连接至所述延迟电路模块并且用以根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行第二逻辑操作并且输出第二逻辑结果；以及
频率调整电路，电连接至所述第二逻辑电路模块并且用以根据所述第二逻辑结果输出第一频率调整信号，
其中所述时脉控制电路电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号与所述数据信号的频率来执行相位锁定，
所述时脉控制电路包括：
第一电荷泵，电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号输出第一频率调整电压；
低通滤波电路，电连接至所述第一电荷泵并且用以根据所述第一频率调整电压输出频率控制电压；以及
压控振荡电路，电连接至所述低通滤波电路并且用以根据所述频率控制电压输出反馈时脉。
2.根据权利要求1所述的时脉数据恢复电路模块，其特征在于，该些参考时脉包括第一参考时脉、第二参考时脉及第三参考时脉，所述取样电路模块包括：
第一取样电路，用以根据所述第一参考时脉对所述数据信号进行取样并且输出第一取样结果；
第二取样电路，用以根据所述第二参考时脉对所述数据信号进行取样并且输出第二取样结果；以及
第三取样电路，用以根据所述第三参考时脉对所述数据信号进行取样并且输出第三取样结果。
3.根据权利要求1所述的时脉数据恢复电路模块，其特征在于，所述取样结果包括第一取样结果、第二取样结果及第三取样结果，所述第一逻辑电路模块包括：
第一子逻辑电路，用以根据所述第一取样结果与所述第二取样结果执行一第一子逻辑操作并且输出第一子逻辑结果；以及
第二子逻辑电路，用以根据所述第二取样结果与所述第三取样结果执行一第二子逻辑操作并且输出第二子逻辑结果。
4.根据权利要求1所述的时脉数据恢复电路模块，其特征在于，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，所述延迟电路模块包括：
第一延迟电路，用以延迟所述第一子逻辑结果并且输出第一延迟结果；以及
第二延迟电路，用以延迟所述第二子逻辑结果并且输出第二延迟结果。
5.根据权利要求1所述的时脉数据恢复电路模块，其特征在于，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，延迟后的所述第一逻辑结果包括通过延迟所述第一子逻辑结果而获得的第一延迟结果与通过延迟所述第二子逻辑结果而获得的第二延迟结果，所述第二逻辑电路模块包括：
第三子逻辑电路，用以根据所述第二子逻辑结果与所述第一延迟结果执行一第三子逻辑操作并且输出第三子逻辑结果；以及
第四子逻辑电路，用以根据所述第一子逻辑结果与所述第二延迟结果执行一第四子逻辑操作并且输出第四子逻辑结果。
6.根据权利要求1所述的时脉数据恢复电路模块，其特征在于，若所述第二逻辑结果符合第一条件，所述频率调整电路用以输出升频调整信号，
若所述第二逻辑结果符合第二条件，所述频率调整电路用以输出降频调整信号。
7.根据权利要求1所述的时脉数据恢复电路模块，其特征在于，所述时脉控制电路还包括：
相位检测电路，电连接至所述压控振荡电路并且用以检测所述数据信号与所述反馈时脉之间的相位差。
8.根据权利要求7所述的时脉数据恢复电路模块，其特征在于，所述时脉控制电路还包括：
第二电荷泵，电连接至所述相位检测电路并且用以根据所述相位差输出第二频率调整电压，
其中所述低通滤波电路还用以根据所述第二频率调整电压输出所述频率控制电压。
9.根据权利要求8所述的时脉数据恢复电路模块，其特征在于，所述时脉控制电路还包括：
调变电路，电连接至所述相位检测电路并且用以根据所述相位差输出第一相位控制电压与第二相位控制电压，
其中所述压控振荡电路还用以接收所述第一相位控制电压与所述第二相位控制电压并且根据所述第一相位控制电压与所述第二相位控制电压来输出所述反馈时脉。
10.根据权利要求9所述的时脉数据恢复电路模块，其特征在于，所述调变电路包括：
相位调整电路，用以根据所述相位差输出第一相位调整信号与第二相位调整信号；
反相电路，电连接至所述相位调整电路并且用以将所述第二相位调整信号反相；以及
相位控制电路，电连接至所述相位调整电路与所述反相电路并且用以根据所述第一相位调整信号与反相后的所述第二相位调整信号输出所述第一相位控制电压与所述第二相位控制电压。
11.根据权利要求7所述的时脉数据恢复电路模块，其特征在于，还包括：
时脉频率检测电路，电连接至所述第一电荷泵，其中所述时脉频率检测电路用以检测反馈时脉与预设参考时脉的频率差并且根据所述频率差输出第二频率调整信号，
其中所述第一电荷泵还用以根据所述第二频率调整信号输出所述第一频率调整电压，
其中所述数据频率检测电路仅在所述数据信号的频率变化量大于预设值时被启动。
12.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以电连接至主机系统；
可复写式非易失性存储器模块，包括多个实体抹除单元；以及
存储器控制电路单元，电连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述连接接口单元包括时脉数据恢复电路模块，
其中所述时脉数据恢复电路模块包括数据频率检测电路与时脉控制电路，
其中所述数据频率检测电路包括：
取样电路模块，包括多个取样电路并且用以根据多个参考时脉来对数据信号进行取样并且输出取样结果；
第一逻辑电路模块，电连接至该些取样电路并且用以根据所述取样结果执行第一逻辑操作并且输出第一逻辑结果；
延迟电路模块，电连接至所述第一逻辑电路模块并且用以延迟所述第一逻辑结果并且输出延迟后的所述第一逻辑结果；
第二逻辑电路模块，电连接至所述延迟电路模块并且用以根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行第二逻辑操作并且输出第二逻辑结果；以及
频率调整电路，电连接至所述第二逻辑电路模块并且用以根据所述第二逻辑结果输出第一频率调整信号，
其中所述时脉控制电路电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号与所述数据信号的频率来执行相位锁定，
所述时脉控制电路包括：
第一电荷泵，电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号输出第一频率调整电压；
低通滤波电路，电连接至所述第一电荷泵并且用以根据所述第一频率调整电压输出频率控制电压；以及
压控振荡电路，电连接至所述低通滤波电路并且用以根据所述频率控制电压输出反馈时脉。
13.根据权利要求12所述的存储器存储装置，其特征在于，该些参考时脉包括第一参考时脉、第二参考时脉及第三参考时脉，所述取样电路模块包括：
第一取样电路，用以根据所述第一参考时脉对所述数据信号进行取样并且输出第一取样结果；
第二取样电路，用以根据所述第二参考时脉对所述数据信号进行取样并且输出第二取样结果；以及
第三取样电路，用以根据所述第三参考时脉对所述数据信号进行取样并且输出第三取样结果。
14.根据权利要求12所述的存储器存储装置，其特征在于，所述取样结果包括第一取样结果、第二取样结果及第三取样结果，所述第一逻辑电路模块包括：
第一子逻辑电路，用以根据所述第一取样结果与所述第二取样结果执行第一子逻辑操作并且输出第一子逻辑结果；以及
第二子逻辑电路，用以根据所述第二取样结果与所述第三取样结果执行第二子逻辑操作并且输出第二子逻辑结果。
15.根据权利要求12所述的存储器存储装置，其特征在于，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，所述延迟电路模块包括：
第一延迟电路，用以延迟所述第一子逻辑结果并且输出第一延迟结果；以及
第二延迟电路，用以延迟所述第二子逻辑结果并且输出第二延迟结果。
16.根据权利要求12所述的存储器存储装置，其特征在于，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，延迟后的所述第一逻辑结果包括通过延迟所述第一子逻辑结果而获得的第一延迟结果与通过延迟所述第二子逻辑结果而获得的第二延迟结果，所述第二逻辑电路模块包括：
第三子逻辑电路，用以根据所述第二子逻辑结果与所述第一延迟结果执行一第三子逻辑操作并且输出第三子逻辑结果；以及
第四子逻辑电路，用以根据所述第一子逻辑结果与所述第二延迟结果执行一第四子逻辑操作并且输出第四子逻辑结果。
17.根据权利要求12所述的存储器存储装置，其特征在于，若所述第二逻辑结果符合第一条件，所述频率调整电路用以输出升频调整信号，
若第二逻辑结果符合第二条件，所述频率调整电路用以输出降频调整信号。
18.根据权利要求12所述的存储器存储装置，其特征在于，所述时脉控制电路还包括：
相位检测电路，电连接至所述压控振荡电路并且用以检测所述数据信号与所述反馈时脉之间的相位差。
19.根据权利要求18所述的存储器存储装置，其特征在于，所述时脉控制电路还包括：
第二电荷泵，电连接至所述相位检测电路并且用以根据所述相位差输出第二频率调整电压，
其中所述低通滤波电路还用以根据所述第二频率调整电压输出所述频率控制电压。
20.根据权利要求19所述的存储器存储装置，其特征在于，所述时脉控制电路还包括：
调变电路，电连接至所述相位检测电路并且用以根据所述相位差输出第一相位控制电压与第二相位控制电压，
其中所述压控振荡电路还用以接收所述第一相位控制电压与所述第二相位控制电压并且根据所述第一相位控制电压与所述第二相位控制电压来输出所述反馈时脉。
21.根据权利要求20所述的存储器存储装置，其特征在于，所述调变电路包括：
相位调整电路，用以根据所述相位差输出第一相位调整信号与第二相位调整信号；
反相电路，电连接至所述相位调整电路并且用以将所述第二相位调整信号反相；以及
相位控制电路，电连接至所述相位调整电路与所述反相电路并且用以根据所述第一相位调整信号与反相后的所述第二相位调整信号输出所述第一相位控制电压与所述第二相位控制电压。
22.根据权利要求18所述的存储器存储装置，其特征在于，所述时脉数据恢复电路模块还包括：
时脉频率检测电路，电连接至所述第一电荷泵，其中所述时脉频率检测电路用以检测反馈时脉与预设参考时脉的频率差并且根据所述频率差输出第二频率调整信号，
其中所述第一电荷泵还用以根据所述第二频率调整信号输出所述第一频率调整电压，
其中所述数据频率检测电路仅在所述数据信号的频率变化量大于预设值时被启动。
23.一种相位锁定方法，其特征在于，包括：
根据多个参考时脉来对数据信号进行取样并且输出取样结果；
根据所述取样结果执行第一逻辑操作并且输出第一逻辑结果；
延迟所述第一逻辑结果并且输出延迟后的所述第一逻辑结果；
根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行第二逻辑操作并且输出第二逻辑结果；
根据所述第二逻辑结果输出第一频率调整信号；以及
根据所述第一频率调整信号与所述数据信号的频率来执行相位锁定，
其中根据所述第一频率调整信号与所述数据信号的所述频率来执行所述相位锁定的步骤包括：
根据所述第一频率调整信号输出第一频率调整电压；
根据所述第一频率调整电压输出频率控制电压；以及
根据所述频率控制电压输出反馈时脉。
24.根据权利要求23所述的相位锁定方法，其特征在于，该些参考时脉包括第一参考时脉、第二参考时脉及第三参考时脉，其中根据该些参考时脉来对所述数据信号进行取样并且输出所述取样结果的步骤包括：
根据所述第一参考时脉对所述数据信号进行取样并且输出第一取样结果；
根据所述第二参考时脉对所述数据信号进行取样并且输出第二取样结果；以及
根据所述第三参考时脉对所述数据信号进行取样并且输出第三取样结果。
25.根据权利要求23所述的相位锁定方法，其特征在于，所述取样结果包括第一取样结果、第二取样结果及第三取样结果，其中根据所述取样结果执行所述第一逻辑操作并且输出所述第一逻辑结果的步骤包括：
根据所述第一取样结果与所述第二取样结果执行第一子逻辑操作并且输出第一子逻辑结果；以及
根据所述第二取样结果与所述第三取样结果执行第二子逻辑操作并且输出第二子逻辑结果。
26.根据权利要求23所述的相位锁定方法，其特征在于，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，其中延迟所述第一逻辑结果并且输出延迟后的所述第一逻辑结果的步骤包括：
延迟所述第一子逻辑结果并且输出第一延迟结果；以及
延迟所述第二子逻辑结果并且输出第二延迟结果。
27.根据权利要求23所述的相位锁定方法，其特征在于，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，延迟后的所述第一逻辑结果包括通过延迟所述第一子逻辑结果而获得的第一延迟结果与通过延迟所述第二子逻辑结果而获得的第二延迟结果，其中根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行所述第二逻辑操作并且输出所述第二逻辑结果的步骤包括：
根据所述第二子逻辑结果与所述第一延迟结果执行第三子逻辑操作并且输出第三子逻辑结果；以及
根据所述第一子逻辑结果与所述第二延迟结果执行第四子逻辑操作并且输出第四子逻辑结果。
28.根据权利要求23所述的相位锁定方法，其特征在于，根据所述第二逻辑结果输出所述第一频率调整信号的步骤包括：
若所述第二逻辑结果符合第一条件，输出升频调整信号；以及
若所述第二逻辑结果符合第二条件，输出降频调整信号。
29.根据权利要求23所述的相位锁定方法，其特征在于，根据所述第一频率调整信号与所述数据信号的所述频率来执行所述相位锁定的步骤还包括：
检测所述数据信号与所述反馈时脉之间的相位差。
30.根据权利要求29所述的相位锁定方法，其特征在于，根据所述第一频率调整信号与所述数据信号的所述频率来执行所述相位锁定的步骤还包括：
根据所述相位差输出第二频率调整电压；以及
根据所述第二频率调整电压输出所述频率控制电压。
31.根据权利要求30所述的相位锁定方法，其特征在于，根据所述第一频率调整信号与所述数据信号的所述频率来执行所述相位锁定的步骤还包括：
根据所述相位差输出第一相位控制电压与第二相位控制电压；以及
接收所述第一相位控制电压与所述第二相位控制电压并且根据所述第一相位控制电压与所述第二相位控制电压来输出所述反馈时脉。
32.根据权利要求31所述的相位锁定方法，其特征在于，根据所述相位差输出所述第一相位控制电压与所述第二相位控制电压的步骤包括：
根据所述相位差输出第一相位调整信号与第二相位调整信号；
将所述第二相位调整信号反相；以及
根据所述第一相位调整信号与反相后的所述第二相位调整信号输出所述第一相位控制电压与所述第二相位控制电压。
33.根据权利要求29所述的相位锁定方法，其特征在于，还包括：
检测反馈时脉与预设参考时脉的频率差并且根据所述频率差输出第二频率调整信号；以及
根据所述第二频率调整信号输出所述第一频率调整电压，
其中根据该些参考时脉来对所述数据信号进行取样的步骤仅在所述数据信号的频率变化量大于预设值时被执行。
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