CN110299914A - 锁相回路电路校正方法、存储器储存装置及连接接口电路 - Google Patents
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Abstract
本发明提供一种锁相回路电路校正方法、存储器储存装置及连接接口电路，其用于包括可复写式非易失性存储器模块的存储器储存装置。所述方法包括：从主机系统接收第一信号；由所述存储器储存装置产生抖动信号；根据所述第一信号与所述抖动信号产生第二信号；由锁相回路电路对所述第二信号执行锁相操作以产生第三信号；以及检测所述第三信号以校正所述锁相回路电路的电气参数。
Description
技术领域
本发明涉及一种锁相回路(Phase-locked loop,PLL)电路的校正机制，尤其涉及一种锁相回路电路校正方法、存储器储存装置及连接接口电路。
背景技术
锁相回路在通讯领域中应用广泛。在锁相回路中，根据反馈信号，参考信号与输出信号可被锁定在相同的频率与相位，藉以降低因信号在传递过程中产生频率偏移而在接收端电路产生的信号误差。在某些应用上，锁相回路的回路频宽(loop bandwidth)必须被控制在特定范围。但是，锁相回路的回路频宽很容易因外在环境(例如温度)、进程误差或电压变化而相应地变化，使得锁相回路的回路频宽校正不易。
发明内容
本发明提供一种锁相回路电路校正方法、存储器储存装置及连接接口电路，可有效校正锁相回路的电气参数。
本发明的一范例实施例提供一种锁相回路电路校正方法，其用于包括可复写式非易失性存储器模块的存储器储存装置，所述锁相回路电路校正方法包括：从主机系统接收第一信号；由所述存储器储存装置产生抖动信号；根据所述第一信号与所述抖动信号产生第二信号；由锁相回路电路对所述第二信号执行锁相操作以产生第三信号；以及检测所述第三信号以校正所述锁相回路电路的电气参数。
在本发明的一范例实施例中，检测所述第三信号以校正所述锁相回路电路的所述电气参数的步骤包括：调整所述锁相回路电路的至少一电路参数，以校正所述锁相回路电路的回路频宽或回路抖动峰值。
在本发明的一范例实施例中，调整所述锁相回路电路的所述电路参数的步骤包括：调整所述锁相回路电路的闭回路路径上的电流、阻抗及增益的至少其中之一。
在本发明的一范例实施例中，检测所述第三信号以校正所述锁相回路电路的所述电气参数的步骤包括：检测所述第三信号的信号质量评估信息；以及根据所述信号质量评估信息校正所述锁相回路电路的所述电气参数。
在本发明的一范例实施例中，检测所述第三信号的所述信号质量评估信息的步骤包括：获得所述第三信号的量测值，其中所述量测值反映出所述第三信号的眼宽、所述第三信号的眼高及所述第三信号的抖动值的其中之一。
在本发明的一范例实施例中，检测所述第三信号以校正所述锁相回路电路的所述电气参数的步骤包括：将所述抖动信号的频率设定为第一频率；在对根据所述第一信号与具有所述第一频率的所述抖动信号产生的所述第二信号进行所述锁相操作后，获得所述第三信号的第一量测值；根据所述第一量测值决定目标值；将所述抖动信号的所述频率设定为第二频率，其中所述第二频率不同于所述第一频率；在对根据所述第一信号与具有所述第二频率的所述抖动信号产生的第二信号进行所述锁相操作后，获得所述第三信号的第二量测值；以及根据所述目标值与所述第二量测值校正所述锁相回路电路的所述电气参数。
本发明的一范例实施例提供一种存储器储存装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述连接接口单元包括锁相回路电路。所述连接接口单元用以从所述主机系统接收第一信号。所述连接接口单元还用以产生抖动信号。所述连接接口单元还用以根据所述第一信号与所述抖动信号产生第二信号。所述锁相回路电路用以对所述第二信号执行锁相操作以产生第三信号。所述连接接口单元还用以检测所述第三信号以校正所述锁相回路电路的电气参数。
在本发明的一范例实施例中，所述连接接口单元检测所述第三信号以校正所述锁相回路电路的所述电气参数的操作包括：调整所述锁相回路电路的至少一电路参数，以校正所述锁相回路电路的回路频宽或回路抖动峰值。
在本发明的一范例实施例中，所述连接接口单元调整所述锁相回路电路的所述电路参数的操作包括：调整所述锁相回路电路的闭回路路径上的电流、阻抗及增益的至少其中之一。
在本发明的一范例实施例中，所述连接接口单元检测所述第三信号以校正所述锁相回路电路的所述电气参数的操作包括：检测所述第三信号的信号质量评估信息；以及根据所述信号质量评估信息校正所述锁相回路电路的所述电气参数。
在本发明的一范例实施例中，所述连接接口单元检测所述第三信号的所述信号质量评估信息的操作包括：获得所述第三信号的量测值，其中所述量测值反映出所述第三信号的眼宽、所述第三信号的眼高及所述第三信号的抖动值的其中之一。
在本发明的一范例实施例中，所述连接接口单元检测所述第三信号以校正所述锁相回路电路的所述电气参数的操作包括：将所述抖动信号的频率设定为第一频率；在对根据所述第一信号与具有所述第一频率的所述抖动信号产生的所述第二信号进行所述锁相操作后，获得所述第三信号的第一量测值；根据所述第一量测值决定目标值；将所述抖动信号的所述频率设定为第二频率，其中所述第二频率不同于所述第一频率；在对根据所述第一信号与具有所述第二频率的所述抖动信号产生的第二信号进行所述锁相操作后，获得所述第三信号的第二量测值；以及根据所述目标值与所述第二量测值校正所述锁相回路电路的所述电气参数。
本发明的一范例实施例提供一种连接接口电路，其用于将存储器储存装置连接至主机系统，所述连接接口电路包括抖动控制电路、抖动产生电路、锁相回路电路及控制电路。所述抖动控制电路用以产生抖动信号。所述抖动产生电路连接所述抖动控制电路并且用以接收来自所述主机系统的第一信号并根据所述第一信号与所述抖动信号产生第二信号。所述锁相回路电路连接至所述抖动产生电路并且用以对所述第二信号执行锁相操作以产生第三信号。所述控制电路连接至所述锁相回路电路与所述抖动控制电路并且用以检测所述第三信号以校正所述锁相回路电路的电气参数。
在本发明的一范例实施例中，所述抖动信号的频率不高于所述第一信号的频率。
在本发明的一范例实施例中，所述控制电路检测所述第三信号以校正所述锁相回路电路的所述电气参数的操作包括：调整所述锁相回路电路的至少一电路参数，以校正所述锁相回路电路的回路频宽或回路抖动峰值。
在本发明的一范例实施例中，所述控制电路调整所述锁相回路电路的所述电路参数的操作包括：调整所述锁相回路电路的闭回路路径上的电流、阻抗及增益的至少其中之一。
在本发明的一范例实施例中，所述控制电路检测所述第三信号以校正所述锁相回路电路的所述电气参数的操作包括：检测所述第三信号的信号质量评估信息；以及根据所述信号质量评估信息校正所述锁相回路电路的所述电气参数。
在本发明的一范例实施例中，所述控制电路检测所述第三信号的所述信号质量评估信息的操作包括：获得所述第三信号的量测值，其中所述量测值反映出所述第三信号的眼宽、所述第三信号的眼高及所述第三信号的抖动值的其中之一。
在本发明的一范例实施例中，所述控制电路检测所述第三信号以校正所述锁相回路电路的所述电气参数的操作包括：将所述抖动信号的频率设定为第一频率；在对根据所述第一信号与具有所述第一频率的所述抖动信号产生的所述第二信号进行所述锁相操作后，获得所述第三信号的第一量测值；根据所述第一量测值决定目标值；将所述抖动信号的所述频率设定为第二频率，其中所述第二频率不同于所述第一频率；在对根据所述第一信号与具有所述第二频率的所述抖动信号产生的第二信号进行所述锁相操作后，获得所述第三信号的第二量测值；以及根据所述目标值与所述第二量测值校正所述锁相回路电路的所述电气参数。
在本发明的一范例实施例中，所述第一信号为交握阶段中用以建立所述主机系统与所述存储器储存装置之间的连线的初始信号。
在本发明的一范例实施例中，所述第一信号为测试阶段中用以校正所述锁相回路电路的测试信号。
在本发明的一范例实施例中，所述抖动信号用以调整所述第一信号使得所述第二信号的比特流的至少一上升缘或至少一下降缘有不同量的时间位移。
基于上述，在从主机系统接收到第一信号后，可根据第一信号与存储器储存装置自身产生的抖动信号产生第二信号。在对第二信号执行锁相操作以产生第三信号后，可检测第三信号以校正锁相回路电路的电气参数。藉此，可提高对于锁相回路电路的电气参数的校正效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所示出的连接接口电路的示意图。
图2是根据本发明的另一范例实施例所示出的连接接口电路的示意图。
图3A是根据本发明的一范例实施例所示出的控制电路的示意图。
图3B是根据本发明的一范例实施例所示出的第三信号的示意图。
图3C是根据本发明的一范例实施例所示出的频率对应量测值的曲线图。
图4与图5是根据本发明的范例实施例所示出的执行锁相回路电路的校正的时机的示意图。
图6是根据本发明的一范例实施例所示出的锁相回路电路校正方法的流程图。
图7是根据本发明的一范例实施例所示出的主机系统、存储器储存装置及输入/输出(I/O)装置的示意图。
图8是根据本发明的另一范例实施例所示出的主机系统、存储器储存装置及I/O装置的示意图。
图9是根据本发明的另一范例实施例所示出的主机系统与存储器储存装置的示意图。
图10是根据本发明的一范例实施例所示出的存储器储存装置的结构示意图。
附图标号说明
10、20：连接接口电路
11、22：抖动产生电路
12、23：锁相回路电路
13、24、34：控制电路
14、21：抖动控制电路
231：相位检测器电路
232：充电泵电路
233：压控振荡器电路
234：回路滤波器电路
341：信号质量检测电路
342：缓冲器
343：决策电路
S601：步骤(从主机系统接收第一信号)
S602：步骤(由存储器储存装置产生抖动信号)
S603：步骤(根据第一信号与抖动信号产生第二信号)
S604：步骤(由锁相回路电路对第二信号执行锁相操作以产生第三信号)
S605：步骤(检测第三信号以校正锁相回路电路的电气参数)
71、91：主机系统
710：系统总线
711：处理器
712：随机存取存储器
713：只读存储器
714：数据传输接口
72：输入/输出(I/O)装置
80：主机板
801：U盘
802：存储卡
803：固态硬盘
804：无线存储器储存装置
805：全球定位系统模块
806：网络接口卡
807：无线传输装置
808：键盘
809：屏幕
810：喇叭
92：SD卡
93：CF卡
94：嵌入式储存装置
941：嵌入式多媒体卡
942：嵌入式多芯片封装储存装置
1002：连接接口单元
1004：存储器控制电路单元
1006：可复写式非易失性存储器模块
具体实施方式
以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。又实施例之间也允许有适当的结合。在本案说明书全文(包括申请专利范围)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。
图1是根据本发明的一范例实施例所示出的连接接口电路的示意图。请参照图1，连接接口电路10包括抖动产生电路11、锁相回路电路12、控制电路13及抖动控制电路14。抖动产生电路11连接至锁相回路电路12与抖动控制电路14。控制电路13连接至锁相回路电路12与抖动控制电路14。
抖动控制电路14用以产生信号(也称为抖动信号)SJ并将信号SJ提供至抖动产生电路11。抖动产生电路11可接收来自主机系统的信号(也称为第一信号)S1以及信号SJ。在一范例实施例中，信号S1可为差动(differential)信号或非差动信号。例如，信号S1可包括振幅相同但相位相反的两个信号。在一范例实施例中，信号SJ可视为人为和/或刻意产生的噪声。例如，信号SJ可为弦波、方波、三角波或由上述基本波组合而成的具有固定周期的信号。在一范例实施例中，信号SJ的频率(也称为时脉频率)不高于信号S1的频率。例如，信号SJ的频率可为3.5MHz，且信号S1的频率可为100MHz。然而，在另一范例实施例中，信号SJ与S1的频率皆可视实际需求调整。
抖动产生电路11可根据信号S1与信号SJ产生信号(也称为第二信号)S2。其中，抖动产生电路11可依信号SJ调整信号S1使得信号S2的比特流的至少一个上升缘或/和至少一个下降缘有不同量的时间位移。例如，抖动产生电路11可通过加法器(adder)、插入器(injector)或电压控制延迟电路等逻辑电路元件将信号SJ反映至信号S1以产生信号S2。换言之，通过将信号SJ反映至信号S1，可随机改变信号S1的频率、振幅、周期或其他电气参数。
锁相回路电路12可从抖动产生电路11接收信号S2。锁相回路电路12可对信号S2执行锁相操作以产生信号(也称为第三信号)S3。例如，锁相回路电路12为一反馈电路，且锁相回路电路12可锁定信号S2与S3的频率与相位。例如，通过锁相回路电路12，信号S3的频率与相位可分别趋近于信号S2的频率与相位。
控制电路13可检测信号S3以校正锁相回路电路12的回路频宽和/或回路抖动峰值(loop jitter peaking)等电气参数。例如，根据所检测的信号S3，控制电路13可输出信号(也称为控制信号)SC至锁相回路电路12。信号SC用以指示锁相回路电路12使用或调整特定电路参数。根据信号SC，锁相回路电路12可自动地使用或调整特定电路参数，从而对锁相回路电路12的电气参数进行校正。此外，控制电路13也可以控制抖动控制电路14以调整信号SJ的频率、振幅、周期或其他电气参数。
传统上，锁相回路电路12的回路频宽等电气参数容易受到外在环境(例如温度)、进程误差或电压变化而相应地变化，使得锁相回路的回路频宽校正不易。然而，在图1的范例实施例中，在将信号SJ反映至信号S1之后，通过对信号S3进行检测并根据检测结果调整锁相回路电路12的电路参数，可有效对锁相回路电路12的回路频宽和/或回路抖动峰值等电气参数进行校正。
图2是根据本发明的另一范例实施例所示出的连接接口电路的示意图。请参照图2，连接接口电路20包括抖动控制电路21、抖动产生电路22、锁相回路电路23及控制电路24。抖动控制电路21用以提供信号SJ。例如，抖动控制电路21可相同或相似于图1的范例实施例中的抖动控制电路14。
抖动产生电路22可接收信号S1与SJ并根据信号S1与SJ产生信号S2。例如，抖动产生电路22可将信号SJ反映至信号S1，藉以影响信号S2的频率、振幅、周期或其他电气参数。在一范例实施例中，抖动产生电路22可包括一电压控制延迟电路。电压控制延迟电路可为一延迟线(delay line)电路并包括多个延迟元件。电压控制延迟电路可接收信号S1并根据信号SJ对信号S1进行延迟以输出经延迟的信号S1(即信号S2)。藉此，信号SJ可用于控制信号S1(或信号S2)的频率、振幅、周期或其他电气参数。
锁相回路电路23包括相位检测器(phase detector,PD)电路231、充电泵(chargepump,CP)电路232、压控振荡器(voltage controlled oscillator,VCO)电路233及回路滤波器(loop filter,LP)电路234。充电泵电路232连接至相位检测器电路231、压控振荡器电路233及回路滤波器电路234。相位检测器电路231用以比较信号S2与信号S3的相位。充电泵电路232用以根据相位检测器电路231的比较结果输出表示升压(boost)或降压(buck)的信号Vout。
回路滤波器电路234为低通滤波器(lowpass filter,LPF)并且用以滤除信号Vout的高频噪声(high frequency noise)。例如，回路滤波器电路234可包括电阻Rf及电容Cf。电阻Rf的第一端接收信号Vout。电阻Rf的第二端连接电容Cf的第一端，且电容Cf的第二端连接至参考电位(例如，接地)。须注意的是，在另一范例实施例中，回路滤波器电路234的电路结构可视实际需求加以调整。
压控振荡器电路233用以根据信号Vout输出信号S3，且信号S3的频率受控于信号Vout。例如，当信号Vout的电压增加时，信号S3的频率可能提高。当信号Vout的电压降低时，信号S3的频率可能降低。此外，压控振荡器电路233可将信号S3反馈至相位检测器电路231。
控制电路24用以检测信号S3。在一范例实施例中，控制电路13可检测信号S3的信号质量评估信息。例如，控制电路13可检测信号S3并获得信号S3的一个量测值作为信号S3的信号质量评估信息。此量测值可反映出信号S3的眼宽(eye width)、信号S3的眼高(eyehigh)及信号S3的抖动值(或抖动大小)的至少其中之一。
一般来说，信号S3的眼宽越宽和/或眼高越宽，对于信号S3的取样越容易且越精确。反之，若信号S3的眼宽越窄和/或眼高越窄，则对于信号S3的取样越困难且越不精确。例如，信号S3的眼宽和/或眼高可通过描绘信号S3的眼图或对信号S3执行其他信号分析手段而获得。
根据信号S3的信号质量评估信息，控制电路24可输出信号SC。根据信号SC，锁相回路电路23的特定电路参数可被调整。例如，根据信号SC，锁相回路电路23的闭回路(closeloop)路径上的电流、阻抗及增益的至少其中一者可被调整。以图2为例，相位检测器电路231、充电泵电路232、压控振荡器电路233及回路滤波器电路234皆位于锁相回路电路23的闭回路路径上。因此，根据信号SC，相位检测器电路231的增益(Kpd)、流经充电泵电路232的电流(Icp)、回路滤波器电路234的阻抗和/或调整压控振荡器电路233的增益(Kvco)皆可被调整，以对锁相回路电路23的回路频宽和/或回路抖动峰值等电气参数进行校正。
图3A是根据本发明的一范例实施例所示出的控制电路的示意图。请参照图2与图3A，控制电路34包括信号质量检测电路341、缓冲器342及决策电路343。信号质量检测电路341连接至缓冲器342与决策电路343。信号质量检测电路341用以接收信号S3并对信号S3进行分析以获得信号S3的一个量测值(即信号质量评估信息)。
在校正锁相回路电路23时，决策电路343可产生指示使用不同电路参数的信号SC。此外，在校正锁相回路电路23时，决策电路343也可对信号SJ的频率进行调整。对应于锁相回路电路23的特定电路参数被改变和/或信号SJ的频率被调整，信号S3的眼宽、眼高及抖动值的至少其中一者可能对应地改变。信号质量检测电路341可持续对信号S3进行检测与分析并获得相应的量测值。信号质量检测电路341可将所测得的量测值与当时采用的参数设定(例如电路参数和/或信号SJ的频率)进行配对并储存至缓冲器342。决策电路343可从缓冲器342中读取并比较所储存的量测值。在连续调整锁相回路电路23的特定电路参数和/或信号SJ的频率后，决策电路343可根据缓冲器342中储存的量测值来产生信号SC。例如，根据缓冲器342中储存的某一量测值(例如最大眼宽值、最大眼高值或最小抖动值)所产生的信号SC，决策电路343可指示锁相回路电路23使用特定电路参数(例如，调整压控振荡器电路233的增益至特定值)，以稳定锁相回路电路23的回路频宽和/或将锁相回路电路23的回路频宽控制在特定范围。
在图2与图3的一范例实施例中，决策电路343可指示抖动控制电路21将信号SJ的频率设定为某一频率(也称为第一频率)。根据信号S1与具有第一频率的信号SJ，抖动产生电路22可产生信号S2。锁相回路电路23可对信号S2执行锁相操作以产生信号S3。信号质量检测电路341可分析信号S3以获得信号S3的一个量测值(也称为第一量测值)并将第一量测值记录于缓冲器342。此第一量测值可反映出基于使用具有第一频率的信号SJ而产生的第三信号(或第二信号)的眼宽、眼高或抖动值。
在获得第一量测值之后，决策电路343可根据第一量测值决定一个目标值并将此目标值记录于缓冲器342。然后，决策电路343可指示抖动控制电路21将信号SJ的频率设定为另一频率(也称为第二频率)。根据信号S1与具有第二频率的信号SJ，抖动产生电路22可产生信号S2。锁相回路电路23可对信号S2执行锁相操作以产生信号S3。信号质量检测电路341可分析信号S3以获得信号S3的另一个量测值(也称为第二量测值)并将第二量测值记录于缓冲器342。此第二量测值可反映出基于使用具有第二频率的信号SJ而产生的第三信号(或第二信号)的眼宽、眼高或抖动值。决策电路343可根据目标值与第二量测值来校正锁相回路电路23的电气参数。
图3B是根据本发明的一范例实施例所示出的第三信号的示意图。图3C是根据本发明的一范例实施例所示出的频率对应量测值的曲线图。
请参照图3B与图3C，对于信号S3的一个眼来说，脉宽UI等于眼宽EW与抖动值(G1+G2)的和。图3B中的斜线(或抖动)部分表示信号S3的抖动。第一频率(例如1MHz)对应于功率0db(低频)。第二频率(例如3.5MHz)对应于功率-3db(目标频宽)。第一量测值反映出基于使用具有第一频率的信号SJ而产生的第三信号的抖动值。第二量测值反映出基于使用具有第二频率的信号SJ而产生的第三信号的抖动值。假设当信号SJ的频率为第一频率时所测得的第一量测值为100皮秒(picosecond)，则可将第一量测值乘上0.707(-3db)而获得目标值为70皮秒。
在调整信号SJ的频率为第二频率并测得第二量测值后，若第二量测值不等于(或不接近)目标值，则锁相回路电路23的一或多个电路参数可被持续调整。在调整锁相回路电路23的一或多个电路参数后，若所测得的第二量测值等于(或接近)目标值，表示完成锁相回路电路23的回路频宽和/或回路抖动峰值等电气参数的校正。
在图3A的一范例实施例中，信号质量检测电路341可包括眼宽检测器和/或眼高检测器。此外，控制电路13、24或34可包括取样电路、触发器、比较器、微处理器、微控制器和/或嵌入式控制器等逻辑电路元件，以实现前述功能。
须注意的是，虽然图3B与图3C的范例实施例是以第三信号的抖动值作为信号质量评估信息的范例，然而，本发明并不限制信号质量评估信息的类型。在另一范例实施例中，其余与第三信号的信号质量相关的信息(第三信号的眼宽或眼高)皆可作为信号质量评估信息。随着信号质量评估信息的类型改变，控制电路的内部电路及其功能也可相应改变。此外，前述范例实施例中提及的电路元件连接关系仅为范例，非用以限定本发明。在另一范例实施例中，更多的电路元件也可以加入至所述连接接口电路中以提供额外功能，视实际需求而定。
在前述范例实施例中，连接接口电路10和/或20可设置在存储器储存装置中，以接收来自主机系统的信号S1。图4与图5是根据本发明的范例实施例所示出的执行锁相回路电路的校正的时机的示意图。在一范例实施例中，锁相回路电路12和/或23的校正操作可在存储器储存装置本身的测试阶段中执行，如图4所示。例如，此测试阶段可以是存储器储存装置出厂前或维修时。在图4的范例实施例中，主机系统例如为测试主机，且信号S1例如为此测试阶段中用以校正锁相回路电路12和/或23的测试信号。
在一范例实施例中，锁相回路电路12和/或23的校正操作可在存储器储存装置与主机系统之间的交握阶段中(即时间点T0至T1之间)执行，如图5所示。在此交握阶段中，存储器储存装置与主机系统之间会相互传递初始信号(也称为交握信号)以建立连线。换言之，在图5的范例实施例中，所传递的信号S1为交握阶段中用以建立主机系统与存储器储存装置之间的连线的初始信号。在完成交握阶段(即时间点T1之后)之后，可进入传输阶段(即时间点T1至T2之间)。在传输阶段中，存储器储存装置可利用经校正的锁相回路电路12和/或23来解析来自主机系统的数据信号。
图6是根据本发明的一范例实施例所示出的锁相回路电路校正方法的流程图。请参照图6，在步骤S601中，从主机系统接收第一信号。在步骤S602中，由存储器储存装置产生抖动信号。在步骤S603中，根据第一信号与抖动信号产生第二信号。在步骤S604中，由锁相回路电路对第二信号执行锁相操作以产生第三信号。在步骤S605中，检测第三信号以校正锁相回路电路的电气参数。
然而，图6中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图6中各步骤可以实际制作为多个程序代码或是电路，本发明不加以限制。此外，图6的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
一般而言，存储器储存装置(也称，存储器储存系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器储存装置是与主机系统一起使用，以使主机系统可将数据写入至存储器储存装置或从存储器储存装置中读取数据。
图7是根据本发明的一范例实施例所示出的主机系统存储器储存装置及输入/输出(I/O)装置的示意图。图8是根据本发明的另一范例实施例所示出的主机系统、存储器储存装置及I/O装置的示意图。
请参照图7与图8，主机系统71一般包括处理器711、随机存取存储器(randomaccess memory,RAM)712、只读存储器(read only memory,ROM)713及数据传输接口714。处理器711、随机存取存储器712、只读存储器713及数据传输接口714皆连接至系统总线(system bus)710。
在本范例实施例中，主机系统71是通过数据传输接口714与存储器储存装置70连接。例如，主机系统71可经由数据传输接口714将数据储存至存储器储存装置70或从存储器储存装置70中读取数据。此外，主机系统71是通过系统总线710与I/O装置72连接。例如，主机系统71可经由系统总线710将输出信号传送至I/O装置72或从I/O装置72接收输入信号。
在本范例实施例中，处理器711、随机存取存储器712、只读存储器713及数据传输接口714可设置在主机系统71的主机板80上。数据传输接口714的数目可以是一或多个。通过数据传输接口714，主机板80可以经由有线或无线方式连接至存储器储存装置70。存储器储存装置70可例如是U盘801、存储卡802、固态硬盘(Solid State Drive,SSD)803或无线存储器储存装置804。无线存储器储存装置804可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器储存装置、无线传真(WiFi)存储器储存装置、蓝牙(Bluetooth)存储器储存装置或低功耗蓝牙存储器储存装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器储存装置。此外，主机板80也可以通过系统总线710连接至全球定位系统(Global Positioning System,GPS)模块805、网络接口卡806、无线传输装置807、键盘808、屏幕809、喇叭810等各式I/O装置。例如，在一范例实施例中，主机板80可通过无线传输装置807存取无线存储器储存装置804。
在一范例实施例中，所提及的主机系统为可实质地与存储器储存装置配合以储存数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图9是根据本发明的另一范例实施例所示出的主机系统与存储器储存装置的示意图。请参照图9，在另一范例实施例中，主机系统91也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器储存装置90可为其所使用的安全数字(SecureDigital,SD)卡92、小型快闪(Compact Flash,CF)卡93或嵌入式储存装置94等各式非易失性存储器储存装置。嵌入式储存装置94包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)941和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)储存装置942等各类型将存储器模块直接连接于主机系统的基板上的嵌入式储存装置。
图10是根据本发明的一范例实施例所示出的存储器储存装置的结构示意图。
请参照图10，存储器储存装置1000包括连接接口单元1002、存储器控制电路单元1004与可复写式非易失性存储器模块1006。须注意的是，连接接口单元1002可包含图1的范例实施例中的连接接口电路10或图2的范例实施例中的连接接口电路20。
连接接口单元1002用以将存储器储存装置70连接至主机系统71。在本范例实施例中，连接接口单元1002是相容于串行高级附件(Serial Advanced TechnologyAttachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元1002也可以是符合并行高级附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(UltraHigh Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元1002可与存储器控制电路单元1004封装在一个芯片中，或者连接接口单元1002是布设于一包含存储器控制电路单元1004的芯片外。
存储器控制电路单元1004用以执行以硬件型式或固件型式实际制作的多个逻辑闸或控制指令并且根据主机系统71的指令在可复写式非易失性存储器模块1006中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块1006是连接至存储器控制电路单元1004并且用以储存主机系统71所写入的数据。可复写式非易失性存储器模块1006可以是单阶记忆胞(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个记忆胞中可储存1个比特的快闪存储器模块)、多阶记忆胞(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个记忆胞中可储存2个比特的快闪存储器模块)、复数阶记忆胞(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个记忆胞中可储存3个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块1006中的每一个记忆胞是以电压(以下也称为临界电压)的改变来储存一或多个比特。具体来说，每一个记忆胞的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变记忆胞的临界电压。此改变记忆胞的临界电压的操作也称为“把数据写入至记忆胞”或“程序化(programming)记忆胞”。随着临界电压的改变，可复写式非易失性存储器模块1006中的每一个记忆胞具有多个储存状态。通过施予读取电压可以判断一个记忆胞是属于哪一个储存状态，藉此取得此记忆胞所储存的一或多个比特。
在本范例实施例中，可复写式非易失性存储器模块1006的记忆胞会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字元线上的记忆胞会组成一或多个实体程序化单元。若每一个记忆胞可储存2个以上的比特，则同一条字元线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一记忆胞的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，并且一记忆胞的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以储存使用者数据，而冗余比特区用以储存系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的记忆胞。例如，实体抹除单元为实体区块(block)。
综上所述，在从主机系统接收到第一信号后，可根据第一信号与存储器储存装置自身产生的抖动信号产生第二信号。在对第二信号执行锁相操作以产生第三信号后，可检测第三信号以校正锁相回路电路的电气参数。藉此，可提高对于锁相回路电路的电气参数的校正效率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当以权利要求所界定的范围为准。
Claims (30)
1.一种锁相回路电路校正方法，用于包括可复写式非易失性存储器模块的存储器储存装置，所述锁相回路电路校正方法包括：
从主机系统接收第一信号；
由所述存储器储存装置产生抖动信号；
根据所述第一信号与所述抖动信号产生第二信号；
由锁相回路电路对所述第二信号执行锁相操作以产生第三信号；以及
检测所述第三信号以校正所述锁相回路电路的电气参数。
2.根据权利要求1所述的锁相回路电路校正方法，其中所述抖动信号的频率不高于所述第一信号的频率。
3.根据权利要求1所述的锁相回路电路校正方法，其中检测所述第三信号以校正所述锁相回路电路的所述电气参数的步骤包括：
调整所述锁相回路电路的至少电路参数，以校正所述锁相回路电路的回路频宽或回路抖动峰值。
4.根据权利要求3所述的锁相回路电路校正方法，其中调整所述锁相回路电路的所述至少电路参数的步骤包括：
调整所述锁相回路电路的闭回路路径上的电流、阻抗及增益的至少其中之一。
5.根据权利要求1所述的锁相回路电路校正方法，其中检测所述第三信号以校正所述锁相回路电路的所述电气参数的步骤包括：
检测所述第三信号的信号质量评估信息；以及
根据所述信号质量评估信息校正该锁相回路电路的所述电气参数。
6.根据权利要求5所述的锁相回路电路校正方法，其中检测所述第三信号的所述信号质量评估信息的步骤包括：
获得所述第三信号的量测值，其中所述量测值反映出所述第三信号的眼宽、所述第三信号的眼高及所述第三信号的抖动值的其中之一。
7.根据权利要求1所述的锁相回路电路校正方法，其中检测所述第三信号以校正所述锁相回路电路的所述电气参数的步骤包括：
将所述抖动信号的频率设定为第一频率；
在对根据所述第一信号与具有所述第一频率的所述抖动信号产生的所述第二信号进行所述锁相操作后，获得所述第三信号的第一量测值；
根据所述第一量测值决定目标值；
将所述抖动信号的所述频率设定为第二频率，其中所述第二频率不同于所述第一频率；
在对根据所述第一信号与具有所述第二频率的所述抖动信号产生的第二信号进行所述锁相操作后，获得所述第三信号的第二量测值；以及
根据所述目标值与所述第二量测值校正所述锁相回路电路的所述电气参数。
8.根据权利要求1所述的锁相回路电路校正方法，其中所述第一信号为交握阶段中用以建立所述主机系统与所述存储器储存装置之间的连线的初始信号。
9.根据权利要求1所述的锁相回路电路校正方法，其中所述第一信号为测试阶段中用以校正所述锁相回路电路的测试信号。
10.根据权利要求1所述的锁相回路电路校正方法，其中所述抖动信号用以调整所述第一信号使得所述第二信号的比特流的至少上升缘或至少下降缘有不同量的时间位移。
11.一种存储器储存装置，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述连接接口单元包括锁相回路电路，
其中所述连接接口单元用以从所述主机系统接收第一信号，
其中所述连接接口单元还用以产生抖动信号，
其中所述连接接口单元还用以根据所述第一信号与所述抖动信号产生第二信号，
其中所述锁相回路电路用以对所述第二信号执行锁相操作以产生第三信号，
其中所述连接接口单元还用以检测所述第三信号以校正所述锁相回路电路的电气参数。
12.根据权利要求11所述的存储器储存装置，其中所述抖动信号的频率不高于所述第一信号的频率。
13.根据权利要求11所述的存储器储存装置，其中所述连接接口单元检测所述第三信号以校正所述锁相回路电路的所述电气参数的操作包括：
调整所述锁相回路电路的至少电路参数，以校正所述锁相回路电路的回路频宽或回路抖动峰值。
14.根据权利要求13所述的存储器储存装置，其中所述连接接口单元调整所述锁相回路电路的所述至少电路参数的操作包括：
调整所述锁相回路电路的闭回路路径上的电流、阻抗及增益的至少其中之一。
15.根据权利要求11所述的存储器储存装置，其中所述连接接口单元检测所述第三信号以校正所述锁相回路电路的所述电气参数的操作包括：
检测所述第三信号的信号质量评估信息；以及
根据所述信号质量评估信息校正所述锁相回路电路的所述电气参数。
16.根据权利要求15所述的存储器储存装置，其中所述连接接口单元检测所述第三信号的所述信号质量评估信息的操作包括：
获得所述第三信号的量测值，其中所述量测值反映出所述第三信号的眼宽、所述第三信号的眼高及所述第三信号的抖动值的其中之一。
17.根据权利要求11所述的存储器储存装置，其中所述连接接口单元检测所述第三信号以校正所述锁相回路电路的所述电气参数的操作包括：
将所述抖动信号的频率设定为第一频率；
在对根据所述第一信号与具有所述第一频率的所述抖动信号产生的所述第二信号进行所述锁相操作后，获得所述第三信号的第一量测值；
根据所述第一量测值决定目标值；
将所述抖动信号的所述频率设定为第二频率，其中所述第二频率不同于所述第一频率；
在对根据所述第一信号与具有所述第二频率的所述抖动信号产生的第二信号进行所述锁相操作后，获得所述第三信号的第二量测值；以及
根据所述目标值与所述第二量测值校正所述锁相回路电路的所述电气参数。
18.根据权利要求11所述的存储器储存装置，其中所述第一信号为交握阶段中用以建立所述主机系统与所述存储器储存装置之间的连线的初始信号。
19.根据权利要求11所述的存储器储存装置，其中所述第一信号为测试阶段中用以校正所述锁相回路电路的测试信号。
20.根据权利要求11所述的存储器储存装置，其中所述抖动信号用以调整所述第一信号使得所述第二信号的比特流的至少上升缘或至少下降缘有不同量的时间位移。
21.一种连接接口电路，用于将存储器储存装置连接至主机系统，所述连接接口电路包括：
抖动控制电路，用以产生抖动信号；
抖动产生电路，连接所述抖动控制电路并且用以接收来自所述主机系统的第一信号并根据所述第一信号与所述抖动信号产生第二信号；
锁相回路电路，连接至所述抖动产生电路并且用以对所述第二信号执行锁相操作以产生第三信号；以及
控制电路，连接至所述锁相回路电路与所述抖动控制电路并且用以检测所述第三信号以校正所述锁相回路电路的电气参数。
22.根据权利要求21所述的连接接口电路，其中所述抖动信号的频率不高于所述第一信号的频率。
23.根据权利要求21所述的连接接口电路，其中所述控制电路检测所述第三信号以校正所述锁相回路电路的所述电气参数的操作包括：
调整所述锁相回路电路的至少电路参数，以校正所述锁相回路电路的回路频宽或回路抖动峰值。
24.根据权利要求23所述的连接接口电路，其中所述控制电路调整所述锁相回路电路的所述至少电路参数的操作包括：
调整所述锁相回路电路的闭回路路径上的电流、阻抗及增益的至少其中之一。
25.根据权利要求21所述的连接接口电路，其中所述控制电路检测所述第三信号以校正所述锁相回路电路的所述电气参数的操作包括：
检测所述第三信号的信号质量评估信息；以及
根据所述信号质量评估信息校正所述锁相回路电路的所述电气参数。
26.根据权利要求25所述的连接接口电路，其中所述控制电路检测所述第三信号的所述信号质量评估信息的操作包括：
获得所述第三信号的量测值，其中所述量测值反映出所述第三信号的眼宽、所述第三信号的眼高及所述第三信号的抖动值的其中之一。
27.根据权利要求21所述的连接接口电路，其中所述控制电路检测所述第三信号以校正所述锁相回路电路的所述电气参数的操作包括：
将所述抖动信号的频率设定为第一频率；
在对根据所述第一信号与具有所述第一频率的所述抖动信号产生的所述第二信号进行所述锁相操作后，获得所述第三信号的第一量测值；
根据所述第一量测值决定目标值；
将所述抖动信号的所述频率设定为第二频率，其中所述第二频率不同于所述第一频率；
在对根据所述第一信号与具有所述第二频率的所述抖动信号产生的第二信号进行所述锁相操作后，获得所述第三信号的第二量测值；以及
根据所述目标值与所述第二量测值校正所述锁相回路电路的所述电气参数。
28.根据权利要求21所述的连接接口电路，其中所述第一信号为交握阶段中用以建立所述主机系统与所述存储器储存装置之间的连线的初始信号。
29.根据权利要求21所述的连接接口电路，其中所述第一信号为测试阶段中用以校正所述锁相回路电路的测试信号。
30.根据权利要求21所述的连接接口电路，其中所述抖动信号用以调整所述第一信号使得所述第二信号的比特流的至少上升缘或至少下降缘有不同量的时间位移。
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