TWI762384B - 用於在記憶裝置中進行系統上鎖相環管理的方法以及設備 - Google Patents

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Abstract

本發明提供一種用於在記憶裝置中進行系統上鎖相環(簡稱PLL)管理的方法和設備。該方法可以包含：利用該記憶體控制器內的處理電路設定記憶體控制器內的傳輸介面電路的暫存器電路中所儲存的多個參數中的多個控制參數，以控制該傳輸介面電路的PLL的參數調整；利用修整控制電路根據該多個控制參數進行PLL的參數調整，以調整該多個參數中的一組電壓參數，以優化壓控振盪器的控制電壓；在PLL的參數調整的期間，利用修整控制電路在暫存器電路中產生並儲存多個處理結果，以供被發送回處理電路，以完成PLL的參數調整，從而實現記憶裝置的系統上PLL管理。

Description

用於在記憶裝置中進行系統上鎖相環管理的方法以及設備
本發明涉及記憶裝置(memory device)控制，尤其涉及一種用於在一記憶裝置中進行系統上(On-System)鎖相環(Phase-Locked Loop,PLL)管理的方法，以及相關的設備(apparatus)諸如該記憶裝置、其控制器、包含該記憶裝置的一電子裝置等。
一記憶裝置可包含用於儲存資料的快閃記憶體，並且存取該快閃記憶體的管理很複雜。該記憶裝置可包含一物理層(physical layer,PHY)電路，以供進行與一主機裝置(host device)的通信。為了實現高資料速率(data rate)諸如10吉位元每秒(gigabits per second，簡稱Gbps)或更高的資料速率，該物理層電路中典型地需要具有低相位噪聲(phase noise)能力的鎖相環(PLL)。相關技術嘗試更正某些問題諸如相位噪聲等，但是引入了進一步的問題。因此，需要一種新穎的方法以及相關的架構，以在沒有副作用或較不可能帶來副作用之狀況下來解決這些問題。
因此，本發明的一個目的是提供一種用於在一記憶裝置中進行系統上(On-System)鎖相環(Phase-Locked Loop,PLL)管理的方法，以及提供相關的設備(apparatus)諸如該記憶裝置、其控制器、包含該記憶裝置的一電子裝置等，以解決上述問題。
本發明的另一個目的是提供一種用於在記憶裝置中進行系統內PLL管理的方法，以及提供相關的設備諸如該記憶裝置、其控制器、包含該記憶裝置的一電子裝置等，以提升整體效能。
本發明的至少一實施例提供了一種用於在一記憶裝置中進行系統上鎖相環管理的方法，其中該方法是被應用於(applied to)該記憶裝置的一記憶體控制器。該記憶裝置可包含該記憶體控制器和一非揮發性(non-volatile,NV)記憶體，而該非揮發性記憶體可包含至少一非揮發性記憶體元件(例如一或多個非揮發性記憶體元件)。該方法可包含：利用該記憶體控制器內的一處理電路設定該記憶體控制器內的一傳輸介面電路的一暫存器電路中所儲存的多個參數中的多個控制參數，以控制該傳輸介面電路的一鎖相環的參數調整，其中，該傳輸介面電路包含一物理層(physical layer,PHY)電路，並且該物理層電路包含該鎖相環、一修整控制(trimming control)電路和該暫存器電路，其中該鎖相環中的一壓控振盪器(voltage controlled oscillator,VCO)是用一壓控晶體振盪器(voltage controlled crystal oscillator,VCXO)實現，且該修整控制電路用於對該鎖相環進行修整控制，以支持使用該壓控晶體振盪器的該鎖相環的優化，其中該鎖相環的該優化包含該鎖相環的該參數調整；利用該修整控制電路根據該多個控制參數進行該鎖相環的該參數調整，以調整該多個參數中的一組電壓參數，以優化該壓控振盪器的一控制電壓，其中該控制電壓對應於該組電壓參數，且該壓控振盪器的振盪頻率對應於該控制電壓；以及在該鎖相環的該參數調整的期間，因應該鎖相環的該參數調整的至少一預定條件(predetermined condition)被滿足，利用該修整控制電路在該暫存器電路中產生並儲存多個處理結果，以供被發送回該處理電路，以完成該鎖相環的該參數調整，從而實現該記憶裝置的該系統上鎖相環管理。
除了上述方法以外，本發明還提供一種記憶裝置，而該記憶裝置包 含一非揮發性記憶體和一控制器。該非揮發性記憶體被配置成儲存信息，其中該非揮發性記憶體可以包含至少一非揮發性記憶體元件(例如一或多個非揮發性記憶體元件)。該控制器耦接至該非揮發性記憶體，並且該控制器被配置成控制該記憶裝置的操作。另外，控制器包含一處理電路，而該處理電路被配置成根據來自一主機裝置的多個主機命令來控制該控制器，以容許該主機裝置透過該控制器存取該非揮發性記憶體。該控制器另包含耦接至該處理電路的一傳輸介面電路，並且該傳輸介面電路被配置成與該主機裝置進行通信，其中該傳輸介面電路包含一物理層(PHY)電路。該物理層電路包含一鎖相環(PLL)、一修整控制電路和一暫存器電路，其中該物理層電路中的一壓控振盪器(VCO)是用一壓控晶體振盪器(VCXO)實現，且該修整控制電路被配置為對該鎖相環進行修整控制，以支持使用該壓控晶體振盪器的該鎖相環的優化，其中該鎖相環的該優化包含該鎖相環的參數調整。該暫存器電路被配置成儲存該鎖相環的多個參數，並儲存該鎖相環的該參數調整的多個處理結果，其中該多個參數包含多個控制參數。例如，該控制器利用該處理電路設定該多個控制參數，以控制該鎖相環的該參數調整；該控制器利用該修整控制電路根據該多個控制參數進行該鎖相環的該參數調整，以調整該多個參數中的一組電壓參數，以優化該壓控振盪器的一控制電壓，其中該控制電壓對應於該組電壓參數，且該壓控振盪器的振盪頻率對應於該控制電壓；以及在該鎖相環的該參數調整的期間，因應該鎖相環的該參數調整的至少一預定條件被滿足，該控制器利用該修整控制電路在該暫存器電路中產生並儲存該多個處理結果，以供被發送回該處理電路，以完成該鎖相環的該參數調整，從而實現該記憶裝置的系統上鎖相環管理。
根據某些實施例，本發明還提供了相關的電子裝置。該電子裝置可以包含上述記憶裝置，並且可以進一步包含一主機裝置，並且該主機裝置可以耦接至該記憶裝置。該主機裝置可以包含：至少一處理器，被配置成控制該主 機裝置的操作；以及一電源供應電路，耦接至該至少一處理器，用以提供電源至該至少一處理器及該記憶裝置。另外，記憶裝置可以為該主機裝置提供儲存空間。
除了上述方法以外，本發明還提供了一種記憶裝置的控制器，其中該記憶裝置包含該控制器和一非揮發性記憶體。該非揮發性記憶體可包含至少一非揮發性記憶體元件(例如一或多個非揮發性記憶體元件)。另外，控制器包含一處理電路，而該處理電路被配置成根據來自一主機裝置的多個主機命令來控制該控制器，以容許該主機裝置透過該控制器存取該非揮發性記憶體。該控制器另包含耦接至該處理電路的一傳輸介面電路，並且該傳輸介面電路被配置成與該主機裝置進行通信，其中該傳輸介面電路包含一物理層(PHY)電路。該物理層電路包含一鎖相環(PLL)、一修整控制電路和一暫存器電路，其中該物理層電路中的一壓控振盪器(VCO)是用一壓控晶體振盪器(VCXO)實現，且該修整控制電路被配置為對該鎖相環進行修整控制，以支持使用該壓控晶體振盪器的該鎖相環的優化，其中該鎖相環的該優化包含該鎖相環的參數調整。該暫存器電路被配置成儲存該鎖相環的多個參數，並儲存該鎖相環的該參數調整的多個處理結果，其中該多個參數包含多個控制參數。例如，該控制器利用該處理電路設定該多個控制參數，以控制該鎖相環的該參數調整；該控制器利用修整控制電路根據該多個控制參數進行該鎖相環的該參數調整，以調整該多個參數中的一組電壓參數，以優化該壓控振盪器的一控制電壓，其中該控制電壓對應於該組電壓參數，且該壓控振盪器的振盪頻率對應於該控制電壓；以及在該鎖相環的該參數調整的期間，因應該鎖相環的該參數調整的至少一預定條件被滿足，該控制器利用該修整控制電路在該暫存器電路中產生並儲存該多個處理結果，以供被發送回該處理電路，以完成該鎖相環的該參數調整，從而實現該記憶裝置的系統上鎖相環管理。
根據某些實施例，該設備可以包含該電子裝置的至少一部分(例如：一部分或全部)。舉例來說，該設備可以包含該記憶裝置內的該記憶體控制器。在另一個示例中，該設備可以包含該記憶裝置。在某些示例中，該設備可以包含該電子裝置的整體。另外，該記憶裝置的該記憶體控制器可以根據該方法控制該記憶裝置的操作。舉例來說，因應來自該主機裝置的一主機命令諸如一寫入命令，該記憶裝置可以為該主機裝置儲存資料。該記憶裝置可以因應來自該主機裝置的另一主機命令諸如一讀取命令來讀取所儲存的資料，並且向該主機裝置提供從該非揮發性記憶體讀取的資料。此外，該非揮發性記憶體可以包含一或多個非揮發性記憶體元件(例如，一或多個快閃記憶體(Flash memory)裸晶(die)，或一或多個快閃記憶體晶片)。
本發明的方法及相關設備能確保該記憶裝置能在各種情況下妥善地運作。正當高穩定性和低相位噪聲可以藉由使用該壓控晶體振盪器實現該鎖相環中的該壓控振盪器來達成之際，本發明的方法及相關設備可以優化一控制電壓以供控制該壓控振盪器，例如，藉助於針對該壓控振盪器的該控制電壓的一優化工作流程，以確保一極短的安頓(settling)時間和該鎖相環的一準確頻率。另外，本發明的方法及相關設備可以在沒有副作用或較不會帶來副作用的情況下解決相關技術的現有問題。
10:電子裝置
50:主機裝置
52:處理器
54:電源供應電路
100:記憶裝置
110:記憶體控制器
112:微處理器
112C:程式碼
112M:唯讀記憶體
114:控制邏輯電路
116:緩衝記憶體
118:傳輸介面電路
118APP:應用層電路
118MAC:媒體存取控制層電路
118PHY:物理層(PHY)電路
118L:鎖相環(PLL)
118T:修整控制(TC)電路
118R:暫存器(REG)電路
120:非揮發性記憶體
122-1,122-2~122-N:非揮發性記憶體元件
120SYS:系統信息
118V:壓控振盪器(VCO)
RCNT:參考時鐘計數器
TCNT:傳輸(TX)位元時鐘計數器
Refclk:參考時鐘
Vp:電源電壓
Trim_Enable:修整啟用參數
Count_Limit:計數極限
Vref[Trim],Vctrl[Trim]:暫時值
Vref[Result],Vctrl[Result]:結果值
S11~S15,S16A,S16B,S17:步驟
Refclk_Sel:參考時鐘選擇參數
Gear_Speed:齒輪速度
Vstep[ref,ctrl],Vstep:電壓步長
Th_diff:計數差閾值
Timeout_Count:超時計數
Count_diff_max:最大計數差
TCount:循環計數
Count_diff:計數差
Adjust:調整步長
Vref_cur,Vctrl_cur:當前值
Vref_next,Vctrl_next:下一個值
118F:低通濾波器(LPF)
118D:分頻器(DIV)
PD:相位檢測器
Vref:電壓參考參數
Vctrl:電壓控制參數
第1圖為依據本發明一實施例之一電子裝置的示意圖。
第2圖是依據本發明一實施例所繪示的一種用於在一記憶裝置諸如第1圖所示的記憶裝置中進行系統上(On-System)鎖相環(Phase-Locked Loop，簡稱PLL)管理的方法的一控制方案的示意圖。
第3圖是依據本發明一實施例所繪示的用於在該記憶裝置中進行該系統上PLL管理的方法的一工作流程。
第4圖是依據本發明一實施例所繪示的針對第3圖所示的工作流程中的某些操作的某些實施細節的示意圖。
第5圖繪示了該方法所涉及的一PLL的示例。
第1圖為依據本發明一實施例之一種電子裝置10的示意圖，其中電子裝置10包含一主機裝置(host device)50與一記憶裝置100。主機裝置50可以包含：至少一處理器52(例如一或多個處理器)，用來控制主機裝置50之操作；以及一電源供應電路54，耦接至上述至少一處理器52，用來提供電源給上述至少一處理器52與記憶裝置100，以及輸出一或多個驅動電壓至記憶裝置100，其中記憶裝置100可以用來提供儲存空間給主機裝置50，並且從主機裝置50取得該一或多個驅動電壓，作為記憶裝置100之電源。主機裝置50的例子可以包含(但不限於)：多功能行動電話(multifunctional mobile phone)、平板電腦(tablet)、以及個人電腦(personal computer)諸如桌上型電腦與膝上型電腦。記憶裝置100的例子可以包含(但不限於)：固態硬碟(solid state drive,SSD)以及各種嵌入式(embedded)記憶裝置(諸如符合UFS或eMMC規格之嵌入式記憶裝置)。依據本實施例，記憶裝置100可以包含一控制器諸如記憶體控制器110，且可以另包含一非揮發性記憶體(non-volatile memory,NV memory)120，其中該控制器諸如記憶體控制器110是用來為主機裝置50存取(access)非揮發性記憶體120，且非揮發性記憶體120係用來儲存信息。非揮發性記憶體120可以包含至少一非揮發性記憶體元件(NV memory element)(例如一或多個非揮發性記憶體元件)，諸如複數個非揮發性記憶體元件122-1、122-2、...與122-N，其中符號「N」 可以代表大於一的正整數。舉例來說，非揮發性記憶體120可以是一快閃記憶體(Flash memory)，而非揮發性記憶體元件122-1、122-2、...與122-N可以分別是複數個快閃記憶體晶片(Flash memory chip；可以簡稱為快閃晶片)或複數個快閃記憶體裸晶(Flash memory die；可以簡稱為快閃裸晶)，但是本發明不限於此。
如第1圖所示，記憶體控制器110可以包含一處理電路諸如一微處理器112、一儲存單元諸如一唯讀記憶體(Read Only Memory,ROM)112M、一控制邏輯電路114、一緩衝記憶體116與一傳輸介面電路118，其中這些元件中之至少一部分(例如一部分或全部)可透過匯流排彼此耦接。緩衝記憶體116是用一隨機存取記憶體(Random Access Memory,RAM)來實施，例如可以是一靜態隨機存取記憶體(Static RAM,SRAM)，其中該隨機存取記憶體可以用來提供內部儲存空間給記憶體控制器110，例如可以暫時地儲存信息，但是本發明不限於此。另外，本實施例的唯讀記憶體112M是用來儲存一程式碼112C，而微處理器112則是用來執行程式碼112C以控制對非揮發性記憶體120的存取。請注意，程式碼112C也可以被儲存在緩衝記憶體116或任何形式之記憶體內。此外，控制邏輯電路114可以用來控制非揮發性記憶體120。控制邏輯電路114可以包含一錯誤更正碼電路(Error Correction Code circuit，可簡稱為「ECC電路」；未顯示於第1圖)，其可以進行錯誤更正碼編碼(ECC encoding，可簡稱為「ECC編碼」)與錯誤更正碼解碼(ECC decoding，可簡稱為「ECC解碼」)，以保護資料、及/或進行錯誤更正，並且傳輸介面電路118可以符合一特定通信標準(例如，串列高級技術附件(Serial Advanced Technology Attachment,SATA)標準、通用序列匯流排(Universal Serial Bus,USB)標準、快捷外設互聯(Peripheral Component Interconnect Express,PCIE)標準、嵌入式多媒體記憶卡(embedded Multi Media Card,eMMC)標準、或通用快閃記憶體儲存(Universal Flash Storage,UFS)標準)，且可以依據該特定通信標準，與主機裝置50進行通信。
為了更好的理解，傳輸介面電路118可以包含分別對應於多個層的多個子電路，諸如一物理層(physical layer，簡稱PHY)電路118PHY、一媒體存取控制層(media access control layer，簡稱MAC層)電路118MAC和一應用層(application layer)電路118APP，並且，該多個子電路諸如PHY電路118PHY、MAC層電路118MAC和應用層電路118APP等可以藉由控制邏輯等方式來實現。PHY電路118PHY可以包含一鎖相環(Phase-Locked Loop，簡稱PLL)118L、一修整控制(trimming control,TC)電路118T和一暫存器(register,REG)電路118R(於第1圖中可以分別標示為「PLL」、「TC」和「REG」以求簡明)。另外，暫存器電路118R可以包含多個暫存器，並且這些暫存器的至少一部分(例如，一部分或全部)可以被配置成儲存PHY電路118PHY的多個參數，諸如PLL 118L的某些參數。舉例來說，PLL 118L中的一壓控振盪器(voltage controlled oscillator，簡稱VCO；未顯示於第1圖中)可以藉由一壓控晶體振盪器(voltage controlled crystal oscillator，簡稱VCXO)來實現，而不是藉由一非晶體振盪器(non-crystal oscillator)來實現。使用該VCXO有助於達到高資料速率要求，並且可以具有某些優點諸如高穩定性、低相位噪聲等、以及某些缺點諸如窄頻率範圍、電壓靈敏度等。修整控制電路118T可以支持PLL 118L的優化(例如，參數調整)，以減少或消除由於該VCXO引起的不想要的效應。在微處理器112的控制下，記憶裝置100可以進行PLL 118L的該優化以更新在暫存器電路118R中的一或多個參數(例如，PHY電路118PHY的該多個參數中的一或多個參數、及/或PLL 118L的這些參數中的一或多個參數)。於是，傳輸介面電路118可以很容易地在一高資料速率諸如10Gbps或更高的資料速率中操作，以增強電子裝置10的整體效能。
於本實施例中，主機裝置50可以向記憶體控制器110發送複數個主機命令(host command)諸如主機裝置命令(host device command)以及對應的邏輯位址，以間接地存取記憶裝置100內的非揮發性記憶體120。記憶體控制器110 接收該複數個主機命令與邏輯位址，並且將該複數個主機命令分別轉譯成記憶體操作命令(可以稱為操作命令，以求簡明)，且進一步以操作命令控制非揮發性記憶體120讀取、寫入(write)/編程(Program)非揮發性記憶體120內的特定物理位址的記憶單元(memory unit)或資料頁面(page)，其中物理位址關聯於邏輯位址。例如，記憶體控制器110可以產生或更新至少一邏輯對物理位址映射表(logical-to-physical address mapping table，簡稱L2P位址映射表)諸如一或多個L2P位址映射表，以管理物理位址與邏輯位址之間的關係。非揮發性記憶體120可以儲存系統信息120SYS，以供記憶體控制器110控制記憶裝置100的操作。系統信息120SYS的例子可包含(但不限於)：該一或多個L2P位址映射表的一或多個儲存位置(例如一或多個物理位址)、PHY電路118PHY的一或多個參數、以及PLL 118L的一或多個參數。當需要時，記憶體控制器110可以將系統信息120SYS的至少一部分(例如，一部分或全部)加載到緩衝器記憶體116或其它記憶體中。系統信息120SYS可以位於非揮發性記憶體元件122-1內的一預定區域中，諸如一系統區域(system region)，但是本發明不限於此。在某些實施例中，系統信息120SYS可以位於非揮發性記憶體元件122-1、122-2,...和122-N中的任何一個非揮發性記憶體元件內的一預定區域中，諸如一系統區域。
另外，前述的至少一非揮發性記憶體元件(例如，該一或多個非揮發性記憶體元件諸如{122-1,122-2,...,122-N})可包含複數個區塊，其中記憶體控制器110對非揮發性記憶體120進行抹除資料的操作的最小單位可以是區塊，並且記憶體控制器110對非揮發性記憶體120進行寫入資料的操作的最小單位可以是頁面，但是本發明不限於此。例如，非揮發性記憶體元件122-1、122-2、...與122-N中的任一非揮發性記憶體元件122-n(符號「n」可代表區間[1,N]中的任一整數)可以包含一群區塊，且這一群區塊中的一區塊可以包含並且記錄特定數量的頁面，其中，記憶體控制器110可以依據一區塊位址與一頁面位址來存取 這一群區塊中的某一區塊中的某一頁面。對於另一個示例，非揮發性記憶體元件122-n可以包含多個平面(plane)，且該多個平面中的任一平面可以包含一組區塊諸如這一群區塊，其中記憶體控制器110可以依據一平面編號(plane number)、一區塊位址與一頁面位址來存取該多個平面中的某一平面中的某一區塊中的某一頁面。隨著區塊的總數的增加，非揮發性記憶體120的儲存空間可以變得更大。關於製造非揮發性記憶體120，可以利用許多技術，例如：二維(two dimensional，簡稱2D)/平面NAND快閃記憶體技術，其可以將記憶體單元排列成單層；以及三維(three dimensional，簡稱3D)NAND快閃記憶體技術，其可以將記憶體單元排列成多層的垂直堆棧。根據某些實施例，非揮發性記憶體120可以被實現為具有被排列在單層中的記憶體單元的2D/平面NAND快閃記憶體結構。根據某些實施例，非揮發性記憶體120可以被實現為具有被垂直地堆疊的多層記憶體單元的3D NAND快閃記憶體結構。在這種情況下，非揮發性記憶體120的儲存空間可以變得非常大。由於傳輸介面電路118可以很容易地在一高資料速率諸如10Gbps或更高的資料速率中操作，所以當需要在記憶裝置100(例如，非揮發性記憶體120)中存取大量資料時，記憶體控制器110可以保證電子裝置10的整體效能。
第2圖是依據本發明一實施例所繪示的一種用於在一記憶裝置諸如第1圖所示的記憶裝置100中進行系統上(On-System)鎖相環(PLL)管理的方法的一控制方案的示意圖。記憶體控制器110可以被配置為對PLL 118L進行該系統上PLL管理，尤其，在記憶裝置100的一上電(power-up)階段和一適應均衡(adapt equalization)階段的任何階段(例如，每個階段)進行第2圖所示的控制方案的相關操作。舉例來說，微處理器112可以利用其控制邏輯，諸如在微處理器112內的韌體(firmware，簡稱FW)/晶片上系統(System-on-Chip，簡稱SOC)暫存器，來設定某些控制參數以供控制修整控制電路118T。例如，這些控制參 數可以包含：一修整啟用參數Trim_Enable，用於指出PLL修整(例如，PLL參數調整)是否被啟用(enable)；以及一計數極限Count_Limit，用於指出該PLL修整的目標(例如，在該PLL修整的期間，被預期要達到的一目標計數值)。另外，PHY電路118PHY可以利用暫存器電路118R來為修整控制電路118T接收這些控制參數，諸如修整啟用參數Trim_Enable、計數極限Count_Limit等，但是本發明不限於此。例如，PHY電路118PHY可以利用暫存器電路118R來儲存該PLL修整的處理結果，以供透過上述FW/SOC暫存器被發送回微處理器112。
如第2圖所示，位於PHY電路118PHY中並且耦接至修整控制電路118T的一時鐘分頻器模組(標示為「時鐘分頻器」以求簡明)包含PLL 118L。PLL 118L中的前述VCO可以被繪示為VCO 118V，並且可以藉由該VCXO來實現。修整控制電路118T和PLL 118L都可以接收一參考時鐘Refclk，並且參考時鐘Refclk可以從記憶裝置100的一印刷電路板(printed circuit board，簡稱PCB)取得，尤其，透過主機裝置50和記憶裝置100之間的連接，從主機裝置50取得，其中記憶體控制器110和非揮發性記憶體120可以藉由安裝在該PCB上的一或多個晶片來實現。例如，參考時鐘Refclk可以具有多個預定頻率的其中之一，諸如19.2百萬赫茲(megahertz，簡稱MHz)、26MHz、38.4MHz或54MHz(標示為「Refclk=19.2/26/38.4/54MHz」，以便有更好的理解)。另外，該時鐘分頻器模組可以進一步包含一分頻器(frequency divider；未顯示於第2圖)，並且利用該分頻器對PLL 118L的一PLL輸出的頻率進行分頻以產生一傳輸位元時鐘(transmission bit clock，簡稱「TX位元時鐘」)。於是，該TX位元時鐘載有(carry)該PLL輸出的該頻率的一分頻頻率(divided frequency)，並且該分頻頻率是與該PLL輸出的該頻率成正比。
PLL 118L可以被配置為嘗試鎖定到參考時鐘Refclk的一當前頻率(例如，該多個預定頻率的其中之一)上。不論PLL 118L是否進入一穩定狀態，該 TX位元時鐘都載有與該PLL輸出的該頻率成正比的該分頻頻率。當修整啟用參數Trim_Enable指出微處理器112啟用該PLL修整(例如，該PLL參數調整)時，修整控制電路118T可以被配置成根據參考時鐘Refclk和該TX位元時鐘，為微處理器112對PLL 118L(例如，VCO 118V)進行修整控制。如第2圖所示，修整控制電路118T包含分別對應於參考時鐘Refclk和該TX位元時鐘的一參考時鐘計數器RCNT和一TX位元時鐘計數器TCNT。修整控制電路118T可以利用參考時鐘計數器RCNT和TX位元時鐘計數器TCNT來分別監控參考時鐘Refclk和該TX位元時鐘，例如，藉由分別對參考時鐘Refclk和該TX位元時鐘的各自的循環計數(cycle count；也可以稱為週期計數)RCount和TCount(諸如參考時鐘Refclk和該TX位元時鐘分別經歷了多少個週期的循環，分別以其各自的週期為單位來度量)進行計數。
請注意，VCO 118V的一振盪頻率，諸如VCO 118V的振盪器輸出(例如VCO 118V的輸出)的頻率，典型地對應於VCO 118V的一控制電壓，這表示VCO 118V的該振盪頻率可以藉由調整VCO 118V的該控制電壓來調整。例如，VCO 118V的該振盪器輸出可以用來作為PLL 118L的該PLL輸出。另外，PHY電路118PHY的該多個參數可以包含一電壓參考參數Vref和一電壓控制參數Vctrl，用於微調(fine-tune)VCO 118V的該控制電壓。舉例來說，VCO 118V可以被配置為從記憶裝置100內(例如，微處理器112內)的一電源管理電路取得一電源電壓Vp，並且根據電壓參考參數Vref和電壓控制參數Vctrl將電源電壓Vp轉換為VCO 118V的該控制電壓，例如，藉由使用對應於電壓參考參數Vref的一主要(primary)調整電壓Vref(例如，一偏移(offset)電壓)來調整(例如增加或減少)電源電壓Vp、及/或藉由使用對應於電壓控制參數Vctrl的一次要(secondary)調整電壓Vctrl(例如，一微小電壓)來調整(例如增加或減少)電源電壓Vp，其中次要調整電壓Vctrl的絕對值典型地小於主要調整電壓Vref的絕 對值(例如：｜Vctrl｜<｜Vref｜)，並且主要調整電壓Vref的絕對值典型地小於電源電壓Vp(例如：｜Vref｜<Vp)，但是本發明不限於此。
在對PLL 118L(例如，VCO 118V)進行該修整控制的期間，修整控制電路118T可以分別將電壓參考參數Vref和電壓控制參數Vctrl暫時地設定為其暫時值Vref[Trim]和Vctrl[Trim]。例如，暫時值Vref[Trim]可以代表電壓參考參數Vref的多個候選值{Vref[0],Vref[1],...}的其中之一，而暫時值Vctrl[Trim]可以代表電壓控制參數Vctrl的多個候選值{Vctrl[0],Vctrl[1],...}的其中之一。當PLL 118L的該優化(例如，該參數調整)完成時，修整控制電路118T可以從多個候選值{Vref[0],Vref[1],...}中選擇一優化的候選值Vref[ ]作為電壓參考參數Vref的一結果值Vref[Result]，並且從多個候選值{Vctrl[0],Vctrl[1],...}中選擇一優化的候選值Vctrl[ ]作為電壓控制參數Vctrl的一結果值Vctrl[Result[1]。
根據某些實施例，參考時鐘Refclk可以從記憶裝置100的一內部時鐘源取得。例如，該內部時鐘源可以位於記憶體控制器110中，尤其，可以位於PHY電路118PHY外部或位於傳輸介面電路118的外部。對於另一示例，該內部時鐘源可以接收VCO 118V的該振盪器輸出，並且藉由使用該內部時鐘源內的一或多個分頻器將該振盪器輸出轉換為參考時鐘Refclk。
第3圖是依據本發明一實施例所繪示的用於在該記憶裝置中進行該系統上PLL管理的方法的一工作流程。該方法(例如該工作流程)可以被應用於(applied to)第1圖所示的記憶裝置100，尤其，可以被應用於記憶體控制器110及其內部元件。例如，該系統上PLL管理可以包含該PLL修整和相關聯的控制。
在步驟S11中，記憶體控制器110(例如，運行著程式碼112C的微處理器112)可以判定(determine)記憶裝置100是否處於該上電階段或該適應均衡階段(標示為「上電或適應均衡」以求簡明)。如果是(例如，記憶裝置100處於該上電階段和該適應均衡階段的任何階段)，則進入步驟S12；如果否，則 進入步驟S17。舉例來說，記憶裝置100剛剛被上電，且因此處於該上電階段。對於另一示例，記憶裝置100被配置成進行適應均衡(例如，因應功率/速度模式的改變，諸如記憶裝置100與主機裝置50之間的連接的功率/速度模式的改變)，且因此處於該適應均衡階段。
在步驟S12中，記憶體控制器110(例如，修整控制電路118T)可以判定該PLL修整的一修整處理是否被啟用(標示為「修整處理啟用」以求簡明)。如果是，則進入步驟S13；如果否，則進入步驟S17。根據至少一預定規則(例如一或多個預定規則)，運行著程式碼112C的微處理器112可以判定是否啟用該PLL修整(例如，其修整處理)並相應地設定修整啟用參數Trim_Enable。舉例來說，當記憶裝置100是處於該上電階段時，或者當記憶裝置100處於該適應均衡階段並且該適應均衡是初始適應均衡時，運行著程式碼112C的微處理器112可以判定啟用該PLL修整，並且設定修整啟用參數Trim_Enable以指出該PLL修整被啟用，所以修整控制電路118T可以參考修整啟用參數Trim_Enable來判定該PLL修整(例如，其修整處理)被啟用。當記憶裝置100是處於該適應均衡階段並且該適應均衡是刷新(refresh)適應均衡(例如，次要適應均衡或後續的適應均衡)而不是該初始適應均衡時，或者當存在一錯誤記錄(例如，微處理器112所記錄的一記錄，用於指出發生某一類型的錯誤)時，運行著程式碼112C的微處理器112可以判定停用(disable)該PLL修整，並且設定修整啟用參數Trim_Enable以指出該PLL修整未被啟用，所以修整控制電路118T可以參考修整啟用參數Trim_Enable來判定該PLL修整(例如，其修整處理)未被啟用。
在步驟S13中，記憶體控制器110(例如，修整控制電路118T)可以觸發一組修整計數器，諸如參考時鐘計數器RCNT和TX位元時鐘計數器TCNT，以使這些修整計數器開始計數，尤其，控制參考時鐘計數器RCNT和TX位元時鐘計數器TCNT以分別計數參考時鐘Refclk和該TX位元時鐘的各自的循環計數 RCount和TCount。例如，參考時鐘計數器RCNT可以從一初始值諸如零開始，針對參考時鐘Refclk的每一循環，用等於一的增量來增加其計數值，諸如參考時鐘Refclk的循環計數RCount。再舉一個例子，TX位元時鐘計數器TCNT可以從一初始值諸如零開始，針對該TX位元時鐘的每一循環，用等於一的增量來增加其計數器值，諸如該TX位元時鐘的循環計數TCount。針對某一信號諸如參考時鐘Refclk、該TX位元時鐘等的循環檢測，當這個信號的從邏輯低電平「0」到邏輯高電平「1」的轉變以及從邏輯高電平「1」到邏輯低電平「0」的轉變被檢測到時，這個信號的一個循環被檢測到，且因此關聯的計數器(例如，參考時鐘計數器RCNT和TX位元時鐘計數器TCNT中的對應的計數器)可以用等於一的增量來增加其計數值，但是本發明不限於此。
在步驟S14中，記憶體控制器110(例如，修剪控制電路118T)可以判定一修剪超時(Trim Timeout)條件(標示為「修剪超時」以求簡明)是否被滿足。如果是，則進入步驟S15；如果否，則重新進入步驟S14以等待該修整超時條件被滿足。舉例來說，該修整超時條件可以包含：參考時鐘Refclk的循環計數RCount達到一預定循環計數閾值(predetermined cycle count threshold)，諸如一超時計數Timeout_Count。由於參考時鐘Refclk的頻率等於該多個預定頻率中的某一頻率，所以參考時鐘Refclk的週期是固定的。將這個週期乘以參考時鐘Refclk的循環計數RCount而得到的乘積可以代表等待該修整超時條件被滿足的經過時間(elapsed time)，並且將這個週期乘以該預定循環計數閾值(例如，超時計數Timeout_Count)而得到的乘積可以代表對應於該預定循環計數閾值的時間閾值。
在步驟S15中，記憶體控制器110(例如，修整控制電路118T)可以判定TX位元時鐘計數器TCNT的循環計數TCount是否落入(例如，命中)一預定範圍諸如在計數極限Count_Limit附近的一目標範圍(標示為「命中計數極限」 以求簡明)。如果是(這表示PLL 118L的該優化已完成)，則進入步驟S16A；如果否，則進入步驟S16B。該目標範圍可以是區間[Count_Limit-Count_diff_max,Count_Limit+Count_diff_max]的範圍，其中最大計數差Count_diff_max可以是一非負(non-negative)整數，尤其，可以是正整數。舉例來說，記憶體控制器110(例如，修整控制電路118T)可以計算循環計數TCount與計數極限Count_Limit之間的差(TCount-Count_Limit)的絕對值｜TCount-Count_Limit｜以作為一計數差Count_diff，並且根據計數差Count_diff是否小於或等於最大計數差Count_diff_max來判定循環計數TCount是否落入(例如，命中)該預定範圍。當計數差Count_diff小於或等於最大計數差Count_diff_max時，修整控制電路118T可以判定循環計數TCount落入(例如，命中)該預定範圍。
在步驟S16A中，當PLL 118L的該優化(例如，該參數調整)完成時，記憶體控制器110(例如，修整控制電路118T)可以分別用結果值Vref[Result]和結果值Vctrl[Result]來更新電壓參考參數Vref和電壓控制參數Vctrl(標示為「更新Vref及Vctrl結果」以便有更好的理解)。舉例來說，修整控制電路118T可以選擇在包含步驟S13~S15和S16B的迴圈中剛剛被使用的電壓參考參數Vref的最新候選值Vref[ ]和電壓控制參數Vctrl的最新候選值Vctrl[ ]，以分別作為電壓參考參數Vref的結果值Vref[Result]和電壓控制參數Vctrl的結果值Vctrl[Result]，並且藉由將電壓參考參數Vref的結果值Vref[Result]和電壓控制參數Vctrl的結果值Vctrl[Result]回傳(return)給微處理器112來更新電壓參考參數Vref和電壓控制參數Vctrl。
在步驟S16B中，記憶體控制器110(例如，修整控制電路118T)可以調整電壓參考參數Vref和電壓控制參數Vctrl。舉例來說，修整控制電路118T可以藉由從多個候選值{Vref[0],Vref[1],...}中選擇另一個候選值Vref[ ]作為暫時值Vref[Trim]來調整電壓參考參數Vref，並且藉由從多個候選值{Vctrl[0], Vctrl[1],...}中選擇另一個候選值Vctrl[ ]作為暫時值Vctrl[Trim]來調整電壓控制參數Vctrl。
在步驟S17中，記憶體控制器110(例如，運行著程式碼112C的微處理器112)可以將記憶裝置100保持閒置(標示為「閒置」以求簡明)，直到發生任何事件為止。
為了更好的理解，該方法可以用第3圖所示的工作流程來說明，但是本發明不限於此。根據某些實施例，可以在第3圖所示的工作流程中增加、刪除或修改一或多個步驟。例如，將記憶裝置100保持閒置的狀態可以被認為是記憶裝置100的一閒置狀態，並且記憶裝置100(例如，記憶體控制器110)可以因應該任何事件而離開該閒置狀態，並且進行對應於該任何事件的相關處理。該任何事件的示例可以包含(但不限於)：該功率/速度模式改變，以及從主機裝置50接收到的任何主機命令，諸如一寫入命令、一讀取命令等。記憶體控制器110可以因應來自主機裝置50的一主機命令諸如該寫入命令，為主機裝置50將資料儲存至非揮發性記憶體120中，並且在完成對應於該寫入命令的上列處理(例如：將該資料儲存至非揮發性記憶體120的操作)以後，控制記憶裝置100再次進入該閒置狀態。記憶體控制器110可以因應來自主機裝置50的另一主機命令諸如該讀取命令，從非揮發性記憶體120讀取儲存的資料，並且向主機裝置50提供從非揮發性記憶體120讀取的上述儲存的資料，以及在完成對應於該讀取命令的上列處理(例如：從非揮發性記憶體120讀取該儲存的資料以及向主機裝置50提供上述儲存的資料的操作)以後，控制記憶裝置100再次進入該閒置狀態。
第4圖是依據本發明一實施例所繪示的針對第3圖所示的工作流程中的某些操作(例如，步驟S13~S15、S16A和S16B的操作)的某些實施細節的示意圖。除了修整啟用參數Trim_Enable和計數極限Count_Limit以外，用於控制修整控制電路118T的上述控制參數還可以包含： (1)一參考時鐘選擇參數Refclk_Sel，用於選擇該多個預定頻率的其中之一作為參考時鐘Refclk的頻率；(2)一齒輪(Gear)速度Gear_Speed，用於選擇多個速度模式(例如，多種高速(High Speed，簡稱HS)齒輪，諸如HS齒輪1、HS齒輪2、HS齒輪3和HS齒輪4，可以分別稱為HS-GEAR1、HS-GEAR2、HS-GEAR3和HS-GEAR4以求簡明)的其中之一；(3)一組電壓步長(voltage step)Vstep[ref,ctrl]，諸如Vstep[ref]和Vstep[ctrl]，分別用於被利用作為一增量或一減量以供調整電壓參考參數Vref和電壓控制參數Vctrl；(4)一計數差閾值(count difference threshold)Th_diff，例如，一閾值，其用於判定是否將電壓參考參數Vref和電壓控制參數Vctrl的各自的調整步長(adjustment step)設定為微小步長諸如一、或較大的步長諸如這一組電壓步長Vstep[ref,ctrl]；(5)上述超時計數Timeout_Count；以及(6)上述最大計數差Count_diff_max；其中，用於控制修整控制電路118T的上述控制參數可以由運行著程式碼112C的微處理器112來判定(標示為「FW控制」以便有更好的理解)，但是本發明不限於此。
在步驟S14的操作中，修整控制電路118T可以利用參考時鐘計數器RCNT對參考時鐘Refclk的一循環計數域(cycle count domain)中的循環計數RCount進行計數(標示為「R計數器Refclk域」以求簡明)，以判定該修剪超時條件是否被滿足。當該修整超時條件被滿足時(例如，超時的情況)，在步驟S15的操作中，修整控制電路118T可以利用TX位元時鐘計數器TCNT對該TX位元時鐘的一循環計數域中的循環計數TCount進行計數(標示為「T計數器TX位元時 鐘域」以求簡明)，以判定PLL 118L的該優化是否完成。舉例來說，在Count_diff_max=2的情況下，修整控制電路118T可以根據計數差Count_diff是否等於{0,1,2}中的任何一個，來判定循環計數TCount是否落入(例如，命中)該預定範圍諸如區間[Count_Limit-2,Count_Limit+2]的範圍。如果是，則進入步驟S16A以將電壓參考參數Vref和電壓控制參數Vctrl的各自的結果值Vref[Result]和Vctrl[Result]回傳給微處理器112(標示為「回傳Vref及Vctrl」以求簡明)；如果否，則進入步驟S16B以進行電壓參數調整，例如，藉由第4圖上半部所示的操作。
如果計數差Count_diff小於或等於計數差閾值Th_diff，則修整控制電路118T可以將電壓參考參數Vref和電壓控制參數Vctrl的各自的調整步長{Adjust}設定為上述微小步長諸如一(標示為「Adjust=1」以求簡明)；否則，修整控制電路118T可以將電壓參考參數Vref和電壓控制參數Vctrl的各自的調整步長{Adjust}設定為上述較大的步長諸如上述這一組電壓步長Vstep[ref,ctrl](標示為「Adjust=Vstep[ref,ctrl]」以求簡明)。如第4圖的左上方所示，修整控制電路118T可以根據循環計數TCount是否小於計數極限Count_Limit，來判定電壓參考參數Vref和電壓控制參數Vctrl的各自的調整步長{Adjust}在該電壓參數調整的期間是否應該被用來作一增量或一減量。舉例來說，如果循環計數TCount小於計數極限Count_Limit，則修整控制電路118T可以判定應將電壓參考參數Vref和電壓控制參數Vctrl的各自的調整步長{Adjust}用來作為一增量，且因此調整電壓參考參數Vref和電壓控制參數Vctr，例如，藉由用其各自的調整步長{Adjust}來增加它們(標示為「+」以求簡明)；否則，修整控制電路118T可以判定應將電壓參考參數Vref和電壓控制參數Vctrl的各自的調整步長{Adjust}用來作為一減量，且因此調整電壓參考參數Vref和電壓控制參數Vctr，例如，藉由用其各自的調整步長{Adjust}來減少它們(標示為「-」以求簡明)。於是，修整控制電路 118T可以調整VCO 118V(尤其，藉由調整電壓參考參數Vref和電壓控制參數Vctrl來調整VCO 118V的控制電壓，從而調整VCO 118V的頻率)，並且依據下列方程式來重新修整(Retrim)PLL 118L(標示為「調整VCO及重新修整」以求簡明)：Vref_next=Vref_cur+/-Adjust；以及Vctrl_next=Vctrl_cur+/-Adjust；其中Adjust=1或Vstep。在上列方程式中，「Vref_cur」和「Vref_next」可以分別代表電壓參考參數Vref的當前值和下一個值，並且「Vctrl_cur」和「Vctrl_next」可以分別代表電壓控制參數Vctrl的當前值和下一個值。舉例來說，修整控制電路118T可以設定Adjust=1(例如，將電壓參考參數Vref和電壓控制參數Vctrl的各自的調整步長{Adjust}設定為上述微小步長諸如一)，且因此上列的方程式可以重新整理改寫如下：Vref_next=Vref_cur+/-1；以及Vctrl_next=Vctrl_cur+/-1。對於另一示例，修整控制電路118T可以設定Adjust=Vstep(例如，分別將電壓參考參數Vref和電壓控制參數Vctrl的各自的調整步長{Adjust}設定為上述較大的步長諸如上述這一組電壓步長Vstep[ref,ctrl])，且因此上列的方程式可以重新整理改寫如下：Vref_next=Vref_cur+/-Vstep[ref]；以及Vctrl_next=Vctrl_cur+/-Vstep[ctrl]。另外，計數差閾值Th_diff典型地大於最大計數差Count_diff_max，以容許修整控制電路118T根據「Count_diff
Figure 110125931-A0305-02-0024-11
Th_diff」是否為真(True)來選擇「Adjust=1」的設定和「Adjust=Vstep[ref,ctrl]」的設定的其中之一，如第4圖所示。
由於計數差閾值Th_diff可以被視為計數差Count_diff的閾值，且由於 修整控制電路118T可以計算循環計數TCount與計數極限Count_Limit之間的差(TCount-Count_Limit)的絕對值｜TCount-Count_Limit｜以作為計數差Count_diff，所以計數差閾值Th_diff可以是一非負整數，尤其，可以是正整數。舉例來說，當Count_diff_max=2時，計數差閾值Th_diff大於最大計數差Count_diff_max諸如2，且因此可以大於或等於3。為了更好地理解，假定Th_diff=3。在這個情況下，根據「Count_diff
Figure 110125931-A0305-02-0025-12
Th_diff」諸如「Count_diff
Figure 110125931-A0305-02-0025-13
3」是否為真，修整控制電路118T可以設定Adjust=1或Adjust=Vstep[ref,ctrl]。舉例來說，當Count_diff=3(例如「Count_diff
Figure 110125931-A0305-02-0025-14
3」為真)時，修整控制電路118T可以設定Adjust=1。在某些示例中，當Count_diff等於4、5等(例如「Count_diff
Figure 110125931-A0305-02-0025-15
3」為假(False))時，修整控制電路118T可以設定Adjust=Vstep[ref,ctrl]。
Figure 110125931-A0305-02-0025-1
Figure 110125931-A0305-02-0025-2
Figure 110125931-A0305-02-0026-3
表1展示了相對於參考時鐘Refclk的頻率(例如：19.2MHz、38.4MHz、26MHz和52MHz)的超時計數Timeout_Count的某些示例，而表2展示了相對於參考時鐘Refclk的速率(例如：速率A系列和速率B系列)以及齒輪速度Gear_Speed(例如：HS-GEAR1、HS-GEAR2、HS-GEAR3和HS-GEAR4)的計數極限Count_Limit的某些示例，但是本發明不限於此。根據某些實施例，表1的超時計數Timeout_Count、及/或表2的計數極限Count_Limit可予以變化。根據某些實施例，測量週期可以等於10微秒(microsecond)。
Figure 110125931-A0305-02-0026-4
Figure 110125931-A0305-02-0027-5
表3展示了HS突發速率(HS-Burst Rate)的例子。根據相關標準，對應於HS齒輪的HS突發速率可以從1.46Gbps(例如，齒輪1)分佈到11.6Gbps(例如，齒輪4)。
第5圖繪示了該方法所涉及的PLL 118L的示例，但是本發明不限於此。除了VCO 118V和上述分頻器諸如分頻器118D(標示為「DIV」以求簡明)以外，PLL 118L還可包含一相位檢測器PD和一低通濾波器(low pass filter，簡稱LPF)118F。VCO 118V可以被配置為接收一組電壓參數，諸如電壓參考參數Vref和電壓控制參數Vctrl，並且根據該組電壓參數微調VCO 118V的該控制電壓，以使VCO 118V的輸出端子上的該振盪器輸出的頻率對應於該控制電壓。該振盪器輸出可由分頻器118D接收，並且被發送到相位檢測器PD的一輸入端子以作為PLL 118L內的一反饋信號。相位檢測器PD可以對該振盪器輸出和參考時鐘Refclk進行相位檢測，以在其輸出端子產生一相位檢測信號。LPF 118F可以對該 相位檢測信號進行低通濾波以產生一濾波後的結果，以供被輸入到VCO 118V中。
基於第1圖所示的架構，記憶體控制器110可以根據該方法正確且有效地操作，以容許主機裝置50和記憶裝置100之間的連接的資料速率在保持資料存取的正確性的同時達到高資料速率諸如10Gbps或更高的資料速率，且因此提升了電子裝置10的整體效能。依據某些實施例，修整控制電路118T可對PLL 118L進行該修整控制，以支持使用該VCXO的PLL 118L的該優化，其中，PLL 118L的該優化可以包含PLL 118L的該參數調整(例如，針對該組電壓參數諸如電壓參考參數Vref和電壓控制參數Vctrl的該電壓參數調整)。另外，暫存器電路118R可以儲存PLL 118L的多個參數，並且可以儲存PLL 118L的該參數調整的多個處理結果，其中該多個參數可以包含多個控制參數，諸如修整啟用參數Trim_Enable、計數極限Count_Limit、參考時鐘選擇參數Refclk_Sel、齒輪速度Gear_Speed、該組電壓步長Vstep[ref,ctrl](例如：Vstep[ref]和Vstep[ctrl])、計數差閾值Th_diff、超時計數Timeout_Count和最大計數差Count_diff_max，並且該多個處理結果可以包含電壓參考參數Vref和電壓控制參數Vctrl的各自的結果值Vref[Result]和Vctrl[Result]。
舉例來說，記憶體控制器110可以利用該處理電路諸如微處理器112來設定該多個控制參數，以控制PLL 118L的該參數調整；記憶體控制器110可利用修整控制電路118T根據該多個控制參數進行PLL 118L的該參數調整，以調整在該多個參數中的該組電壓參數(例如電壓參考參數Vref和電壓控制參數Vctrl)，以優化VCO 118V的該控制電壓，其中該控制電壓對應於該組電壓參數，且該VCO 118V的該振盪頻率對應於該控制電壓；並且，在PLL 118L的該參數調整的期間，因應PLL 118L的該參數調整的至少一預定條件(predetermined condition)被滿足(例如，步驟S15的判定結果指出TX位元時鐘計數器TCNT的 循環計數TCount落入該預定範圍諸如在計數極限Count_Limit附近的該目標範圍以內)，記憶體控制器110可以利用修整控制電路118T暫存器電路118R中產生並儲存該多個處理結果(例如，電壓參考參數Vref和電壓控制參數Vctrl的各自的結果值Vref[Result]和Vctrl[Result])，以供被發送回該處理電路諸如微處理器112，以完成PLL 118L的該參數調整，從而實現記憶裝置100的該系統上PLL管理。為了更好地理解，記憶體控制器110可以藉助於針對VCO 118V的該控制電壓的一優化工作流程(例如第3圖所示的工作流程)來優化該控制電壓。舉例來說，該優化工作流程的操作可以包含：(1)在步驟S11中，記憶體控制器110判定記憶裝置100是否處於該上電階段或該適應均衡階段，以產生一第一判定結果(例如，步驟S11的判定結果「是」和「否」的其中之一)；(2)在步驟S12中，因應指出記憶裝置100是處於該上電階段或該適應均衡階段的該第一判定結果，記憶體控制器110根據上述至少一預定規則來判定記憶裝置100是否需要進行PLL 118L的該參數調整以產生一第二判定結果(例如，步驟S12的判定結果「是」和「否」的其中之一)；(3)因應指出需要進行PLL 118L的該參數進行調整的該第二判定結果，記憶體控制器110在步驟S13中使用該多個控制參數中的修整啟用參數Trim_Enable觸發PLL 118L的該參數調整，尤其，利用修整控制電路118T在包含步驟S13-S15和S16B的迴圈中進行PLL 118L的該參數調整；(4)在步驟S16A中，記憶體控制器110利用修整控制電路118T在暫存器電路118R中產生並儲存該多個處理結果(例如，電壓參考參數Vref和電壓控制參數Vctrl的各自的結果值Vref[Result]和Vctrl[Result])，以供被發送回該處理電路諸如微處理器112，以完成PLL 118L的該參數調整；以及(5)在步驟S17中，在完成PLL 118L的該參數調整以後，記憶體控制器110控制記 憶裝置100進入記憶裝置100的該閒置狀態並保持在該閒置狀態中，直到發生該任何事件為止；其中該任何事件可以代表多個預定事件的其中之一，並且該多個預定事件可以包含該速度模式改變以及從主機裝置50接收的該任何主機命令。
記憶體控制器110可以進行該系統上PLL管理，而不需要使用位於記憶裝置100外部的任何設施或儀器來校準使用該VCXO的PLL 118L，其中，記憶體控制器110可以藉由進行該系統上PLL管理來最佳化該控制電壓，而不是藉由在記憶裝置100的一製造階段的期間經歷任何校準來最佳化該控制電壓。此外，記憶體控制器110可以間歇地(intermittently)進行PLL 118L的該參數調整並且因應主機裝置50的一或多個主機命令(例如，該任何主機命令，諸如該寫入命令、該讀取命令等)存取非揮發性記憶體120，尤其，可以進行下列操作的至少一部分(例如，一部分或全部)：(1)操作#1：當在步驟S11中判定記憶裝置100是處於該上電階段時，觸發PLL 118L的該參數調整，例如，藉由在步驟S12中設定修整啟用參數Trim_Enable以進入步驟S13；(2)操作#2：當在步驟S11中判定記憶裝置100是處於該適應均衡階段時，觸發PLL 118L的該參數調整，例如，藉由在步驟S12中設定修整啟用參數Trim_Enable以進入步驟S13；(3)操作#3：當從主機裝置50接收到該寫入命令時，存取非揮發性記憶體120，例如，藉由將該寫入命令所載有的資料寫入至非揮發性記憶體120中；以及(4)操作#4：當從主機裝置50接收到該讀取命令時，存取非揮發性記憶體120，例如，藉由從非揮發性記憶體120讀取上述儲存的資料並且向主機裝置50提供這個資料；其中，操作#2、#3和#4的任何操作可以進行一次或多次，並且可以因應操作#2、 #3和#4的各自的觸發事件以任何順序進行操作#2、#3和#4。舉例來說，當有需要時(例如，從步驟S11到步驟S12的局部工作流程以及從步驟S12到步驟S13的局部工作流程)，記憶體控制器110可以進行PLL 118L的該參數調整(例如，步驟S13-S15和S16B的迴圈中的局部工作流程)。為了簡明起見，於本實施例中類似的內容在此不重複贅述。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:電子裝置
50:主機裝置
52:處理器
54:電源供應電路
100:記憶裝置
110:記憶體控制器
112:微處理器
112C:程式碼
112M:唯讀記憶體
114:控制邏輯電路
116:緩衝記憶體
118:傳輸介面電路
118APP:應用層電路
118MAC:媒體存取控制層電路
118PHY:物理層(PHY)電路
118L:鎖相環(PLL)
118T:修整控制(TC)電路
118R:暫存器(REG)電路
120:非揮發性記憶體
122-1,122-2~122-N:非揮發性記憶體元件
120SYS:系統信息

Claims (10)

  1. 一種用於在一記憶裝置中進行系統上(On-System)鎖相環(Phase-Locked Loop,PLL)管理的方法，該方法被應用於該記憶裝置的一記憶體控制器，該記憶裝置包含該記憶體控制器和一非揮發性(non-volatile,NV)記憶體，該非揮發性記憶體包含至少一非揮發性記憶體元件，該方法包含：利用該記憶體控制器內的一處理電路設定該記憶體控制器內的一傳輸介面電路的一暫存器電路中所儲存的多個參數中的多個控制參數，以控制該傳輸介面電路的一鎖相環的參數調整，其中，該傳輸介面電路包含一物理層(physical layer,PHY)電路，並且該物理層電路包含該鎖相環、一修整控制(trimming control)電路和該暫存器電路，其中該鎖相環中的一壓控振盪器(voltage controlled oscillator,VCO)是用一壓控晶體振盪器(voltage controlled crystal oscillator,VCXO)實現，且該修整控制電路用於對該鎖相環進行修整控制，以支持使用該壓控晶體振盪器的該鎖相環的優化，其中該鎖相環的該優化包含該鎖相環的該參數調整；利用該修整控制電路根據該多個控制參數進行該鎖相環的該參數調整，以調整該多個參數中的一組電壓參數，以優化該壓控振盪器的一控制電壓，其中該控制電壓對應於該組電壓參數，且該壓控振盪器的振盪頻率對應於該控制電壓；以及在該鎖相環的該參數調整的期間，因應該鎖相環的該參數調整的至少一預定條件(predetermined condition)被滿足，利用該修整控制電路在該暫存器電路中產生並儲存多個處理結果，以供被發送回該處理電路，以完成該鎖相環的該參數調整，從而實現該記憶裝置的該系統上鎖相 環管理。
  2. 如申請專利範圍第1項所述的方法，其中，因應一主機裝置的一或多個主機命令，該記憶體控制器間歇地(intermittently)進行該鎖相環的該參數調整並且存取該非揮發性記憶體。
  3. 如申請專利範圍第1項所述的方法，其中該記憶體控制器藉助於針對該壓控振盪器的該控制電壓的一優化工作流程來優化該控制電壓；以及該優化工作流程的操作包含：判定該記憶裝置是否處於一上電(power-up)階段或一適應均衡(adapt equalization)階段，以產生一第一判定結果；因應該第一判定結果指出該記憶裝置處於該上電階段或該適應均衡階段，根據至少一預定規則，判定是否需要進行該鎖相環的該參數調整，以產生第二判定結果；因應該第二判定結果指出需要進行該鎖相環的該參數調整，用該多個控制參數中的一修整啟用參數來觸發該鎖相環的該參數調整；在該暫存器電路中產生並儲存該多個處理結果，以供被發送回該處理電路，以完成該鎖相環的該參數調整；以及在完成該鎖相環的該參數調整以後，控制該記憶裝置進入該記憶裝置的一閒置狀態並保持在該閒置狀態中，直到發生任何事件為止。
  4. 如申請專利範圍第3項所述的方法，其中，該任何事件代表多個預定事件的其中之一，並且該多個預定事件包含一速度模式改變以及從一主機裝置接收到的任何主機命令。
  5. 如申請專利範圍第3項所述的方法，其中在該任何事件代表來自一主機裝置的一寫入命令的一第一情況下，該記憶體控制器因應來自該主機裝置的該寫入命令，為該主機裝置將資料儲存至該非揮發性記憶體中，並且在完成對應於該寫入命令的處理以後，控制該記憶裝置再次進入該閒置狀態，其中對應於該寫入命令的該處理包含將該資料寫入至該非揮發性記憶體。
  6. 如申請專利範圍第5項所述的方法，其中在該任何事件代表來自該主機裝置的一讀取命令的一第二情況下，該記憶體控制器因應來自該主機裝置的該讀取命令，從該非揮發性記憶體讀取儲存的資料，並且向該主機裝置提供從該非揮發性記憶體讀取的所述儲存的資料，以及在完成對應於該讀取命令的處理以後，控制該記憶裝置再次進入該閒置狀態，其中對應於該讀取命令的該處理包含讀取所述儲存的資料以及向該主機裝置提供所述儲存的資料。
  7. 如申請專利範圍第3項所述的方法，其中在該任何事件代表來自一主機裝置的一讀取命令的一第二情況下，該記憶體控制器因應來自該主機裝置的該讀取命令，從該非揮發性記憶體讀取儲存的資料，並且向該主機裝置提供從該非揮發性記憶體讀取的所述儲存的資料，以及在完成對應於該讀取命令的處理以後，控制該記憶裝置再次進入該閒置狀態，其中對應於該讀取命令的該處理包含讀取所述儲存的資料以及向該主機裝置提供所述儲存的資料。
  8. 一種記憶裝置，包含：一非揮發性(non-volatile,NV)記憶體，用於儲存信息，其中該非揮發性記憶體包含至少一非揮發性記憶體元件；以及一控制器，耦接至該非揮發性記憶體，用以控制該記憶裝置的操作，其中該控制器包含：一處理電路，用於根據來自一主機裝置的多個主機命令控制該控制器，以容許該主機裝置透過該控制器存取該非揮發性記憶體；以及一傳輸介面電路，耦接至該處理電路，用以與該主機裝置進行通信，其中該傳輸介面電路包含：一物理層(physical layer,PHY)電路，包含：一鎖相環(Phase-Locked Loop,PLL)，其中該鎖相環中的一壓控振盪器(voltage controlled oscillator,VCO)是用一壓控晶體振盪器(voltage controlled crystal oscillator,VCXO)實現；一修整控制(trimming control)電路，用於對該鎖相環進行修整控制，以支持使用該壓控晶體振盪器的該鎖相環的優化，其中該鎖相環的該優化包含該鎖相環的參數調整；以及一暫存器電路，用於儲存該鎖相環的多個參數，並儲存該鎖相環的該參數調整的多個處理結果，其中該多個參數包含多個控制參數；其中：該控制器利用該處理電路設定該多個控制參數，以控制該鎖相環的該參 數調整；該控制器利用該修整控制電路根據該多個控制參數進行該鎖相環的該參數調整，以調整該多個參數中的一組電壓參數，以優化該壓控振盪器的一控制電壓，其中該控制電壓對應於該組電壓參數，且該壓控振盪器的振盪頻率對應於該控制電壓；以及在該鎖相環的該參數調整的期間，因應該鎖相環的該參數調整的至少一預定條件(predetermined condition)被滿足，該控制器利用該修整控制電路在該暫存器電路中產生並儲存該多個處理結果，以供被發送回該處理電路，以完成該鎖相環的該參數調整，從而實現該記憶裝置的系統上(On-System)鎖相環管理。
  9. 一種電子裝置，其包含如申請專利範圍第8項所述的記憶裝置，並且另包含：該主機裝置，耦接至該記憶裝置，其中該主機裝置包含：至少一處理器，用於控制該主機裝置的操作；以及一電源供應電路，耦接至該至少一處理器，用以提供電源至該至少一處理器及該記憶裝置；其中，該記憶裝置為該主機裝置提供儲存空間。
  10. 一種記憶裝置的控制器，該記憶裝置包含該控制器和一非揮發性(non-volatile,NV)記憶體，該非揮發性記憶體包含至少一非揮發性記憶體元件，該控制器包含：一處理電路，用於根據來自一主機裝置的多個主機命令控制該控制器，以容許該主機裝置透過該控制器存取該非揮發性記憶體；以及 一傳輸介面電路，耦接至該處理電路，用以與該主機裝置進行通信，其中該傳輸介面電路包含：一物理層(physical layer,PHY)電路，包含：一鎖相環(Phase-Locked Loop,PLL)，其中該鎖相環中的一壓控振盪器(voltage controlled oscillator,VCO)是用一壓控晶體振盪器(voltage controlled crystal oscillator,VCXO)實現；一修整控制(trimming control)電路，用於對該鎖相環進行修整控制，以支持使用該壓控晶體振盪器的該鎖相環的優化，其中該鎖相環的該優化包含該鎖相環的參數調整；以及一暫存器電路，用於儲存該鎖相環的多個參數，並儲存該鎖相環的該參數調整的多個處理結果，其中該多個參數包含多個控制參數；其中：該控制器利用該處理電路設定該多個控制參數，以控制該鎖相環的該參數調整；該控制器利用該修整控制電路根據該多個控制參數進行該鎖相環的該參數調整，以調整該多個參數中的一組電壓參數，以優化該壓控振盪器的一控制電壓，其中該控制電壓對應於該組電壓參數，且該壓控振盪器的振盪頻率對應於該控制電壓；以及在該鎖相環的該參數調整的期間，因應該鎖相環的該參數調整的至少一預定條件(predetermined condition)被滿足，該控制器利用該修整控制電路在該暫存器電路中產生並儲存該多個處理結果，以供被發 送回該處理電路，以完成該鎖相環的該參數調整，從而實現該記憶裝置的系統上(On-System)鎖相環管理。
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