CN106158798A - 一种芯片结构及其封装方法 - Google Patents

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Abstract

本发明涉及半导体器件的制作和封装技术领域，尤其涉及一种芯片结构及其封装方法，通过芯片生产过程中，或者在芯片封装过程中，在蚀刻钝化层打开焊垫（bonding PAD）后，加一步热处理，以在焊垫表面形成铝合金，来让铝表面硬化，这样在不影响键合黏附性的同时，解决了NSOP测试时焊球偏离和脱落（ball lift and peeling）以及焊线时铝溢出的问题。

Description

一种芯片结构及其封装方法
技术领域
本发明涉及半导体器件的制作和封装技术领域，尤其涉及一种芯片结构及其封装方法。
背景技术
在现有的芯片生产过程中，通常在衬底（例如一晶圆）上制备完成电子器件以及用于将该些电子器件与封装基材电性连接的焊垫后，再形成一层钝化保护层。
这类芯片在后续的封装过程中，打线时由于焊垫（通常为铝垫）偏软，焊球向下运动时随着与铝垫的接触面的增大，推动铝溢出；并且由于焊垫与衬底上的器件通过金属连线电连接，而金属连线的硬度通常较大，因此焊球向下运动时还会导致焊垫与金属连线的接触面断裂，导致器件无法正常实现连接，进而使得焊球无法精确地对准焊垫位置，发生偏离和脱落现象。
另外，在焊球打线完成剥离时很容易将部分铝一并拉起，导致键合失效，后续封装检测时NSOP（Non-Stick On Pad，焊点不粘）报警频繁，而键合的失败必然导致器件的短路或断路，严重影响了器件功效。
发明内容
鉴于上述技术问题，本发明旨在提供一种新型的芯片结构及其封装方法，开焊垫（bonding PAD）后，加一步热处理形成铝合金，使得铝表面硬化，不影响bonding黏附性，同时解决了NSOP测试时焊球偏离和脱落以及焊线时铝溢出问题。
本发明解决上述技术问题的主要技术方案为：
一种芯片结构，其特征在于，包括：
半导体衬底，其第一表面之上形成有多个焊垫；
钝化层，覆盖于所述半导体衬底的所述第一表面上未形成有所述焊垫的区域，且部分覆盖所述焊垫的表面，所述焊垫未被所述钝化层覆盖的区域形成有开口；
氧化膜，覆盖于被所述开口暴露的焊垫表面。
优选的，上述的芯片结构中，所述焊垫为铝垫。
优选的，上述的芯片结构中，所述开口位于所述焊垫的中间区域。
优选的，上述的芯片结构中，所述氧化膜为氧化铝。
优选的，上述的芯片结构中，所述焊垫通过插塞与形成于所述半导体衬底之上的器件电连接。
优选的，上述的芯片结构中，所述插塞为钨塞。
本发明还提供一种芯片结构的封装方法，其特征在于，包括：
通过光刻定义打开位于所述芯片结构顶层的钝化层，以部分暴露被所述钝化层覆盖的焊垫，形成开口；
对被所述开口暴露的焊垫表面进行通氧热处理，以于所述暴露的焊垫表面形成一层氧化膜；
采用超声压焊工艺，通过焊球运动到所述氧化膜表面，将焊线与所述氧化膜连接，并电连接至芯片外部封装基材。
优选的，上述的封装方法中，对被所述开口暴露的焊垫表面进行280℃下500s的通氧热处理，以形成所述氧化膜。
优选的，上述的封装方法中，所述焊垫为铝垫，所述氧化膜为氧化铝。
优选的，上述的封装方法中，所述焊线为铜线。
优选的，上述的封装方法中，所述铜线的截面直径小于等于1mil。
优选的，上述的封装方法中，打开所述钝化层以形成所述开口和所述氧化膜的步骤于芯片产生车间完成，或于芯片封装车间完成。
上述技术方案具有如下优点或有益效果：
本发明基于芯片采用铜键合的封装，通过芯片生产过程中，或者在芯片封装过程中，在蚀刻钝化层打开焊垫（bonding PAD）后，加一步热处理，以在焊垫（下文中简称PAD）表面形成铝合金，来让铝表面硬化，这样在不影响键合黏附性的同时，解决了NSOP测试时焊球偏离和脱落（ball lift and peeling）以及焊线时铝溢出的问题。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是本发明的芯片结构的示意图；
图2~图5是本发明的芯片结构的封装过程图。
具体实施方式
下面结合具体的实施例以及附图详细阐述本发明的芯片结构及其封装方法。
本文实施例中所称的芯片，具体为集成电路（Integrated Circuit，简称IC）芯片，包括由大量的微电子元器件（例如晶体管、电阻、电容、二极管等）形成的集成电路形成于一半导体衬底（例如晶圆）上，再通过焊丝将这些微电子元器件电连接至外部的封装基材，从而发挥芯片的功效，同时封装能使芯片免受外接环境的水氧侵蚀。
参照图1所示，本发明所述的芯片结构，包括有半导体衬底1，优选的该半导体衬底可为一晶圆，大量的电子元器件2即形成于该半导体衬底1的第一表面上（该第一表面直观地表现为图3中的上表面；但需注意，本说明书中的第一表面仅用于指代半导体衬底1形成有电子元器件的一面，而并不作为限制；在实际的芯片生产过程中，电子元器件可形成于衬底的任意一面）。电子元器件2通过插塞3与上方的焊垫（PAD）4电连接，插塞3为导电的材料，例如可选择金属材料钨，在导电的同时因其硬度较大还能起到支撑焊垫4的作用。
作为一个优选的实施例，半导体衬底1上形成的电子元器件2有多个，图1为方便展示仅以模块的形式示出两个，这不应该理解为对本发明的限制；同时本发明的焊垫4优选形成在芯片的边缘处，这样可以方便后续与外部引脚的连接。
需要注意，在实际的IC芯片生产过程中，衬底1上除上面提到的电子元器件2、插塞3、焊垫4等还形成有其余辅助芯片发挥功效的膜层，但由于该些膜层不属于本发明所要保护的技术且与现有的技术类似，因此此处对其余的膜层不进行展开阐述。
在半导体衬底1之上，还形成有一钝化层5，该钝化层5覆盖半导体衬底1的第一表面上未形成有焊垫4的区域，且部分覆盖焊垫4的边缘，焊垫4未被钝化层5覆盖的区域形成有开口40。
作为一个优选的实施例，在被开口40暴露的焊垫4表面，形成有一层氧化膜400。其中，焊垫4为常用的铝垫，氧化膜400则为氧化铝（Al2O3）。该氧化膜（Al2O3）400使得了焊垫（Al）4表面硬化，在不影响键合黏附性的同时，可以解决NSOP测试时焊球偏离和脱落及焊线时铝溢出问题。
作为一个优选的实施例，上述的氧化膜（Al2O3）可以在芯片生产时，完成钝化层5沉积后，即蚀刻钝化层5打开PAD4窗口，从而制备Al2O3；也可以在芯片生产完成后送至封装厂封装时再进行制备。
下面将氧化膜（Al2O3）的制备与芯片封装的打线步骤一起作为一个整体的封装流程进行阐述。
参照图2~图5，以一块焊垫4作为示例进行封装过程的展示。
以图2所示的在衬底1上制备完电子元器件2，并沉积钝化层5的芯片为例，封装的第一步是进行钝化层5蚀刻，可以通过光刻定义打开覆盖于焊垫4上方的钝化层5，以部分暴露焊垫4的表面，形成开口40。优选的该开口40可呈喇叭状，其开口区域小于等于焊垫4的表面区域。
形成开口40后，对被该开口40暴露的焊垫4的表面进行通氧热处理，形成如图3所示的结构，即一层氧化膜（Al2O3）400覆盖于焊垫4暴露的表面，优选的可进行280℃下500s的通氧热处理。
之后，采用超声压焊工艺，参照图4，通过焊球6劈刀向下运动到氧化膜400表面，将焊线60与氧化膜400连接，并电连接至芯片外部封装基材。优选的焊线60可以为铜线，粗细小于1mil；也即该芯片是采用铜键合进行封装，当然也可选用其他金属连线。
本发明在传统的打开铝垫后增加通氧热处理，以形成铝合金（也即氧化膜（Al2O3）400）所带来的技术效果包括：
第一，增加铝表面的硬度，防止焊球向下运动时由于铝过软造成溢出，导致焊球偏离预定位置，影响焊线与焊垫的连接；形成氧化膜（Al2O3）400后，超声震动加压时，只有磨破Al2O3的地方焊球才会与Al2O3下方的铝垫接触，接触面积很小且位于铝垫的中间区域，不会造成边缘的铝溢出；
第二，Al2O3硬度大，在超声震动加压时可以起到缓冲作用，从而保护铝垫与下方的插塞之间的界面，而不会发生裂开现象；
第三，完成打线进行焊球剥离时，不会影响到Al2O3下方的铝垫，可以保持铝垫的完整性，从而保证焊线与铝垫的有效接触；
第四，形成在铝垫表面上的Al2O3并不会影响焊线与铝垫的黏附性，使得打线后的NSOP测试顺利通过，提高产品生产效率。
综上所述，本发明基于芯片采用铜键合的封装，通过芯片生产过程中，或者在芯片封装过程中，在蚀刻钝化层打开焊垫（PAD）后，加一步热处理，以在焊垫表面形成铝合金（Al2O3），来让铝表面硬化，这样在不影响键合黏附性的同时，解决了NSOP测试时焊球偏离和脱落以及焊线时铝溢出的问题。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (12)

1.一种芯片结构，其特征在于，包括：
半导体衬底，其第一表面之上形成有多个焊垫；
钝化层，覆盖于所述半导体衬底的所述第一表面上未形成有所述焊垫的区域，且部分覆盖所述焊垫的表面，所述焊垫未被所述钝化层覆盖的区域形成有开口；
氧化膜，覆盖于被所述开口暴露的焊垫表面。
2.如权利要求1所述的芯片结构，其特征在于，所述焊垫为铝垫。
3.如权利要求1所述的芯片结构，其特征在于，所述开口位于所述焊垫的中间区域。
4.如权利要求1所述的芯片结构，其特征在于，所述氧化膜为氧化铝。
5.如权利要求1所述的芯片结构，其特征在于，所述焊垫通过插塞与形成于所述半导体衬底之上的器件电连接。
6.如权利要求5所述的芯片结构，其特征在于，所述插塞为钨塞。
7.一种芯片结构的封装方法，其特征在于，包括：
通过光刻定义打开位于所述芯片结构顶层的钝化层，以部分暴露被所述钝化层覆盖的焊垫，形成开口；
对被所述开口暴露的焊垫表面进行通氧热处理，以于所述暴露的焊垫表面形成一层氧化膜；
采用超声压焊工艺，通过焊球运动到所述氧化膜表面，将焊线与所述氧化膜连接，并电连接至芯片外部封装基材。
8.如权利要求7所述的封装方法，其特征在于，对被所述开口暴露的焊垫表面进行280℃下500s的通氧热处理，以形成所述氧化膜。
9.如权利要求7所述的封装方法，其特征在于，所述焊垫为铝垫，所述氧化膜为氧化铝。
10.如权利要求7所述的封装方法，其特征在于，所述焊线为铜线。
11.如权利要求7所述的封装方法，其特征在于，所述铜线的截面直径小于等于1mil。
12.如权利要求7所述的封装方法，其特征在于，打开所述钝化层以形成所述开口和所述氧化膜的步骤于芯片产生车间完成，或于芯片封装车间完成。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128770A (zh) * 2019-12-16 2020-05-08 华虹半导体(无锡)有限公司 铝垫的形成方法以及包含铝垫的器件
CN112447607A (zh) * 2019-09-02 2021-03-05 铠侠股份有限公司 半导体装置的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60186030A (ja) * 1984-03-05 1985-09-21 Fujitsu Ltd ボンデイング方法
JPS62276841A (ja) * 1986-05-26 1987-12-01 Hitachi Ltd ワイヤボンデイング方法
JPH01161843A (ja) * 1987-12-18 1989-06-26 Hitachi Ltd 半導体装置の製造方法
CN102456667A (zh) * 2010-10-19 2012-05-16 台湾积体电路制造股份有限公司 接合焊盘结构以及具有该接合焊盘结构的晶片

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60186030A (ja) * 1984-03-05 1985-09-21 Fujitsu Ltd ボンデイング方法
JPS62276841A (ja) * 1986-05-26 1987-12-01 Hitachi Ltd ワイヤボンデイング方法
JPH01161843A (ja) * 1987-12-18 1989-06-26 Hitachi Ltd 半導体装置の製造方法
CN102456667A (zh) * 2010-10-19 2012-05-16 台湾积体电路制造股份有限公司 接合焊盘结构以及具有该接合焊盘结构的晶片

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447607A (zh) * 2019-09-02 2021-03-05 铠侠股份有限公司 半导体装置的制造方法
CN112447607B (zh) * 2019-09-02 2024-04-09 铠侠股份有限公司 半导体装置的制造方法
CN111128770A (zh) * 2019-12-16 2020-05-08 华虹半导体(无锡)有限公司 铝垫的形成方法以及包含铝垫的器件

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