CN106098705A - 可挠式像素阵列基板及可挠式显示面板 - Google Patents
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Abstract
本发明公开了一种可挠式像素阵列基板及可挠式显示面板，该可挠式像素阵列基板包括可挠基板、像素单元、绝缘层及三维信号线。可挠基板具有主动区及主动区外的周边区。像素单元配置于可挠基板的主动区。绝缘层覆盖可挠基板。三维信号线配置于可挠基板的周边区且与至少一像素单元电性连接。三维信号线包括第一部分与第二部分。第一部分包括第一分支与第二分支。第一分支与第二分支彼此分离且不呈现直线排列。第二部分配置于绝缘层上。第二部分的相对两端与相邻的第一分支与第二分支连接。
Description
技术领域
本发明是有关于一种像素阵列基板及显示面板，且特别是有关于一种可挠式像素阵列基板及可挠式显示面板。
背景技术
随着显示科技的发展，显示面板应用范围日益广泛。举例而言，在早期，显示面板多用做电子装置(例如：电视、电脑、手机等)的荧幕，而应用在电子装置上的显示面板多为硬质显示面板。在近期，则有人将显示面板应用在穿戴装置(例如：手表、衣服等)，而应用在穿戴装置上的显示面板多为可挠式显示面板。
可挠式显示面板需具备相当的可弯曲能力。换言之，当可挠式显示面板弯曲时，可挠基板上的构件(例如：薄膜晶体管、信号线等)需随之弯曲并维持正常功能。然而，当可挠式显示面板的周边区需要大幅度的弯曲时，位于周边区的信号线往往容易断裂，导致可挠式显示面板失效。
发明内容
本发明提供一种可挠式像素阵列基板及可挠式显示面板，其可弯曲能力佳。
本发明的可挠式像素阵列基板包括可挠基板、像素单元、绝缘层及三维信号线。可挠基板具有主动区及主动区外的周边区。像素单元配置于可挠基板的主动区内。绝缘层覆盖可挠基板。三维信号线配置于可挠基板的周边区至少一部份且与至少一像素单元电性连接。三维信号线包括第一部分与第二部分。第一部分包括第一分支与第二分支。第一分支与第二分支彼此分离且不呈现直线排列。第二部分的相对两端分别与相邻的第一分支与第二分支连接，且第二部分的一部分配置于绝缘层上。
本发明的挠式显示面板包括上述的可挠式像素阵列基板、配置于可挠式像素阵列基板对向的第二基板以及配置于可挠式像素阵列基板与第二基板之间的显示介质。
在本发明的一实施例中，上述的三维信号线的第一部分与第二部分分别位于不同膜层。
在本发明的一实施例中，上述的第二部分在可挠基板上的正投影垂直于第一分支与第二分支在可挠基板上的正投影。
在本发明的一实施例中，上述的第二部分在可挠基板上的正投影与第一分支在可挠基板上的正投影夹有锐角。第二部分在可挠基板上的正投影与第二分支在可挠基板上的正投影夹有锐角。
在本发明的一实施例中，上述的至少一像素单元与相邻的两条三维信号线电性连接。所述相邻两条三维信号线透过至少一导电图案彼此电性连接。
在本发明的一实施例中，上述的至少一像素单元包括薄膜晶体管以及与薄膜晶体管电性连接的像素电极。薄膜晶体管包括半导体图案、栅极、位于栅极与半导体图案之间的第一绝缘图案、与半导体图案电性连接的源极与漏极。
在本发明的一实施例中，上述的三维信号线的第一分支、源极以及漏极位于同一膜层。
在本发明的一实施例中，上述的三维信号线的第一分支与栅极位于同一膜层，而三维信号线的第二部分、源极以及漏极位于同一膜层。
在本发明的一实施例中，上述的可挠式像素阵列基板更包括缓冲层。缓冲层覆盖可挠基板。缓冲层具有位于主动区的多个第一缓冲图案与位于周边区的多个第二缓冲图案。像素单元分别配置于彼此分离的第一缓冲图案上。三维信号线的多个第一部分分别配置于第二缓冲图案上。
在本发明的一实施例中，上述的三维信号线的第一分支与可挠基板直接接触。
在本发明的一实施例中，上述的绝缘层的杨氏系数小于三维信号线的第一部分的杨氏系数以及三维信号线的第二部分的杨氏系数。
在本发明的一实施例中，上述的三维信号线的第一分支、第二分支以及第二部分位于同一膜层。
在本发明的一实施例中，上述的周边区至少一部份为可弯折部，且可弯折部能够弯折至可挠基板的外表面。
在本发明的一实施例中，上述的绝缘层具有至少一个绝缘凸块。绝缘凸块凸设于可挠性基板上，且第二部份位于绝缘凸块上。
基于上述，本发明一实施例的可挠式显示面板及其可挠式像素阵列基板采用三维信号线。立体的三维信号线在结构上类似于弹簧，因此，当可挠基板弯曲时，相较于二维信号线，立体的三维信号线不易因本身的弯曲而受损。藉此，可挠式显示面板及其可挠式像素阵列基板的可弯曲能力能够提升。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为本发明一实施例的可挠式像素阵列基板的上视示意图。
图2A至图2G为本发明一实施例的可挠式像素阵列基板的制造流程剖面示意图。
图3A为本发明一实施例的周边区的三维信号线的立体示意图。
图3B示出比较例的二维信号线。
图3C示出比较例的一维信号线。
图4为本发明一实施例的周边区的三维信号线以及两个绝缘层的上视示意图。
图5为本发明另一实施例的周边区的三维信号线的立体示意图。
图6为本发明又一实施例的周边区的三维信号线的立体示意图。
图7为本发明再一实施例的周边区的三维信号线的立体示意图。
图8A至图8G为本发明另一实施例的可挠式像素阵列基板的制造流程剖面示意图。
图9A至图9G为本发明又一实施例的可挠式像素阵列基板的制造流程剖面示意图。
图10为本发明一实施例的周边区的三维信号线的立体示意图。
图11为本发明一实施例的可挠式像素阵列基板的剖面示意图。
图12为图11的三维信号线及绝缘层的上视示意图。
图13为图11的三维信号线及绝缘层的立体示意图。
图14为本发明一实施例的可挠式显示面板的剖面示意图。
其中，附图标记：
100、100A、100B、100C：可挠式像素阵列基板
110：可挠基板
110a：主动区
110b：周边区
110c：承载面
110d：外表面
120：缓冲层
122：第一缓冲图案
124：第二缓冲图案
130：半导体图案
140：第一绝缘图案
140’：第一绝缘层
140a、160a、180a、200a、220a：接触孔
140b、160b：间隙
150：第一导电层
152、176：第一部分
152a、172a、172aC：第一分支
152b、172b、172bC：第二分支
160’：第二绝缘层
160：第二绝缘图案
170：第二导电层
172、174、192：第二部分
180、180C：绝缘层
182：绝缘凸块
190：第三导电层
194：连接电极
200、220：绝缘层
210：像素电极
300：第二基板
400：显示介质
1000：可挠式显示面板
C：导电图案(辅助连接电极)
D：漏极
DL：数据线
G：栅极
L、L’、Lc：三维信号线
S：源极
SL：扫描线
P：可弯折部
T：薄膜晶体管
U：像素单元
W、W1、W2：线宽
x、y、z：方向
θ1、θ2：锐角
具体实施方式
图1为本发明一实施例的可挠式像素阵列基板的上视示意图。图2A至图2G为本发明一实施例的可挠式像素阵列基板的制造流程剖面示意图。特别是，图1的区域I是对应图2A至图2G的可挠式像素阵列基板100的部份主动区110a，图1的区域Ⅱ是对应图2A至图2G的可挠式像素阵列基板100的部份周边区110b。
请参照图1及图2A，首先，提供可挠基板110。可挠基板110(内表面110c)具有主动区110a以及主动区110a外的周边区110b。在本实施例中，周边区110b的至少一部分为可弯折部P，且可弯折部P能够弯折至可挠基板110的外表面110d(标示于图2A)，即可弯折部P外表面会面对主动区110a外表面，则可弯折部P会与主动区110a重迭。藉此，可挠基板110的周边区110b可隐藏在主动区110a后方(或称为底下或背面)，进而使可挠式像素阵列基板100呈现所欲的形状，例如：圆形，但本发明不以此为限。可挠基板110的材质可选用有机聚合物，例如：聚酰亚胺(polyimide；PI)、聚萘二甲酸乙醇酯(polyethylene naphthalate；PEN)、聚对苯二甲酸乙二酯(polyethylene terephthalate；PET)、聚碳酸酯(polycarbonates；PC)、聚醚砜(polyether sulfone；PES)或聚芳基酸酯(polyarylate)，或其它合适的材料、或前述至少二种材料的组合。在其他实施例中，可挠基板110也依照显示面板的类型，而可具备下列其中至少一种额外功能，例如：偏光功能、增光功能、光扩散功能或其它合适的功能。
请参照图2A，接着，在可挠基板110内表面110c上形成缓冲层120与多个半导体图案130为范例。在本实施例中，缓冲层120包括多个第一缓冲图案122以及多个第二缓冲图案124。第一缓冲图案122配置于可挠基板110的主动区110a且彼此分离。第二缓冲图案124配置于可挠基板110的周边区110b。第一缓冲图案122的厚度与第二缓冲图案124的厚度可相同或不相同。彼此分离的多个半导体图案130分别配置于多个第一缓冲图案122上。在本实施例中，缓冲层120为了能够协助半导体图案130稳定的形成于可挠基板110上，较佳地，其材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它适当材料、或上述至少二种材料的堆迭层，但本发明不以此为限。于其它实施例中，若不需要协助半导体图案130稳定的形成于可挠基板110上时，可选择性的不形成缓冲层120或者缓冲层120材料可为有机材料或前述无机材料与有机材料的组合。半导体图案130可为单层或多层结构，其包含非晶硅、多晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟锗锌氧化物、或是其它合适的材料、或上述的组合)、或其它合适的材料、或含有掺杂物(dopant)于上述材料中、或上述的组合，但本发明不以此为限。
请参照图2B，接着，形成第一绝缘层140’，以覆盖第一缓冲图案122、半导体图案130以及部份的可挠基板110。然后，在第一绝缘层140’上形成多个栅极G。每一栅极G位于对应的一个半导体图案130上方。在本实施例中，栅极G可使用金属材料制作，但本发明不限于此，根据其他实施例，栅极G也可以使用其他适当的导电材料。例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆迭层。再者，第一绝缘层140’的材料可选自缓冲层120所述的材料。若可挠性基板仍有暴露部份，则为了让后续的膜层能够稳定的形成于可挠基板110上，第一绝缘层140’的材料可选用前述的无机材料；若可挠性基板仍有暴露部份，且不需考量后续的膜层能够稳定的形成于可挠基板110上，第一绝缘层140’的材料可选用前述的有机材料或前述无机材料与有机材料的组合。
请参照图2C，接着，形成第二绝缘层160’，以覆盖栅极G以及部份的第一绝缘层140’。请参照图1C及图1D，接着，图案化第一绝缘层140’及第二绝缘层160’，以形成多个第一绝缘图案140以及多个第二绝缘图案160。如图2D所示，每一第一绝缘图案140位于对应的一个的栅极G与对应的一个半导体图案130之间。每一第一绝缘图案140覆盖对应的一个半导体图案130。每一栅极G配置于对应的一个第一绝缘图案140上。每一第二绝缘图案160覆盖对应的一个栅极G以及对应的一个第一绝缘图案140。第二绝缘图案160与第一绝缘图案140分别具有接触孔160a、140a。相连通的接触孔140a、160a暴露出半导体图案130的两侧。在本实施例中，第二绝缘图案160的材质可为有机材料、无机材料或其组合，其中以无机材料较佳，但本发明不以此为限。
如图2D所示，多个半导体图案130上的多个第一绝缘图案140彼此分离，且多个第一绝缘图案140上的多个第二绝缘图案160彼此分离，即如图2D左边的半导体图案130上所对应的第一绝缘图案140及所对应的第二绝缘图案160与如图2D中间的半导体图案130上所对应的第一绝缘图案140及所对应的第二绝缘图案160彼此分离。换言之，第一绝缘层140’已被图案化成多个小块的绝缘图案(即多个第一绝缘图案140)，第二绝缘层160’也已被图案化成多个小块的绝缘图案(即多个第二绝缘图案160)。多个第一绝缘图案140之间存在间隙140b。多个第二绝缘图案160之间存在间隙160b。如此一来，当可挠基板110弯曲时，由于可挠基板110上具有不连续的第一绝缘图案140，因而第一绝缘图案140不易因可挠基板110的弯曲产生裂痕。即使，某一个第一绝缘图案140因可挠式像素阵列基板100弯曲而产生裂痕，由于多个第一绝缘图案140彼此分离，所述某一个第一绝缘图案140的裂痕也不易延伸到其他第一绝缘图案140上，进而导致其周边的构件受损。藉此，可挠式像素阵列基板的可弯曲程度可提升。
请参照图2E，接着，形成第二导电层170。第二导电层170包括多个源极S、多个漏极D以及三维信号线L的第一部分176的第一、二分支172a、172b。第一、二分支172a、172b彼此分离且不呈现直线排列。换言之，第一分支172a与第二分支172b呈现错位排列。每一源极S和每一漏极D与对应的一个半导体图案130电性连接。详言之，在本实施例中，源极S与漏极D配置于第二绝缘图案160上并填入接触孔160a、140a，以和对应的半导体图案130电性连接。在本实施例中，第一缓冲图案122所对应的一个半导体图案130、对应的一个第一绝缘图案140、对应的一个栅极G、对应的一个第二绝缘图案160以及对应的一个源极S与漏极D可视为一个薄膜晶体管T。薄膜晶体管T配置于可挠基板110的主动区110a。本发明实施例，以顶栅型薄膜晶体管T为范例，但不限于此。于其它实施例中，薄膜晶体管T亦可为底栅型薄膜晶体管T。举例而言，可将栅极G先形成于可挠基板110上，形成所对应的第一绝缘图案140与所对应的半导体图案130，即栅极位于所对应的半导体图案130之下，后续的膜层可参阅前述的描述。
请参照图2E，三维信号线的第一部分176的第一分支172a与第二分支172b配置于周边区110b且与至少一个薄膜晶体管T电性连接。在本实施例中，三维信号线L的第一、二分支172a、172b可选择性地设置在第二缓冲图案124上，而不与可挠基板110直接接触，且第二缓冲图案124可协助三维信号线L的第一、二分支172a稳定形成于可挠基板110上。然而，本发明不限于此，在其他实施例中，三维信号线的第一、二分支172a、172b也可直接设置在可挠基板110上。以下将于后续段落中配合其他图示说明之。另外，在本实施例中，三维信号线L的第一部分176的第一、二分支172a、172b可选择性地与薄膜晶体管T的源极S与漏极D位于同一膜层(例如：第二导电层170)。然而，本发明不以此为限，在其他实施例中，三维信号线的第一部分176的第一、二分支也可位于其他膜层。以下将于后续段落中配合其他图示说明之。第二导电层170一般是使用金属材料，但本发明不限于此，根据其他实施例，第二导电层170也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆迭层。
请参照图2F，接着，形成绝缘层(或称为第三绝缘层)180及第三导电层190。如图2F所示，绝缘层180覆盖薄膜晶体管T的源极S与漏极D以及部份的可挠基板110内表面110c。在本实施例中，绝缘层180填入多个薄膜晶体管T的多个第一绝缘图案140之间的空隙140b与多个薄膜晶体管T的多个第二绝缘图案160之间的空隙160b，进而与可挠基板110内表面110c接触。绝缘层180覆盖三维信号线L的第一、二分支172a、172b以及可挠基板110的部份周边区110b。位于周边区110b的部份绝缘层180具有多个接触孔180a。第一分支172a以及第二分支172b被对应的接触孔180a暴露。
请参照图2F，第三导电层190配置于绝缘层180上。第三导电层190包括三维信号线L的第二部分192。三维信号线L的第二部分192配置于位在周边区110b的部份绝缘层180上。第二部分192的相对两端藉由对应的多个接触孔180a分别与相邻的第一、二分支172a、172b连接，进而使第一部分176的第一、二分支172a、172b与第二部分192串接成三维信号线L。三维信号线L由分属不同导电层的第一部分176(即第一、二分支172a、172b)与第二部分192互相搭接而成，因此第一部分176(第一、二分支172a、172b)与第二部分192之间存在多个连接点，所述多个连接点分别位于多个接触孔180a所在处。在本实施例中，第三导电层190可选择性地包括与漏极D电性连接的连接电极194，但本发明不限于此，在其他实施例中，也可不设置电极194，电极194的设置与否端视实际的需求而定。
三维信号线L是立体结构且分布在三度空间中，以下搭配图3A更清楚地说明之。图3A为本发明一实施例的三维信号线的立体示意图。请参照图2F及图3A，三维信号线L包括第一部分176与第二部分192。第一部分176包括第一分支172a与第二分支172b。第一分支172a与第二分支172b在x方向延伸，且第一分支172a与第二分支172b在y方向上彼此分离，以定义出水平面(例如xy平面)。换言之，第一分支172a与第二分支172b在x方向上不呈现直线排列，即不论x方向或y方向上第一分支172a与第二分支172b呈现错位排列。所述水平面平行于可挠基板110的承载面110c。绝缘层180覆盖第一部分176的第一、二分支172a、172b。第二部分192配置在绝缘层180上。换言之，第二部分192在z方向高过第一、二分支172a、172b。第二部分180的相对两端藉由对应的多个接触孔180a分别与相邻的第一、二分支172a、172b连接。换言之，第二部分180在y方向上连接第一分支172a与第二分支172b，即信号线L的走向从x方向转为z方向上，然后转为y方向，再转为z方向，最后转为x方向。第一部分176的第一、二分支172a、172b与第二部分180连接成立体的三维信号线L。如图3A所示，立体的三维信号线L在结构上类似于弹簧，因此，当可挠基板110弯曲时，相较于平面的二维信号线，三维信号线L具有较佳的可弯曲能力，而不易因本身的弯曲而受损。
图3A示出本发明一实施例的三维信号线L，图3B示出比较例的二维信号线，图3C示出比较例的一维信号线，其中，图3A的一维信号线的线段与图3B的二维信号线的线段皆仅呈一直线排列。请参照图3A、图3B及图3C，以相同材质进行拉长同样长度模拟可得当下冯·米塞斯应力(von mises stress),而冯·米塞斯应力(von mises stress)为判断材料是否降伏(或称为屈服，yield)的等效应力法则,冯·米塞斯应力(von mises stress)越低代表材料在此拉伸时受到的破坏较小。图3C的一维信号线L1的冯·米塞斯应力(von misesstress)约为6.091千兆帕(GPa)，图3B的二维信号线L2的冯·米塞斯应力(von misesstress)约为5.517千兆帕(GPa)，图3A的三维信号线L的冯·米塞斯应力(von misesstress)约为2.402千兆帕(GPa)。由此模拟数据可证，三维信号线L的冯·米塞斯应力(vonmises stress)最低，换言之，三维信号线L的可弯曲能力确实较一、二维信号线L1、L2的可弯曲能力更进一步地提升。
请参照图2G，接着，形成绝缘层(或称为第四绝缘层)200以及像素电极210。绝缘层200覆盖三维信号线L的第二部分192、连接电极194以及部份绝缘层180。绝缘层200具有接触孔200a。接触孔200a暴露出薄膜晶体管T的漏极D。像素电极210配置于绝缘层200上并填入绝缘层200的接触孔200a，以和薄膜晶体管T的漏极D电性连接。彼此电性连接的像素电极210与薄膜晶体管T可视为一个像素单元U。三维信号线L与至少一个像素单元U电性连接。于此便完成了本实施例的可挠式像素阵列基板100。此外，需说明的是，在图1的实施例中，三维信号线L是以与数据线DL连接的信号线(位于周边区)为示例。然而，本发明不限于此，在其他实施例中，三维信号线L也可指与扫描线SL连接的信号线(位于周边区)、三维信号线L也可指与共用电极线连接的信号线(位于周边区)、或其它与主动区110a相关元件连接且位于周边区的线路。
图4为本发明一实施例的三维信号线以及两个绝缘层的上视示意图。请参照图2G及图4，在本实施例中，分别位于三维信号线L上下两侧的部份绝缘层200、180可具有特殊图案，其图案为垂直投影于可挠基板110上的图案，且所述图案指有绝缘层材料存在处。详言之，如图4所示，与三维信号线L重迭的部份绝缘层180、200可具有与三维信号线L相近的线宽W1、W2。更进一步地说，与三维信号线L重迭的部份绝缘层180、200的线宽W1、W2可实质上等于或大于三维信号线L的线宽W。本实施例所述部份绝缘层180、200在可挠基板110上的正投影(垂直投影)与三维信号线L在可挠基板110上的正投影可为相似图案。所述部份绝缘层180、200可良好地包覆及保护三维信号线L，即绝缘层180、200的线宽W1、W2可大于三维信号线L的线宽W，进而使三维信号线L不易在可挠式像素阵列基板100弯曲时受损。
请参照图3A及图4，在图3A及图4的实施例中，第二部分192在可挠基板110上的正投影可垂直于第一、二分支172a、172b在可挠基板110上的正投影。然而，本发明不限于此，在其他实施例中，三维信号线L也可呈其他适当样态。以下以图5、图6、图7为例说明之。图5为本发明另一实施例的周边区的三维信号线的立体示意图。请参照图2G及图5，三维信号线L包括第一部分176与第二部分192。第一部分176包括第一分支172a与第二分支172b。第一分支172a与第二分支172b彼此分离且定义出水平面。所述水平面平行于可挠基板110的承载面110c。绝缘层180覆盖第一部分176的第一、二分支172a、172b。第二部分192配置在绝缘层180上。第二部分180的相对两端藉由对应的多个接触孔180a分别与相邻的第一、二分支172a、172b连接。第一部分176的第一、二分支172a、172b与第二部分180连接成三维信号线L。与图3A及图4的实施例不同的是，在图5的实施例中，第二部分192在可挠基板110上的正投影(即虚线标示处)与第一分支172a在可挠基板110上的正投影可夹有锐角θ1，且第二部分192在可挠基板110上的正投影(即虚线标示处)与第二分支172b在可挠基板110上的正投影可夹有锐角θ2，即θ1与θ2不为0。
图6为本发明又一实施例的周边区的三维信号线的立体示意图。图7为本发明再一实施例的周边区的三维信号线的立体示意图。请参照图3A及图6，图6的多条三维信号线L的任一条的结构与图3A的一条三维信号线L的结构相同。请参照图5及图7，图7的多条三维信号线L的任一条的结构与图5的一条三维信号线L的结构相同。关于图6及图7的各条三维信号线L的结构，请参照前述说明，于此便不再重述。与图3A、图4的实施例不同的是，在图6及图7的实施例中，相邻的二条三维信号线L可利用导电图案(或称为辅助连接电极)C彼此电性连接。所述彼此电性连接的相邻二条三维信号线L可连接至同一像素单元U，若相邻二条三维信号线L的其中一条受损，则另一条三维信号线L仍可将信号传递至对应的像素单元U，进而提升可挠式像素阵列基板100的信赖性。
图8A至图8G为本发明另一实施例的可挠式像素阵列基板的制造流程剖面示意图。图8A至图8G的可挠式像素阵列基板的制造流程与图2A至图2G的可挠式像素阵列基板的制造流程类似，因此相同或相对应的元件以相同或相对应的标号表示。图8A至图8G的可挠式像素阵列基板的制造流程与图2A至图2G的可挠式像素阵列基板的制造流程的差异在于：图8A至图8G的三维信号线L的第一、二分支172a、172b是直接形成在可挠基板110上，而不像图2A至图2G的三维信号线L的第一、二分支172a、172b是形成在第二缓冲图案124上。以下主要就此差异点做说明，两者相同处还请参照前述说明，于此便不再重述。
请参照图8A，首先，提供可挠基板110。可挠基板110具有主动区110a以及主动区110a外的周边区110b。接着，在可挠基板110上形成第一缓冲图案122与多个半导体图案130。第一缓冲图案122配置于可挠基板110的主动区110a且彼此分离。彼此分离的多个半导体图案130分别配置于多个第一缓冲图案122上。请参照图8B，接着，形成第一绝缘层140’，以覆盖第一缓冲图案122、半导体图案130以及部份的可挠基板110。然后，在第一绝缘层140’上形成多个栅极G。每一栅极G位于对应的一个半导体图案130上方。请参照图8C，接着，形成第二绝缘层160’，以覆盖栅极G与部份的第一绝缘层140’。
请参照图8C及图8D，接着，图案化第一绝缘层140’及第二绝缘层160’，以形成多个第一绝缘图案140以及多个第二绝缘图案160。如图8D所示，第一绝缘图案140位于栅极G与半导体图案130之间。第一绝缘图案140覆盖半导体图案130。栅极G配置于第一绝缘图案140上。第二绝缘图案160覆盖栅极G以及第一绝缘图案140。第二绝缘图案160与第一绝缘图案140分别具有接触孔160a、140a。相连通的接触孔140a、160a暴露出半导体图案130的两侧。
请参照图8E，接着，形成第二导电层170。第二导电层170包括多个源极S、多个漏极D以及三维信号线L的第一部分176的第一、二分支172a、172b。每一源极S和每一漏极D与对应的一个半导体图案130电性连接。详言之，源极S与漏极D配置于第二绝缘图案160上并填入接触孔160a、140a，以和对应的半导体图案130电性连接。每一个第一缓冲图案122、对应的一个半导体图案130、对应的一个第一绝缘图案140、对应的一个栅极G、对应的一个第二绝缘图案160、对应的一个源极S与漏极D可视为一个薄膜晶体管T。三维信号线L的第一部分176的第一分支172a与第二分支172b配置于周边区110a且与至少一个薄膜晶体管T电性连接。与图2A～图2G的实施例不同的是，三维信号线L的第一、二分支172a、172b是直接形成在可挠基板110上，而与可挠基板110接触。
请参照图8F，接着，形成绝缘层(或称为第三绝缘层)180及第三导电层190。如图8F所示，绝缘层180覆盖薄膜晶体管T的源极S与漏极D以及部份的可挠基板110内表面110c。绝缘层180更覆盖三维信号线L的第一、二分支172a、172b以及可挠基板110的部份周边区110b。位于周边区110b的部份绝缘层180具有多个接触孔180a。第一分支172a的以及第二分支172b被对应的接触孔180a暴露。
请参照图8F，第三导电层190配置于绝缘层180上。第三导电层190包括三维信号线L的第二部分192。三维信号线L的第二部分192配置于位在周边区110b的部份绝缘层180上。第二部分192的相对两端藉由对应的多个接触孔180a分别与相邻的第一、二分支172a、172b连接，进而使第一部分176的第一、二分支172a、172b与第二部分192串接成三维信号线L。可挠式像素阵列基板100A的三维信号线L可具有与图3A、图5、图6或图7相同的立体结构，于此便不在重复绘示。
请参照图8G，接着，形成绝缘层(或称为第四绝缘层)200以及像素电极210。绝缘层200覆盖三维信号线L的第二部分192、连接电极194以及部份绝缘层180。绝缘层200具有接触孔200a。接触孔200a暴露出薄膜晶体管T的漏极D。像素电极210配置于绝缘层200上并填入绝缘层200的接触孔200a，以和薄膜晶体管T的漏极D电性连接。彼此电性连接的像素电极210与薄膜晶体管T可视为一个像素单元U。三维信号线L与至少一个像素单元U电性连接。于此便完成了本实施例的可挠式像素阵列基板100A。可挠式像素阵列基板100A具有与可挠式像素阵列基板100类似的功效及优点，于此便不再重述。
图9A至图9G为本发明又一实施例的可挠式像素阵列基板的制造流程剖面示意图。图9A至图9G的可挠式像素阵列基板的制造流程与图2A至图2G的可挠式像素阵列基板的制造流程类似，因此相同或相对应的元件以相同或相对应的标号表示。图9A至图9G的可挠式像素阵列基板的制造流程与图2A至图2G的可挠式像素阵列基板的制造流程的差异在于：图9A至图9G的三维信号线L’是用栅极G所属的第一导电层150与源极S所属的第二导电层170形成的，而不像图2A至图2G的三维信号线L是用第二导电层170与第三导电层190形成的。以下主要就此差异点做说明，两者相同处还请参照前述说明，于此便不再重述。
请参照图9A，首先，提供可挠基板110。可挠基板110具有主动区110a以及主动区110a外的周边区110b。接着，在可挠基板110上形成缓冲层120与多个半导体图案130。在本实施例中，缓冲层120包括多个第一缓冲图案122以及多个第二缓冲图案124。第一缓冲图案122配置于可挠基板110的主动区110a且彼此分离。第二缓冲图案124配置于可挠基板110的周边区110b且彼此分离。彼此分离的多个半导体图案130分别配置于多个第一缓冲图案122上。
请参照图9B，接着，形成第一绝缘层140’，以覆盖第一缓冲图案122、半导体图案130以及部份的可挠基板110。然后，在第一绝缘层140’上形成第一导电层150。第一导电层150包括多个栅极G。每一栅极G位于对应的一个半导体图案130上方。与图2A至图2G的实施例不同的是，第一导电层150更包括三维信号线L’的第一、二分支152a、152b。三维信号线L’的第一部分152的第一分支152a与第二分支152b配置于周边区110a。在本实施例中，三维信号线L’的第一、二分支152a、152b可分别配置于第二缓冲图案124上。然而，本发明不限于此，在其他实施例中，三维信号线L’的第一、二分支152a、152b也可直接形成在可挠基板110的周边区110b上，而与可挠基板110接触。
请参照图9C，接着，形成第二绝缘层160’，以覆盖栅极G、部份的第一绝缘层140’以及三维信号线L’的第一、二分支152a、152b。请参照图9C及图9D，接着，图案化第一绝缘层140’及第二绝缘层160’，以形成多个第一绝缘图案140以及多个第二绝缘图案160。如图9D所示，第一绝缘图案140位于栅极G与半导体图案130之间。第一绝缘图案140覆盖半导体图案130。栅极G配置于第一绝缘图案140上。第二绝缘图案160覆盖栅极G以及第一绝缘图案140。第二绝缘图案160与第一绝缘图案140分别具有接触孔160a、140a。相连通的接触孔140a、160a暴露出半导体图案130的两侧。
请参照图9E，接着，形成绝缘层(或称为第三绝缘层)220。位于主动区110a的部份绝缘层220具有接触孔220a。接触孔220a与接触孔160a、140a连接且暴露出半导体图案130的两侧，其中，主动区110a的部份绝缘层220仍暴露出空隙160b处的可挠基板110内表面110c。位于周边区110b的部份绝缘层220会覆盖三维信号线L’的第一、二分支152a、152b且位于周边区110b的部份绝缘层220具有接触孔220b。接触孔220b会对应于三维信号线L’的第一、二分支152a、152b设置，即接触孔220b会暴露出三维信号线L’的第一、二分支152a、152b。请参照图9F，接着，形成第二导电层170。第二导电层170包括多个源极S、多个漏极D以及三维信号线L’的第二部分172。每一源极S和每一漏极D与对应的一个半导体图案130电性连接。详言之，源极S与漏极D配置于绝缘层220上并填入接触孔160a、140a、220a，以与对应的半导体图案130电性连接。每一个第一缓冲图案122、对应的一个半导体图案130、对应的一个第一绝缘图案140、对应的一个栅极G、对应的一个第二绝缘图案160、对应的一个源极S与漏极D可视为一个薄膜晶体管T。三维信号线L’的第二部分172配置于位在周边区110b的部份绝缘层220上。第二部分172的相对两端藉由对应的多个接触孔220b分别与相邻的第一、二分支152a、152b连接，进而使第一部分152的第一、二分支152a、152b与第二部分172串接成三维信号线L’。
图10为本发明一实施例的三维信号线的立体示意图。请参照图9F及图10，三维信号线L’包括第一部分152与第二部分172。第一部分152包括第一分支152a与第二分支152b。第一分支152a与第二分支152b彼此分离且定义出水平面。换言之，第一分支172a与第二分支172b在x方向上不呈现直线排列，即不论x方向或y方向上第一分支172a与第二分支172b呈现错位排列。所述水平面平行于可挠基板110的承载面110c。绝缘层220覆盖第一部分152的第一、二分支152a、152b。第二部分172配置在绝缘层220上。第二部分172的相对两端藉由对应的多个接触孔220b分别与相邻的第一、二分支152a、152b连接。第一部分152的第一、二分支152a、152b与第二部分172连接成三维信号线L’。立体的三维信号线L’在结构上类似于弹簧，因此，当可挠基板110弯曲时，相较于二维信号线，三维信号线L’具有较佳的可弯曲能力，而不易因本身的弯曲而受损。更进一步地说，三维信号线L’的第一部分152(即第一、二分支152a、152b)与第二部分172之间夹有杨氏系数小于第一部分152与第二部分172的绝缘层220，藉此，三维信号线L’的可弯曲能力可更进一步地提升。此外，需说明的是，三维信号线L’为利用第一、二导电层150、170形成的信号线，而图10所示的三维信号线L’仅为三维信号线L’的其中一种样态。本发明所属技术领域的技术人员根据前述说明，也可将利用第一、二导电层150、170形成的三维信号线L’改变为对应图5～图7的三维信号线L的样态。以所述方式改变而成的三维信号线也在本发明所欲保护的范畴内。
请参照图9G，接着，形成绝缘层(或称为第四绝缘层)200以及像素电极210。绝缘层200覆盖源极S、漏极D以及三维信号线L’的第二部分172与部份的可挠基板110内表面110c。在本实施例中，绝缘层200填入多个薄膜晶体管T的多个第一绝缘图案140之间的空隙140b与多个薄膜晶体管T的多个第二绝缘图案160之间的空隙160b，进而与可挠基板110内表面110c接触。位于主动区110a的绝缘层200具有接触孔200a。接触孔200a暴露出薄膜晶体管T的漏极D。像素电极210配置于绝缘层200上并填入绝缘层200的接触孔200a，以和薄膜晶体管T的漏极D电性连接。彼此电性连接的像素电极210与薄膜晶体管T可视为一个像素单元U。三维信号线L与至少一个像素单元U电性连接。于此便完成了本实施例的可挠式像素阵列基板100B。可挠式像素阵列基板100B具有与可挠式像素阵列基板100类似的功效及优点，于此便不再重述。
图11为本发明一实施例的可挠式像素阵列基板的剖面示意图。图12为图11的三维信号线Lc及绝缘层180C的上视示意图。图13为图11的三维信号线Lc及绝缘层180C的立体示意图。图11的可挠式像素阵列基板100C与图2G的可挠式像素阵列基板100类似，因此相同或相对应的元件以相同或相对应的标号表示。可挠式像素阵列基板100C与可挠式像素阵列基板100的主要差异在于：可挠式像素阵列基板100C的绝缘层180C的图案与可挠式像素阵列基板100的绝缘层180的图案不同；三维信号线Lc可为一体成型，即同一膜层所构成，而非由分属两膜层的构件搭接而成。以下主要就此差异处做说明，两者相同处还请参照前述说明。
请参照图11、图12及图13，可挠式像素阵列基板100C包括可挠基板110、绝缘层(或称为第三绝缘层)180C以及三维信号线Lc。可挠基板110具有主动区110a以及主动区110a外的周边区110b。多个像素单元U配置于可挠基板110的主动区110a。三维信号线Lc配置于可挠基板110的周边区110b且与像素单元U电性连接。三维信号线Lc包括第一部分176与第二部分174。第一部分176包括第一分支172aC与第二分支172bC。第一分支172aC与第二分支172bC彼此分离且定义出水平面(例如：图12的纸面)。换言之，第一分支172aC与第二分支172bC在x方向上不呈现直线排列，即不论x方向或y方向上第一分支172aC与第二分支172bC呈现错位排列。第二部分174配置于绝缘层180C上。第二部分174的相对两端分别与相邻的第一分支172aC与第二分支172bC连接。
与图2G的实施例不同的是，在本实施例中，绝缘层180C包括彼此分离的多个绝缘凸块182。绝缘凸块182凸设于可挠性基板110上。可在邻近于每个绝缘凸块182之处形成第一分支172aC与第二分支172bC，且在每个绝缘凸块182的顶部及侧壁形成三维信号线Lc第二部份174。换言之，第二部份174位于所对应的绝缘凸块182上，且第二部份174的二端并分别与二相邻的第一分支172aC与第二分支172bC相连。详言之，可在多个绝缘凸块182上及其旁上形成一导电层(未绘示)；之后，图案化所述导电层，以形成图案化导电层。图案化导电层包括具有第一分支172aC、第二分支172bC与第二部份174的三维信号线Lc。如图12所示，形成在每一绝缘凸块182两旁的部份图案化导电层即第一分支172aC与第二分支172bC。如图11及图12所示，形成在绝缘凸块182顶部及侧壁的部份图案化导电层即第二部份174。第二部份174位于绝缘凸块182上。换言之，在本实施例中，三维信号线Lc的第一部分176(即172aC、172bC)与第二部分174位于同一膜层，而三维信号线Lc可为一体成型的。因此，如图13所示，每个绝缘凸块182的旁皆为空隙(未标示)，即不存在绝缘凸块182的材料，为了保护三维信号线Lc后续的绝缘层(例如：如图11中的绝缘层200)会覆盖三维信号线Lc及每个绝缘凸块182的旁皆为空隙。于本实施例中，可挠式像素阵列基板100C具有与可挠式像素阵列基板100类似的功效及优点，于此便不再重述。
图14为本发明一实施例的可挠式显示面板的剖面示意图。请参照图14，可挠式显示面板1000包括前述可挠式像素阵列基板100、100A、100B或100C、相对于可挠式像素阵列基板100、100A、100B或100C的第二基板300以及配置于可挠式像素阵列基板100、100A、100B或100C与第二基板300之间的显示介质400。显示介质400可为液晶层、有机电致发光层或其他适当材料。由于可挠式显示面板1000采用具有三维信号线L、L’或Lc，因此可挠式显示面板1000的可弯曲能力佳。
综上所述，本发明一实施例的可挠式显示面板及其可挠式像素阵列基板采用三维信号线。立体的三维信号线在结构上类似于弹簧，因此，当可挠基板弯曲时，相较于二维信号线，立体的三维信号线不易因本身的弯曲而受损。藉此，可挠式显示面板及其可挠式像素阵列基板的可弯曲能力可提升。
虽然本发明已以实施例公开如上，但其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与修改，故本发明的保护范围当视后附的权利要求书保护范围所界定者为准。
Claims (15)
1.一种可挠式像素阵列基板，其特征在于，包括：
一可挠基板，具有一主动区以及该主动区外的一周边区；
多个像素单元，配置于该可挠基板的该主动区；
一绝缘层，覆盖该可挠基板；以及
一三维信号线，配置于该可挠基板的该周边区至少一部份且与至少一该些像素单元电性连接，该三维信号线包括：
一第一部分，包括一第一分支与一第二分支彼此分离，且该第一分支与该第二分支不呈现直线排列；
一第二部分，配置于该绝缘层上，其中，该第二部分的相对两端分别与相邻的该第一分支与该第二分支连接。
2.如权利要求1所述的可挠式像素阵列基板，其特征在于，该三维信号线的该第一部分与该第二部分位于不同膜层。
3.如权利要求1所述的可挠式像素阵列基板，其特征在于，该第二部分在该可挠基板上的正投影垂直于该第一分支与该第二分支在该可挠基板上的正投影。
4.如权利要求1所述的可挠式像素阵列基板，其特征在于，该第二部分在该可挠基板上的正投影与该第一分支在该可挠基板上的正投影夹有一锐角，且该第二部分在该可挠基板上的正投影与该第二分支在该可挠基板上的正投影夹有一锐角。
5.如权利要求1所述的可挠式像素阵列基板，其特征在于，该三维信号线为多条，且至少一该些像素单元与相邻的两条三维信号线电性连接，该两条三维信号线透过至少一导电图案彼此电性连接。
6.如权利要求1所述的可挠式像素阵列基板，其特征在于，至少一该些像素单元包括一薄膜晶体管以及与该薄膜晶体管电性连接的一像素电极，该薄膜晶体管包括：
一半导体图案；
一栅极；
一第一绝缘图案，位于该栅极与该半导体图案之间；
一源极以及一漏极，与该半导体图案电性连接，其中，该三维信号线的该第一分支、该源极以及该漏极位于同一膜层。
7.如权利要求1所述的可挠式像素阵列基板，其特征在于，至少一该些像素单元包括一薄膜晶体管以及与该薄膜晶体管电性连接的一像素电极，该薄膜晶体管包括：
一半导体图案；
一栅极；
一第一绝缘图案，位于该栅极与该半导体图案之间；
一源极以及一漏极，与该半导体图案电性连接，其中，该三维信号线的第一分支与该栅极位于同一膜层，而该三维信号线的该些第二部分、该源极以及该漏极位于同一膜层。
8.如权利要求1所述的可挠式像素阵列基板，其特征在于，还包括：
一缓冲层，覆盖该可挠基板，该缓冲层具有位于该主动区的多个第一缓冲图案与位于该周边区的多个第二缓冲图案，该些像素单元分别配置于彼此分离的该些第一缓冲图案上，而该些三维信号线的多个第一部分分别配置于该些第二缓冲图案上。
9.如权利要求1所述的可挠式像素阵列基板，其特征在于，该三维信号线的该第一分支与该可挠基板直接接触。
10.如权利要求1所述的可挠式像素阵列基板，其特征在于，该绝缘层的杨氏系数小于该三维信号线的该第一部分的杨氏系数以及该三维信号线的该第二部分的杨氏系数。
11.如权利要求1所述的可挠式像素阵列基板，其特征在于，该三维信号线的该第一分支、该第二分支以及该第二部分位于同一膜层。
12.如权利要求1所述的可挠式像素阵列基板，其特征在于，该周边区至少一部份为一可弯折部，且该可弯折部能够弯折至该可挠基板的外表面。
13.如权利要求1所述的可挠式像素阵列基板，其特征在于，该绝缘层具有至少一个绝缘凸块，凸设于该可挠性基板上，且该第二部分位于该绝缘凸块上。
14.如权利要求1所述的可挠式像素阵列基板，其特征在于，该第一分支与该第二分支错位排列。
15.一种可挠式显示面板，其特征在于，包括：
如权利要求1～14中任一所述的可挠式像素阵列基板；
一第二基板，配置于该可挠式像素阵列基板的对向；以及
一显示介质，配置于该可挠式像素阵列基板与该第二基板之间。
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