CN1964023A - 薄膜晶体管阵列基板及其制造方法 - Google Patents

Abstract

一种薄膜晶体管阵列基板及其制造方法，该制造方法包括下列步骤：首先，提供一基板。然后，在基板上形成图案化的一透明导电层。之后，形成图案化的一第一金属层，以定义出多条扫描配线与多个栅极。接着，在基板上全面性地形成一栅极绝缘层。接着，形成图案化的一半导体层，以在栅极上方定义出一沟道层，其中图案化半导体层所使用的掩模与图案化透明导电层所使用的掩模相同。此外，形成图案化的一第二金属层，以定义出多条数据配线、多个源极与多个漏极。之后，在基板上方形成一介电层。最后，在介电层上形成一像素电极。本发明的薄膜晶体管阵列基板有助于提高像素的开口率，且其共用配线可兼具透光特性与较佳的导电性，以降低信号失真的问题。

Description

薄膜晶体管阵列基板及其制造方法

技术领域

本发明是有关于一种有源元件阵列基板及其制造方法，特别是有关于一种薄膜晶体管阵列基板及其制造方法。

背景技术

现今社会多媒体技术相当发达，多半受惠于半导体元件或显示装置的进步。就显示器而言，具有高画质、空间利用效率佳、低消耗功率、无辐射等优越特性的液晶显示器已逐渐成为市场的主流。

液晶显示器主要是由一薄膜晶体管阵列基板、一彩色滤光基板与一夹于两基板之间的液晶层所构成。一般来说，薄膜晶体管阵列基板会有多个阵列排列的像素结构，而传统薄膜晶体管阵列基板的像素结构需通过至少五道掩模工艺才能完成。其中，第一道掩模工艺主要是将栅极114b、扫描线与共用配线(common line)定义出来，第二道掩模工艺主要是将沟道层定义出来，第三道掩模工艺主要是将源极、漏极与数据线定义出来，第四道掩模工艺主要是将保护层(passivation)定义出来，而第五道掩模工艺主要是将像素电极定义出来。

另外，上述像素电极的部分区域通常会覆盖于共用配线上方，以形成储存电容器。一般来说，像素结构的开口率(aperture rate)愈高则整个液晶显示器的发光效率愈好。由于共用配线位于像素电极的下方因而会对像素结构的开口率造成影响。为了改善这个问题，共用配线的材料可以采用透光的导电材料，如铟锡氧化物(Indium Tin Oxide，ITO)，以提升开口率。然而，以导电材料制作共用配线须额外增加一道用以定义共用配线的掩模工艺，将使制造成本上升，而导电材料的阻抗高于常用的金属材料，可能会造成能量损耗而导致信号失真，因此有改进的必要。

发明内容

本发明的目的是提供一种薄膜晶体管阵列基板的制造方法，其可通过较少的掩模数来制作具有透光特性的共用配线，以简化工艺，进而降低制造成本。

本发明的另一目的是提供一种低制造成本的薄膜晶体管阵列基板，且该薄膜晶体管阵列基板有助于提高像素的开口率。

本发明的又一目的是提供一种具有高开口率的薄膜晶体管阵列基板，其共用配线可兼具透光特性与较佳的导电性，以降低信号失真的问题。

为实现上述或是其它目的，本发明提出一种薄膜晶体管阵列基板的制造方法，其包括下列步骤：首先，提供一基板。然后，在基板上形成图案化的多个第一透明导电图案及多个第二透明导电图案。之后，形成图案化的一第一金属层，以定义出多条扫描配线，每一扫描配线延伸出一栅极至所对应的第一透明导电图案上，并且在每一第二透明导电图案的相对两侧定义出一互连金属图案，以通过互连金属图案连接相邻的第二透明导电图案，而形成与扫描配线平行的多条共用配线。接着，在基板上全面性地形成一栅极绝缘层。此外，形成图案化的一半导体层，以在每一栅极上方定义出一沟道层，并在每一第二透明导电图案上方定义出一半导体图案，其中图案化半导体层所使用的掩模与图案化透明导电层所使用的掩模相同。另外，形成图案化的一第二金属层，以定义出与扫描配线相交的多条数据配线，并与互连金属图案相交，且在每一沟道层的两侧定义出一源极/漏极，每一源极连接至所对应的数据配线。然后，在基板上方形成图案化的一介电层，其中介电层具有多个接触窗开口，用以分别暴露出漏极。之后，在每一介电层上形成一像素电极，其中像素电极经由所对应的接触窗开口而电性连接至所对应的漏极。

根据所述的薄膜晶体管阵列基板的制造方法，其中所述第一透明导电图案可采用与所述第二透明导电图案相同的材料进行制作。

根据所述的薄膜晶体管阵列基板的制造方法，其中在形成该半导体层时，还包括进行离子掺杂步骤，以使该半导体层表面形成欧姆接触层。

根据所述的薄膜晶体管阵列基板的制造方法，其中形成该介电层的步骤包括依序形成保护层与平坦层。

本发明还提供另一种薄膜晶体管阵列基板的制造方法，其包括下列步骤：首先，提供一基板。然后，在基板上形成图案化的一透明导电层，以形成多个第一透明导电图案及多条共用配线。之后，形成图案化的一第一金属层，以定义出多条扫描配线，每一扫描配线延伸出一栅极至所对应的第一透明导电图案上。此外，在基板上全面性地形成一栅极绝缘层。接着，形成图案化的一半导体层，以在每一栅极上方定义出一沟道层，并于每一共用配线上方定义出一半导体图案，其中图案化半导体层所使用的掩模与图案化透明导电层所使用的掩模相同。另外，形成图案化的一第二金属层，以定义出与扫描配线相交的多条数据配线，在每一沟道层的两侧定义出一源极/漏极，每一源极连接至所对应的数据配线。接着，在基板上方形成图案化的一介电层，其中介电层具有多个接触窗开口，用以暴露出漏极，并分离半导体图案的两端，以形成一浮置半导体图案。然后，在每一介电层上形成一像素电极，其中像素电极经由所对应的接触窗开口而电性连接至所对应的漏极。

在本发明的实施例中，上述透明导电层可采用与像素电极相同的材料进行制作。

在本发明的实施例中，上述薄膜晶体管阵列基板的制造方法，其中在形成半导体层时，还包括进行一离子掺杂步骤，以使半导体层表面形成一欧姆接触层。

在本发明的实施例中，上述薄膜晶体管阵列基板的制造方法，其中形成介电层的步骤包括依序形成一保护层与一平坦层。

本发明提出一种薄膜晶体管阵列基板，其包括一基板、多条扫描配线、多条数据配线、多个第一透明导电图案、多个栅极、多个第二透明导电图案、多个互连金属图案、一栅极绝缘层、多个沟道层、多个半导体图案、多个源极/漏极、一介电层与一像素电极。其中，扫描配线配置于基板上。此外，第一透明导电图案配置于基板上，而栅极配置于第一透明导电图案上，并与所对应的扫描配线电性连接。另外，第二透明导电图案配置于基板上，而互连金属图案分别配置于每一第二透明导电图案的相对两侧，以连接两相邻的第二透明导电图案，进而形成与扫描配线平行的多条共用配线。上述栅极绝缘层覆盖扫描配线、数据配线、第一透明导电图案、栅极、第二透明导电图案与互连金属图案，而沟道层对应于第一透明导电图案，而配置于栅极上方的栅极绝缘层上。另一方面，半导体图案对应于第二透明导电图案，而配置于第二透明导电图案上方的栅极绝缘层上，且源极/漏极分别配置于沟道层的两侧。多条数据配线配置于栅极绝缘层上并电性连接于源极，数据配线与扫描配线及互连金属图案相交，但不电性连接。上述图案化的一介电层配置于沟道层、半导体图案与源极/漏极上方，且介电层具有多个接触窗开口，以暴露出漏极。而像素电极配置于介电层上，并经由所对应的接触窗开口而电性连接至所对应的漏极。

根据所述的薄膜晶体管阵列基板，其中所述第一透明导电图案的材料包括铟锡氧化物、铟锌氧化物或铝锌氧化物。

根据所述的薄膜晶体管阵列基板，其中该半导体层的材料包括非晶硅。

根据所述的薄膜晶体管阵列基板，其中所述第二透明导电图案的材料包括铟锡氧化物、铟锌氧化物或铝锌氧化物。

根据所述的薄膜晶体管阵列基板，还包括欧姆接触层，配置于每一沟道层与所对应的该源极/漏极之间。

根据所述的薄膜晶体管阵列基板，其中该介电层包括保护层以及位于该保护层上的平坦层。

本发明提供另一种薄膜晶体管阵列基板，其包括一基板、多条扫描配线、多条数据配线、多个透明导电图案、多个栅极、多个第二透明导电图案、一栅极绝缘层、多个沟道层、多条共用配线、多个源极/漏极、图案化的一介电层与一像素电极。其中，扫描配线与数据配线配置于基板上。此外，透明导电图案配置于基板上，而栅极配置于第一透明导电图案上，并连接所对应的扫描配线。另外，共用配线配置于基板上，且与扫描配线平行。上述栅极绝缘层覆盖扫描配线、透明导电图案、共用配线与栅极。数据配线配置于栅极绝缘层上并电性连接于源极，且数据配线与扫描配线及共用配线相交，但不电性连接。另一方面，多个沟道层对应于透明导电图案，而配置于栅极上方的栅极绝缘层上，且半导体图案对应于共用配线，而配置于共用配线上方的栅极绝缘层上。上述的源极/漏极，分别配置于沟道层的两侧，且图案化的一介电层配置于沟道层、半导体图案与源极/漏极上方，且介电层具有多个接触窗开口，以分别暴露出漏极。而像素电极配置于介电层上，并经由所对应的接触窗开口而电性连接至所对应的漏极。

在本发明的实施例中，上述透明导电图案与共用配线为相同膜层。

在本发明的实施例中，上述半导体层的材料包括非晶硅。

在本发明的实施例中，上述透明导电图案与共用配线的材料包括铟锡氧化物、铟锌氧化物或铝锌氧化物。

在本发明的实施例中，上述薄膜晶体管阵列基板，还包括一欧姆接触层，其配置于每一沟道层与所对应的源极/漏极之间。

在本发明的实施例中，上述介电层包括一保护层以及位于保护层上的一平坦层。

本发明的薄膜晶体管阵列基板的制造方法，由于在图案化半导体层所使用的掩模与图案化透明导电层所使用的掩模相同。本发明主要是采用透明导电材料来制作共用配线，以提高像素的开口率，并使用定义半导体层的掩模来定义构成共用配线的透明导电图案，以节省工艺所需的掩模数，以降低制造成本。另一方面，本发明的薄膜晶体管阵列基板上的共用配线还可以由互连金属图案与透明导电图案相互连接而成，因此可具有较低的电阻值，使薄膜晶体管阵列基板具有低能量损耗的优点，以避免信号失真。

为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并结合附图，作详细说明如下。

附图说明

图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1J是本发明第一实施例的薄膜晶体管阵列基板的制造方法的剖面流程示意图。

图2A、图2B、图2C、图2D、图2E是本发明第一实施例的薄膜晶体管阵列基板的制造流程的局部俯视图。

图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3J是本发明第二实施例的薄膜晶体管阵列基板的制造方法的剖面流程示意图。

图4A、图4B、图4C、图4D、图4E、图4F是本发明第二实施例的薄膜晶体管阵列基板的制造流程的局部俯视图。

其中，附图标记说明如下：

100、200：薄膜晶体管阵列基板

110：基板

112：透明导电层

112a：第一透明导电图案

112b、112c：第二透明导电图案

114：第一金属层

114a：扫描配线

114b：栅极

114c：互连金属图案

116：栅极绝缘层

118：半导体层

118a：沟道层

118b：半导体图案

119a：欧姆接触层

119b：掺杂半导体层

120：第二金属层

120a：数据配线

120S：源极

120D：漏极

121：金属材料

130：介电层

132：保护层

134：平坦层

140：像素电极

A：有源元件区

C：电容区

CL：共用配线

H1、H2：接触窗开口

H3、H4：狭缝

P：像素预定区

具体实施方式

第一实施例

图1A至图1J是本发明第一实施例的薄膜晶体管阵列基板的制造方法的剖面流程示意图，而图2A至图2D是本发明第一实施例的薄膜晶体管阵列基板的制造流程的局部俯视图。请先参考图1A与图2A，首先，提供一基板110，而基板110上划分有多个阵列排列的像素预定区P(在图2A中仅绘示出两个像素预定区P以供说明)，且各像素预定区P内具有一有源元件区A与一电容区C。然后，在基板110上形成图案化的一透明导电层112，以在有源元件区A内定义出一第一透明导电图案112a，并于电容区C内定义出一第二透明导电图案112b。

具体而言，透明导电层112可以通过例如是化学气相沉积法(CVD)沉积透明导电材料于基板110上。然后，对该沉积的透明导电材料进行一道掩模工艺，即可完成第一透明导电图案112a与第二透明导电图案112b的制作。上述透明导电层112的材料可以采用铟锡氧化物、铟锌氧化物(Indium ZincOxide，IZO)或铝锌氧化物(Aluminum Zinc Oxide，AZO)。

之后请同时参考图1B与图2B，在基板110的像素预定区P内形成图案化的一第一金属层114，以定义出多条扫描配线114a，其中位于像素预定区P内的扫描配线114a会延伸出一栅极114b至所对应的第一透明导电图案112a上，并且在第二二透明导电图案112b的相对两侧定义出一互连金属图案114c。详细地说，第一金属层114可以通过例如是物理气相沉积法(PVD)沉积金属材料于基板110上，然后通过一道掩模工艺对该金属材料进行图案化，即可完成扫描配线114a、栅极114b与互连金属图案114c的制作。上述金属材料可以选用铝、金、铜、钼、铬、钛、铝合金、铝镁合金或钼合金等低电阻率材料。

这里要特别说明的是，互连金属图案114c可以连接两相邻像素预定区P内的第二透明导电图案112b，进而形成与扫描配线114a平行的多条共用配线CL。值得注意的是，因为本发明部分的共用配线CL采用透明导电材料来制作，进而可提高像素预定区P的开口率。此外，由于连接第二透明导电图案112b的互连金属图案114c的电阻值较铟锡氧化物的电阻值低，相比于公知的共用配线是完全采用阻抗较高的透明导电材料(如铟锡氧化物)所制成，本发明部分采用金属制作的共用配线CL可以有较低的阻抗，亦即具有较佳的导电性。接着，在基板110上全面性地形成栅极绝缘层116。栅极绝缘层116的材料可以选用以氮化硅(SiN)或是以四乙氧基硅烷(TEOS)为反应气体源而形成的氧化硅(SiO)。

接着请同时参考图1C与图2C，在基板110上形成图案化的一半导体层118，以在栅极114b上方定义出沟道层118a，并于第二透明导电图案112b上方定义出一半导体图案118b。一般而言，上述的半导体层118可以通过例如是化学气相沉积法(CVD)沉积非晶硅材料于基板110上。然后，通过一道掩模工艺对沉积于基板110上的非晶硅材料进行图案化，即可完成沟道层118a与半导体图案118b的制作。

为了使沟道层118a与金属材料之间的接触阻抗下降，实际上还可以在形成半导体层118后，进行离子掺杂步骤；或是在形成半导体层118时，在工艺中掺入杂质，以使半导体层118表面形成一欧姆接触层119。这里要特别强调的是，图案化半导体层118所使用的掩模与图案化透明导电层112(用以形成第一透明导电图案112a与第二透明导电图案112b)所使用的掩模相同。

由于本发明的共用配线CL是由第二透明导电图案112b与互连金属图案114c所构成，其中用以定义第二透明导电图案112b的掩模与图案化半导体层118的掩模相同，而互连金属图案114c与扫描配线114a以与栅极114b是由同一道掩模工艺所形成。因此，相比于公知技术，本发明不需要额外多出一道用以定义共用配线CL的掩模，因而可有效地降低制造成本。

接着请参考图1D，去除第二透明导电图案112b上方的掺杂半导体层119b，其中去除的方式可以选用干蚀刻，其例如是以氧或碳-氟(C-F based)气体为反应气体源并对反应气体源施以一偏压，以形成等离子体(Plasma)来对掺杂半导体层119b进行非等向性地蚀刻。

然后请参考图1E，形成金属材料121于基板110上，以覆盖住部分的栅极绝缘层116、欧姆接触层119a与半导体图案118b。接着请参考图1F与图2D，图案化金属材料121，以形成图案化的一第二金属层120，进而定义出与扫描配线114a相交的多条数据配线120a并且在沟道层118a的两侧定义出一源极120S与一漏极120D。其中，源极120S连接至所对应的数据配线120a。另一方面，数据配线120a会与共用配线CL相交，且可以位于互连金属图案114c的上方。

之后请参考图1G，在基板110上方形成图案化的一介电层130。具体而言，形成介电层130的步骤可以包括依序形成一保护层132与一平坦层134。其中，保护层132的材料可以选用氧化硅、氮化硅或氮氧化硅，而平坦层134的材料可以选用聚酰亚胺(polyimide)。然后请参考图1H，于介电层130中形成一接触窗开口H1，以暴露出漏极120D。

接着请同时参考图1J与图2E，在介电层130上形成一像素电极140。详细地说，可以先在介电层130上沉积一透明电极层材料，且该透明电极层材料会填入接触窗开口H1中。此外，透明电极层材料可以采用与透明导电层112相同的材料来进行制作。然后，再对该透明电极层材料进行一道掩模工艺，以在像素预定区P内定义出像素电极140，而像素电极140可以经由接触窗开口H1而电性连接至漏极120D。另一方面，位于共用配线CL(第二透明导电图案112b与互连金属图案114c)与其上方的像素电极140会形成一储存电容器。上述至此，本发明的薄膜晶体管阵列基板100的制作大致完成。由于本发明的薄膜晶体管阵列基板100的共用配线CL具有较低的阻抗，因此本发明的薄膜晶体管阵列基板100会具有低能量损耗的特性。

以上述方法所形成的薄膜晶体管阵列基板100如图1J与图2E所示，其包括基板110、扫描配线114a、数据配线120a、第一透明导电图案112a、第二透明导电图案112b、互连金属图案114c、栅极114b、源极120S、漏极120D、栅极绝缘层116、沟道层118a、半导体图案118b、介电层130与像素电极140。其中，扫描配线114a与数据配线120a配置于基板110上，以在基板110上划分出多个像素预定区P，而像素预定区P内具有有源元件区A与电容区C。

此外，第一透明导电图案112a配置于有源元件区A内，而栅极114b配置于第一透明导电图案112a上，且栅极114b是与所对应的扫描配线114a电性连接。另外，第二透明导电图案112b配置于电容区C内，而互连金属图案114c分别配置于第二透明导电图案112b的相对两侧。该互连金属图案114c可以连接相邻像素预定区P内的第二透明导电图案112b，进而形成与扫描配线114a平行的共用配线CL。

本发明的栅极绝缘层116覆盖住扫描配线114a、数据配线120a、第一透明导电图案112a、第二透明导电图案112b、栅极114b与互连金属图案114c。此外，沟道层118a对应于第一透明导电图案112a，且配置于栅极114b上方的栅极绝缘层116上。另一方面，半导体图案118b对应于第二透明导电图案112b，且配置于第二透明导电图案112b上方的栅极绝缘层116上。由图1J可知，源极120S与漏极120D分别配置于沟道层118a的两侧，而介电层130可以包括保护层132以及位于保护层132上的平坦层134。上述介电层130可覆盖沟道层118a、半导体图案118b、欧姆接触层119a、源极120S与漏极120D。

第二实施例

图3A至图3J是本发明第二实施例的薄膜晶体管阵列基板的制造方法的剖面流程示意图，而图4A至图4F是本发明第二实施例的薄膜晶体管阵列基板的制造流程的局部俯视图。请先参考图3A与图4A，提供一基板110，而基板110上划分有多个阵列排列的像素预定区P(在图3A中仅绘示出两个像素预定区P以供说明)，且各像素预定区P内具有一有源元件区A与一电容区C。然后，在基板110上形成图案化的一透明导电层112，以在有源元件区A内定义出一第一透明导电图案112a，且于电容区C内定义出一第二透明导电图案112c。值得留意的是，相邻像素预定区P内的第二透明导电图案112c彼此连接，以在基板110上形成共用配线CL。

具体而言，透明导电层112可以通过例如是化学气相沉积法沉积透明导电材料于基板110上。然后，对该沉积的透明导电材料进行一道掩模工艺，即可完成第一透明导电图案112a与第二透明导电图案112b(共用配线CL)的制作。上述透明导电层112的材料可以采用铟锡氧化物、铟锌氧化物或铝锌氧化物。

请同时参考图3B与图4B，在基板110上形成图案化的一第一金属层114，以定义出多条扫描配线114a，其中位于各像素预定区P内的扫描配线114a会延伸出一栅极114b至所对应的第一透明导电图案112a上。详细地说，第一金属层114可以通过例如是物理气相沉积法沉积金属材料于基板110上，然后通过一道掩模工艺对该金属材料进行图案化，即可完成扫描配线114a与栅极114b的制作。接着，在基板110上全面性地形成一栅极绝缘层116。栅极绝缘层116的材料可以选用氮化硅或是以四乙氧基硅烷为反应气体源而形成的氧化硅。

然后请同时参考图3C与图4C，在基板110上形成图案化的一半导体层118，以在栅极114b上方定义出一沟道层118a，并于第二透明导电图案112b上方定义出一半导体图案118b。一般而言，上述的半导体层118可以通过例如是化学气相沉积法沉积非晶硅材料于基板110上。然后，通过一道掩模工艺对沉积于基板110上的非晶硅材料进行图案化，即可完成沟道层118a与半导体图案118b的制作。

为了使沟道层118a与金属材料之间的接触阻抗下降，实际上还可以在形成半导体层118时，进行一离子掺杂步骤，以使半导体层118表面形成一欧姆接触层119a与一掺杂半导体层119b。这里要特别强调的是，图案化半导体层118所使用的掩模与图案化透明导电层112(用以形成第一透明导电图案112a与第二透明导电图案112b)所使用的掩模相同。因此，相比于公知技术，本发明不需要额外多出一道用以定义共用配线CL的掩模，因而可有效地降低制造成本。另一方面，由于本发明的共用配线CL主要是采用透明导电材料来制作，进而可提高像素预定区P的开口率。

接着请参考图3D，去除第二透明导电图案112b上方的掺杂半导体层119b，其中去除的方式可以选用干蚀刻，其例如是以氧或碳-氟气体为反应气体源并对反应气体源施以一偏压，以形成等离子体来对掺杂半导体层119b进行非等向性地蚀刻。

然后请参考图3E，形成一金属材料121于基板110上，以覆盖住部分的栅极绝缘层116、半导体图案118b与欧姆接触层119a。接着请参考图3F与图4D，图案化金属材料121，以形成图案化的一第二金属层120，进而定义出与扫描配线114a相交的多条数据配线120a，并且在沟道层118a的两侧定义出一源极120S与一漏极120D。其中，每一源极120S连接至所对应的数据配线120a。

之后请参考图3G，在基板110上方形成图案化的一介电层130。具体而言，形成介电层130的步骤可以包括依序形成一保护层132与一平坦层134。其中，保护层132的材料可以选用氧化硅、氮化硅或氮氧化硅，而平坦层134的材料可以选用聚酰亚胺。接着请参考图3H与图4E，在介电层130中形成一接触窗开口H2，以暴露出漏极120D。此外，在介电层130中形成狭缝H3与H4，以分离半导体图案118b的两端，进而形成一浮置(floating)半导体图案118c。

接着请同时参考图3J与图4F，在介电层130上形成一像素电极140。详细地说，可以先在介电层130上沉积一透明电极层材料，且该透明电极层材料会填入接触窗开口H2中。具体而言，透明电极层材料可以采用与透明导电层112相同的材料来进行制作。

然后，再对该透明电极层材料进行一道掩模工艺，以在像素预定区P内定义出一像素电极140，而像素电极140可以经由接触窗开口H1而电性连接至漏极120D。另一方面，对透明电极层材料进行图案化时，可以一并去除位于狭缝H3与H4处的透明电极层材料，以使浮置半导体图案118c可以与其它膜层电性绝缘。另一方面，像素电极140会位于共用配线CL上方，以与共用配线CL形成一储存电容器。上述至此，本发明的薄膜晶体管阵列基板200的制作大致完成。

以上述方法所形成的薄膜晶体管阵列基板200如图3J与图4E所示，其包括基板110、扫描配线114a、数据配线120a、第一透明导电图案112a、第二透明导电图案112b、栅极114b、源极120S、漏极120D、栅极绝缘层116、沟道层118a、半导体图案118b、介电层130与像素电极140。其中，扫描配线114a与数据配线120a配置于基板110上，以在基板110上划分出多个像素预定区P，而像素预定区P内具有有源元件区A与电容区C。

此外，第一透明导电图案112a配置于有源元件区A内，而栅极114b配置于第一透明导电图案112a上，且栅极114b是与所对应的扫描配线114a电性连接。另外，第二透明导电图案112c配置于电容区C内，且相邻像素预定区P内的第二透明导电图案112c彼此连接，进而可以形成与扫描配线114a平行的共用配线CL。

本发明的栅极绝缘层116覆盖住扫描配线114a、数据配线120a、第一透明导电图案112a、第二透明导电图案112b与栅极114b。此外，沟道层118a对应于第一透明导电图案112a，且配置于栅极114b上方的栅极绝缘层116上。另一方面，半导体图案118b对应于第二透明导电图案112c，且配置于第二透明导电图案112b上方的栅极绝缘层116上。由图3J可知，源极120S与漏极120D分别配置于沟道层118a的两侧，而介电层130可以包括保护层132以及位于保护层132上的平坦层134。上述介电层130可以覆盖住沟道层118a、欧姆接触层119a、半导体图案118b、源极120S与漏极120D上。

综上所述，在本发明的薄膜晶体管阵列基板的制造方法中，由于图案化半导体层所使用的掩模与图案化透明导电层所使用的掩模相同，因此无须新增掩模来形成共用配线。相比于公知的制造方法，本发明的薄膜晶体管阵列基板的制造方法可以有效降低制造成本。此外，由于本发明采用透明导电材料来制作至少部分的共用配线，因此有助于提高像素的开口率，而薄膜晶体管阵列基板的共用配线也可以是由金属材料与透明导电材料相互连接而成，因此具有较低的阻值，可以使薄膜晶体管阵列基板具有低能量损耗的优点，以避免信号失真。

虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。

Claims (20)

1.一种薄膜晶体管阵列基板的制造方法，包括：

提供一基板；

在该基板上形成图案化的多个第一透明导电图案及多个第二透明导电图案；

形成图案化的一第一金属层，以定义出多条扫描配线，且每一扫描配线延伸出一栅极至所对应的该第一透明导电图案上，并且在每一第二透明导电图案的相对两侧形成一互连金属图案，以连接两个相邻的所述第二透明导电图案，而形成与所述扫描配线平行的多条共用配线；

在该基板上形成一栅极绝缘层；

形成图案化的一半导体层，以在每一栅极上方定义出一沟道层，并在每一第二透明导电图案上方定义出一半导体图案，其中图案化该半导体层所使用的掩模与图案化该透明导电层所使用的掩模相同；

形成图案化的一第二金属层，以形成与所述扫描配线及所述互连金属图案相交，但不电性连接的多条数据配线，并在每一沟道层的两侧定义出一源极/漏极，每一源极连接至所对应的该数据配线；

在该基板上方形成图案化的一介电层，其中该介电层具有多个接触窗开口，用以分别暴露出所述漏极；以及

在该介电层上形成一像素电极，其中该像素电极经由所对应的该接触窗开口而电性连接至所对应的该漏极。

2.如权利要求1所述的薄膜晶体管阵列基板的制造方法，其中所述第一透明导电图案可采用与所述第二透明导电图案相同的材料进行制作。

3.如权利要求1所述的薄膜晶体管阵列基板的制造方法，其中在形成该半导体层时，还包括进行一离子掺杂步骤，以使该半导体层表面形成一欧姆接触层。

4.如权利要求1所述的薄膜晶体管阵列基板的制造方法，其中形成该介电层的步骤包括依序形成一保护层与一平坦层。

5.一种薄膜晶体管阵列基板，包括：

一基板；

多条扫描配线，配置于该基板上；

多个第一透明导电图案及多个第二透明导电图案，分别配置于该基板上；

多个栅极，分别配置于所述第一透明导电图案上，并连接所对应的该扫描配线；

多个互连金属图案，分别配置于每一第二透明导电图案的相对两侧，以连接相邻的所述第二透明导电图案，而形成与所述扫描配线平行的多条共用配线；

一栅极绝缘层，覆盖所述扫描配线、所述第一透明导电图案、所述栅极、所述第二透明导电图案与所述互连金属图案；

多个沟道层，分别对应于所述第一透明导电图案，而配置于所述栅极上方的该栅极绝缘层上；

多个半导体图案，分别对应于所述第二透明导电图案，而配置于所述第二透明导电图案上方的该栅极绝缘层上；

多个源极/漏极，分别配置于所述沟道层的两侧；

多条数据配线，配置于该栅极绝缘层上并电性连接于所述源极，所述数据配线与所述扫描配线及所述互连金属图案相交，但不电性连接；

图案化的一介电层，配置于所述沟道层、所述半导体图案与所述源极/漏极上方，且该介电层具有多个接触窗开口，用以分别暴露出所述漏极；以及

一像素电极，配置于该介电层上，并经由所对应的该接触窗开口而电性连接至所对应的该源极/漏极。

6.如权利要求5所述的薄膜晶体管阵列基板，其中所述第一透明导电图案的材料包括铟锡氧化物、铟锌氧化物或铝锌氧化物。

7.如权利要求5所述的薄膜晶体管阵列基板，其中该半导体层的材料包括非晶硅。

8.如权利要求5所述的薄膜晶体管阵列基板，其中所述第二透明导电图案的材料包括铟锡氧化物、铟锌氧化物或铝锌氧化物。

9.如权利要求5所述的薄膜晶体管阵列基板，还包括一欧姆接触层，配置于每一沟道层与所对应的该源极/漏极之间。

10.如权利要求5所述的薄膜晶体管阵列基板，其中该介电层包括一保护层以及位于该保护层上的一平坦层。

11.一种薄膜晶体管阵列基板的制造方法，包括：

提供一基板；

在该基板上形成图案化的一透明导电层，以形成多个透明导电图案以及多条共用配线；

形成图案化的一第一金属层，以定义出多条扫描配线，且每一扫描配线延伸出一栅极至所对应的该第一透明导电图案上；

在该基板上全面性地形成一栅极绝缘层；

形成图案化的一半导体层，以在每一栅极上方定义出一沟道层，并在每一共用配线上方定义出一半导体图案，其中图案化该半导体层所使用的掩模与图案化该透明导电层所使用的掩模相同；

形成图案化的一第二金属层，以形成与所述扫描配线及所述共用配线相交，但不电性连接的多条数据配线，并在每一沟道层的两侧定义出一源极/漏极，每一源极连接至所对应的该数据配线；

在该基板上方形成图案化的一介电层，其中该介电层具有多个接触窗开口，用以分别暴露出所述漏极，并分离该半导体图案的两端，以形成一浮置半导体图案；以及

在每一介电层上形成一像素电极，其中该像素电极经由所对应的该接触窗开口而电性连接至所对应的该漏极。

12.如权利要求11所述的薄膜晶体管阵列基板的制造方法，其中所述透明导电层可采用与所述像素电极相同的材料进行制作。

13.如权利要求11所述的薄膜晶体管阵列基板的制造方法，其中在形成该半导体层时，还包括进行一离子掺杂步骤，以使该半导体层表面形成一欧姆接触层。

14.如权利要求11所述的薄膜晶体管阵列基板的制造方法，其中形成该介电层的步骤包括依序形成一保护层与一平坦层。

15.一种薄膜晶体管阵列基板，包括：

一基板；

多条扫描配线，配置于该基板上；

多个透明导电图案，分别配置于该基板上；

多条共用配线，分别配置于该基板上，且所述共用配线与所述扫描配线平行；

多个栅极，分别配置于所述透明导电图案上，并连接所对应的该扫描配线；

一栅极绝缘层，覆盖所述扫描配线、所述透明导电图案、所述共用配线与所述栅极；

多个沟道层，分别对应于所述透明导电图案，而配置于所述栅极上方的该栅极绝缘层上；

多个半导体图案，分别对应于所述共用配线，而配置于所述共用配线上方的该栅极绝缘层上；

多个源极/漏极，分别配置于所述沟道层的两侧；

多条数据配线，配置于该栅极绝缘层上并电性连接于所述源极，所述数据配线与所述扫描配线及所述共用配线相交，但不电性连接；

图案化的一介电层，配置于所述沟道层、所述半导体图案与所述源极/漏极上方，且该介电层具有多个接触窗开口，用以分别暴露出所述漏极；以及

一像素电极，配置于该介电层上，并经由所对应的该接触窗开口而电性连接至所对应的该漏极。

16.如权利要求15所述的薄膜晶体管阵列基板，其中所述透明导电图案与所述共用配线为相同膜层。

17.如权利要求15所述的薄膜晶体管阵列基板，其中该半导体层的材料包括非晶硅。

18.如权利要求15所述的薄膜晶体管阵列基板，其中所述透明导电图案与所述共用配线的材料包括铟锡氧化物、铟锌氧化物或铝锌氧化物。

19.如权利要求15所述的薄膜晶体管阵列基板，还包括一欧姆接触层，配置于每一沟道层与所对应的该源极/漏极之间。

20.如权利要求15所述的薄膜晶体管阵列基板，其中该介电层包括一保护层以及位于该保护层上的一平坦层。

Images