TWI565039B - 可撓式畫素陣列基板及可撓式顯示面板 - Google Patents
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Description
本發明是有關於一種畫素陣列基板及顯示面板，且特別是有關於一種可撓式畫素陣列基板及可撓式顯示面板。
隨著顯示科技的發展，顯示面板應用範圍日益廣泛。舉例而言，在早期，顯示面板多用做電子裝置（例如：電視、電腦、手機等）的螢幕，而應用在電子裝置上的顯示面板多為硬質顯示面板。在近期，則有人將顯示面板應用在穿戴裝置（例如：手錶、衣服等），而應用在穿戴裝置上的顯示面板多為可撓式顯示面板。
可撓式顯示面板需具備相當的可彎曲能力。換言之，當可撓式顯示面板彎曲時，可撓基板上的構件（例如：薄膜電晶體、訊號線等）需隨之彎曲並維持正常功能。然而，當可撓式顯示面板的周邊區需要大幅度的彎曲時，位於周邊區的訊號線往往容易斷裂，導致可撓式顯示面板失效。
本發明提供一種可撓式畫素陣列基板及可撓式顯示面板，其可彎曲能力佳。
本發明的可撓式畫素陣列基板包括可撓基板、畫素單元、絕緣層及三維訊號線。可撓基板具有主動區及主動區外的周邊區。畫素單元配置於可撓基板的主動區內。絕緣層覆蓋可撓基板。三維訊號線配置於可撓基板的周邊區至少一部份且與至少一畫素單元電性連接。三維訊號線包括第一部分與第二部分。第一部分包括第一分支與第二分支。第一分支與第二分支彼此分離且不呈現直線排列。第二部分的相對兩端分別與相鄰的第一分支與第二分支連接，且第二部分的一部分配置於絕緣層上。
本發明的撓式顯示面板包括上述的可撓式畫素陣列基板、配置於可撓式畫素陣列基板對向的第二基板以及配置於可撓式畫素陣列基板與第二基板之間的顯示介質。
在本發明的一實施例中，上述的三維訊號線的第一部分與第二部分分別位於不同膜層。
在本發明的一實施例中，上述的第二部分在可撓基板上的正投影垂直於第一分支與第二分支在可撓基板上的正投影。
在本發明的一實施例中，上述的第二部分在可撓基板上的正投影與第一分支在可撓基板上的正投影夾有銳角。第二部分在可撓基板上的正投影與第二分支在可撓基板上的正投影夾有銳角。
在本發明的一實施例中，上述的至少一畫素單元與相鄰的兩條三維訊號線電性連接。所述相鄰兩條三維訊號線透過至少一導電圖案彼此電性連接。
在本發明的一實施例中，上述的至少一畫素單元包括薄膜電晶體以及與薄膜電晶體電性連接的畫素電極。薄膜電晶體包括半導體圖案、閘極、位於閘極與半導體圖案之間的第一絕緣圖案、與半導體圖案電性連接的源極與汲極。
在本發明的一實施例中，上述的三維訊號線的第一分支、源極以及汲極位於同一膜層。
在本發明的一實施例中，上述的三維訊號線的第一分支與閘極位於同一膜層，而三維訊號線的第二部分、源極以及汲極位於同一膜層。
在本發明的一實施例中，上述的可撓式畫素陣列基板更包括緩衝層。緩衝層覆蓋可撓基板。緩衝層具有位於主動區的多個第一緩衝圖案與位於周邊區的多個第二緩衝圖案。畫素單元分別配置於彼此分離的第一緩衝圖案上。三維訊號線的多個第一部分分別配置於第二緩衝圖案上。
在本發明的一實施例中，上述的三維訊號線的第一分支與可撓基板直接接觸。
在本發明的一實施例中，上述的絕緣層的楊氏係數小於三維訊號線之第一部分的楊氏係數以及三維訊號線之第二部分的楊氏係數。
在本發明的一實施例中，上述的三維訊號線的第一分支、第二分支以及第二部分位於同一膜層。
在本發明的一實施例中，上述的周邊區至少一部份係為可彎折部，且可彎折部能夠彎折至可撓基板的外表面。
在本發明的一實施例中，上述的絕緣層具有至少一個絕緣凸塊。絕緣凸塊凸設於可撓性基板上，且第二部份位於絕緣凸塊上。
基於上述，本發明一實施例的可撓式顯示面板及其可撓式畫素陣列基板採用三維訊號線。立體的三維訊號線在結構上類似於彈簧，因此，當可撓基板彎曲時，相較於二維訊號線，立體的三維訊號線不易因本身的彎曲而受損。藉此，可撓式顯示面板及其可撓式畫素陣列基板的可彎曲能力能夠提升。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為本發明一實施例之可撓式畫素陣列基板的上視示意圖。圖2A至圖2G為本發明一實施例之可撓式畫素陣列基板的製造流程剖面示意圖。特別是，圖1的區域I是對應圖2A至圖2G之可撓式畫素陣列基板100的部份主動區110a，圖1的區域Ⅱ是對應圖2A至圖2G之可撓式畫素陣列基板100的部份周邊區110b。
請參照圖1及圖2A，首先，提供可撓基板110。可撓基板110(內表面110c)具有主動區110a以及主動區110a外的周邊區110b。在本實施例中，周邊區110b的至少一部分為可彎折部P，且可彎折部P能夠彎折至可撓基板110的外表面110d(標示於圖2A)，即可彎折部P外表面會面對主動區110a外表面，則可彎折部P會與主動區110a重疊。藉此，可撓基板110的周邊區110b可隱藏在主動區110a後方(或稱為底下或背面)，進而使可撓式畫素陣列基板100呈現所欲的形狀，例如：圓形，但本發明不以此為限。可撓基板110的材質可選用有機聚合物，例如：聚醯亞胺（polyimide；PI）、聚萘二甲酸乙醇酯（polyethylene naphthalate；PEN）、聚對苯二甲酸乙二酯（polyethylene terephthalate；PET）、聚碳酸酯（polycarbonates；PC）、聚醚碸（polyether sulfone；PES）或聚芳基酸酯（polyarylate），或其它合適的材料、或前述至少二種材料之組合。在其他實施例中，可撓基板110也依照顯示面板之類型，而可具備下列其中至少一種額外功能，例如：偏光功能、增光功能、光擴散功能或其它合適的功能。
請參照圖2A，接著，在可撓基板110內表面110c上形成緩衝層120與多個半導體圖案130為範例。在本實施例中，緩衝層120包括多個第一緩衝圖案122以及多個第二緩衝圖案124。第一緩衝圖案122配置於可撓基板110的主動區110a且彼此分離。第二緩衝圖案124配置於可撓基板110的周邊區110b。第一緩衝圖案122的厚度與第二緩衝圖案124的厚度可相同或不相同。彼此分離的多個半導體圖案130分別配置於多個第一緩衝圖案122上。在本實施例中，緩衝層120為了能夠協助半導體圖案130穩定的形成於可撓基板110上，較佳地，其材料可為無機材料(例如：氧化矽、氮化矽、氮氧化矽、其它適當材料、或上述至少二種材料的堆疊層，但本發明不以此為限。於其它實施例中，若不需要協助半導體圖案130穩定的形成於可撓基板110上時，可選擇性的不形成緩衝層120或者緩衝層120材料可為有機材料或前述無機材料與有機材料之組合。半導體圖案130可為單層或多層結構，其包含非晶矽、多晶矽、微晶矽、單晶矽、有機半導體材料、氧化物半導體材料（例如：銦鋅氧化物、銦鍺鋅氧化物、或是其它合適的材料、或上述之組合）、或其它合適的材料、或含有摻雜物（dopant）於上述材料中、或上述之組合，但本發明不以此為限。
請參照圖2B，接著，形成第一絕緣層140’，以覆蓋第一緩衝圖案122、半導體圖案130以及部份的可撓基板110。然後，在第一絕緣層140’上形成多個閘極G。每一閘極G位於對應的一個半導體圖案130上方。在本實施例中，閘極G可使用金屬材料製作，但本發明不限於此，根據其他實施例，閘極G也可以使用其他適當的導電材料。例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。再者，第一絕緣層140’之材料可選自緩衝層120所述之材料。若可撓性基板仍有暴露部份，則為了讓後續的膜層能夠穩定的形成於可撓基板110上，第一絕緣層140’之材料可選用前述的無機材料; 若可撓性基板仍有暴露部份，且不需考量後續的膜層能夠穩定的形成於可撓基板110上，第一絕緣層140’之材料可選用前述的有機材料或前述無機材料與有機材料之組合。
請參照圖2C，接著，形成第二絕緣層160’，以覆蓋閘極G以及部份的第一絕緣層140’。請參照圖1C及圖1D，接著，圖案化第一絕緣層140’及第二絕緣層160’，以形成多個第一絕緣圖案140以及多個第二絕緣圖案160。如圖2D所示，每一第一絕緣圖案140位於對應的一個的閘極G與對應的一個半導體圖案130之間。每一第一絕緣圖案140覆蓋對應的一個半導體圖案130。每一閘極G配置於對應的一個第一絕緣圖案140上。每一第二絕緣圖案160覆蓋對應的一個閘極G以及對應的一個第一絕緣圖案140。第二絕緣圖案160與第一絕緣圖案140分別具有接觸孔160a、140a。相連通的接觸孔140a、160a暴露出半導體圖案130的兩側。在本實施例中，第二絕緣圖案160的材質可為有機材料、無機材料或其組合，其中以無機材料較佳，但本發明不以此為限。
如圖2D所示，多個半導體圖案130上的多個第一絕緣圖案140彼此分離，且多個第一絕緣圖案140上的多個第二絕緣圖案160彼此分離，即如圖2D左邊的半導體圖案130上所對應的第一絕緣圖案140及所對應的第二絕緣圖案160係與如圖2D中間的半導體圖案130上所對應的第一絕緣圖案140及所對應的第二絕緣圖案160彼此分離。換言之，第一絕緣層140’已被圖案化成多個小塊的絕緣圖案（即多個第一絕緣圖案140），第二絕緣層160’也已被圖案化成多個小塊的絕緣圖案（即多個第二絕緣圖案160）。多個第一絕緣圖案140之間存在間隙140b。多個第二絕緣圖案160之間存在間隙160b。如此一來，當可撓基板110彎曲時，由於可撓基板110上具有不連續的第一絕緣圖案140，因而第一絕緣圖案140不易因可撓基板110的彎曲產生裂痕。即使，某一個第一絕緣圖案140因可撓式畫素陣列基板100彎曲而產生裂痕，由於多個第一絕緣圖案140彼此分離，所述某一個第一絕緣圖案140的裂痕也不易延伸到其他第一絕緣圖案140上，進而導致其周邊的構件受損。藉此，可撓式畫素陣列基板的可彎曲程度可提升。
請參照圖2E，接著，形成第二導電層170。第二導電層170包括多個源極S、多個汲極D以及三維訊號線L之第一部分176的第一、二分支172a、172b。第一、二分支172a、172b彼此分離且不呈現直線排列。換言之，第一分支172a與第二分支172b呈現錯位排列。每一源極S和每一汲極D與對應的一個半導體圖案130電性連接。詳言之，在本實施例中，源極S與汲極D配置於第二絕緣圖案160上並填入接觸孔160a 、140a，以和對應的半導體圖案130電性連接。在本實施例中，第一緩衝圖案122所對應的一個半導體圖案130、對應的一個第一絕緣圖案140、對應的一個閘極G、對應的一個第二絕緣圖案160以及對應的一個源極S與汲極D可視為一個薄膜電晶體T。薄膜電晶體T配置於可撓基板110的主動區110a。本發明實施例，以頂閘型薄膜電晶體T為範例，但不限於此。於其它實施例中，薄膜電晶體T亦可為底閘型薄膜電晶體T。舉例而言，可將閘極G先形成於可撓基板110上，形成所對應的第一絕緣圖案140與所對應的半導體圖案130，即閘極位於所對應的半導體圖案130之下，後續的膜層可參閱前述的描述。
請參照圖2E，三維訊號線之第一部分176的第一分支172a與第二分支172b配置於周邊區110b且與至少一個薄膜電晶體T電性連接。在本實施例中，三維訊號線L的第一、二分支172a、172b可選擇性地設置在第二緩衝圖案124上，而不與可撓基板110直接接觸，且第二緩衝圖案124可協助三維訊號線L的第一、二分支172a穩定形成於可撓基板110上。然而，本發明不限於此，在其他實施例中，三維訊號線的第一、二分支172a、172b也可直接設置在可撓基板110上。以下將於後續段落中配合其他圖示說明之。另外，在本實施例中，三維訊號線L之第一部分176的第一、二分支172a、172b可選擇性地與薄膜電晶體T的源極S與汲極D位於同一膜層（例如：第二導電層170）。然而，本發明不以此為限，在其他實施例中，三維訊號線之第一部分176的第一、二分支也可位於其他膜層。以下將於後續段落中配合其他圖示說明之。第二導電層170一般是使用金屬材料，但本發明不限於此，根據其他實施例，第二導電層170也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
請參照圖2F，接著，形成絕緣層(或稱為第三絕緣層)180及第三導電層190。如圖2F所示，絕緣層180覆蓋薄膜電晶體T的源極S與汲極D以及部份的可撓基板110內表面110c。在本實施例中，絕緣層180填入多個薄膜電晶體T的多個第一絕緣圖案140之間的空隙140b與多個薄膜電晶體T的多個第二絕緣圖案160之間的空隙160b，進而與可撓基板110內表面110c接觸。絕緣層180覆蓋三維訊號線L的第一、二分支172a、172b以及可撓基板110的部份周邊區110b。位於周邊區110b的部份絕緣層180具有多個接觸孔180a。第一分支172a以及第二分支172b被對應的接觸孔180a暴露。
請參照圖2F，第三導電層190配置於絕緣層180上。第三導電層190包括三維訊號線L的第二部分192。三維訊號線L的第二部分192配置於位在周邊區110b的部份絕緣層180上。第二部分192的相對兩端藉由對應的複數個接觸孔180a分別與相鄰的第一、二分支172a、172b連接，進而使第一部分176的第一、二分支172a、172b與第二部分192串接成三維訊號線L。三維訊號線L由分屬不同導電層的第一部分176（即第一、二分支172a、172b）與第二部分192互相搭接而成，因此第一部分176（第一、二分支172a、172b）與第二部分192之間存在多個連接點，所述多個連接點分別位於多個接觸孔180a所在處。在本實施例中，第三導電層190可選擇性地包括與汲極D電性連接的連接電極194，但本發明不限於此，在其他實施例中，也可不設置電極194，電極194的設置與否端視實際的需求而定。
三維訊號線L是立體結構且分佈在三度空間中，以下搭配圖3A更清楚地說明之。圖3A為本發明一實施例之三維訊號線的立體示意圖。請參照圖2F及圖3A，三維訊號線L包括第一部分176與第二部分192。第一部分176包括第一分支172a與第二分支172b。第一分支172a與第二分支172b在x方向延伸，且第一分支172a與第二分支172b在y方向上彼此分離，以定義出水平面（例如xy平面）。換言之，第一分支172a與第二分支172b在x方向上不呈現直線排列，即不論x方向或y方向上第一分支172a與第二分支172b呈現錯位排列。所述水平面平行於可撓基板110的承載面110c。絕緣層180覆蓋第一部分176的第一、二分支172a、172b。第二部分192配置在絕緣層180上。換言之，第二部分192在z方向高過第一、二分支172a、172b。第二部分180的相對兩端藉由對應的複數個接觸孔180a分別與相鄰的第一、二分支172a、172b連接。換言之，第二部分180在y方向上連接第一分支172a與第二分支172b，即訊號線L的走向從x方向轉為z方向上，然後轉為y方向，再轉為z方向，最後轉為x方向。第一部分176的第一、二分支172a、172b與第二部分180連接成立體的三維訊號線L。如圖3A所示，立體的三維訊號線L在結構上類似於彈簧，因此，當可撓基板110彎曲時，相較於平面的二維訊號線，三維訊號線L具有較佳的可彎曲能力，而不易因本身的彎曲而受損。
圖3A示出本發明一實施例的三維訊號線L，圖3B示出比較例之二維訊號線，圖3C示出比較例之一維訊號線，其中，圖3A之一維訊號線之線段與圖3B之二維訊號線之線段皆僅呈一直線排列。請參照圖3A、圖3B及圖3C，以相同材質進行拉長同樣長度模擬可得當下馮•米塞斯應力(von mises stress), 而馮•米塞斯應力(von mises stress)為判斷材料是否降伏(或稱為屈服，yield)的等效應力法則, 馮•米塞斯應力(von mises stress)越低代表材料在此拉伸時受到的破壞較小。圖3C之一維訊號線L1的馮•米塞斯應力(von mises stress)約為6.091千兆帕(GPa)，圖3B之二維訊號線L2的馮•米塞斯應力(von mises stress)約為5.517千兆帕(GPa)，圖3A之三維訊號線L的馮•米塞斯應力(von mises stress)約為2.402千兆帕(GPa)。由此模擬數據可證，三維訊號線L的馮•米塞斯應力(von mises stress)最低，換言之，三維訊號線L的可彎曲能力確實較一、二維訊號線L1、L2的可彎曲能力更進一步地提升。
請參照圖2G，接著，形成絕緣層(或稱為第四絕緣層)200以及畫素電極210。絕緣層200覆蓋三維訊號線L的第二部分192、連接電極194以及部份絕緣層180。絕緣層200具有接觸孔200a。接觸孔200a暴露出薄膜電晶體T的汲極D。畫素電極210配置於絕緣層200上並填入絕緣層200的接觸孔200a，以和薄膜電晶體T的汲極D電性連接。彼此電性連接的畫素電極210與薄膜電晶體T可視為一個畫素單元U。三維訊號線L與至少一個畫素單元U電性連接。於此便完成了本實施例的可撓式畫素陣列基板100。此外，需說明的是，在圖1的實施例中，三維訊號線L是以與資料線DL連接的訊號線(位於周邊區)為示例。然而，本發明不限於此，在其他實施例中，三維訊號線L也可指與掃描線SL連接的訊號線(位於周邊區)、三維訊號線L也可指與共用電極線連接的訊號線(位於周邊區)、或其它與主動區110a相關元件連接且位於周邊區之線路。
圖4為本發明一實施例之三維訊號線以及兩個絕緣層的上視示意圖。請參照圖2G及圖4，在本實施例中，分別位於三維訊號線L上下兩側的部份絕緣層200、180可具有特殊圖案，其圖案為垂直投影於可撓基板110上之圖案，且所述圖案係指有絕緣層材料存在處。詳言之，如圖4所示，與三維訊號線L重疊的部份絕緣層180、200可具有與三維訊號線L相近的線寬W1、W2。更進一步地說，與三維訊號線L重疊之部份絕緣層180、200的線寬W1、W2可實質上等於或大於三維訊號線L的線寬W。本實施例所述部份絕緣層180、200在可撓基板110上的正投影(垂直投影)與三維訊號線L在可撓基板110上的正投影可為相似圖案。所述部份絕緣層180、200可良好地包覆及保護三維訊號線L，即絕緣層180、200的線寬W1、W2可大於三維訊號線L的線寬W，進而使三維訊號線L不易在可撓式畫素陣列基板100彎曲時受損。
請參照圖3A及圖4，在圖3A及圖4的實施例中，第二部分192在可撓基板110上的正投影可垂直於第一、二分支172a、172b在可撓基板110上的正投影。然而，本發明不限於此，在其他實施例中，三維訊號線L也可呈其他適當樣態。以下以圖5、圖6、圖7為例說明之。圖5為本發明另一實施例之周邊區之三維訊號線的立體示意圖。請參照圖2G及圖5，三維訊號線L包括第一部分176與第二部分192。第一部分176包括第一分支172a與第二分支172b。第一分支172a與第二分支172b彼此分離且定義出水平面。所述水平面平行於可撓基板110的承載面110c。絕緣層180覆蓋第一部分176的第一、二分支172a、172b。第二部分192配置在絕緣層180上。第二部分180的相對兩端藉由對應的複數個接觸孔180a分別與相鄰的第一、二分支172a、172b連接。第一部分176的第一、二分支172a、172b與第二部分180連接成三維訊號線L。與圖3A及圖4之實施例不同的是，在圖5的實施例中，第二部分192在可撓基板110上的正投影（即虛線標示處）與第一分支172a在可撓基板110上的正投影可夾有銳角θ1，且第二部分192在可撓基板110上的正投影(即虛線標示處)與第二分支172b在可撓基板110上的正投影可夾有銳角θ2，即θ1與θ2不為0。
圖6為本發明又一實施例之周邊區之三維訊號線的立體示意圖。圖7為本發明再一實施例之周邊區之三維訊號線的立體示意圖。請參照圖3A及圖6，圖6的多條三維訊號線L之任一條的結構與圖3A的一條三維訊號線L的結構相同。請參照圖5及圖7，圖7的多條三維訊號線L之任一條的結構與圖5的一條三維訊號線L的結構相同。關於圖6及圖7之各條三維訊號線L的結構，請參照前述說明，於此便不再重述。與圖3A、圖4之實施例不同的是，在圖6及圖7的實施例中，相鄰的二條三維訊號線L可利用導電圖案(或稱為輔助連接電極)C彼此電性連接。所述彼此電性連接的相鄰二條三維訊號線L可連接至同一畫素單元U，若相鄰二條三維訊號線L的其中一條受損，則另一條三維訊號線L仍可將訊號傳遞至對應的畫素單元U，進而提升可撓式畫素陣列基板100的信賴性。
圖8A至圖8G為本發明另一實施例之可撓式畫素陣列基板的製造流程剖面示意圖。圖8A至圖8G之可撓式畫素陣列基板的製造流程與圖2A至圖2G之可撓式畫素陣列基板的製造流程類似，因此相同或相對應的元件以相同或相對應的標號表示。圖8A至圖8G之可撓式畫素陣列基板的製造流程與圖2A至圖2G之可撓式畫素陣列基板的製造流程的差異在於：圖8A至圖8G之三維訊號線L的第一、二分支172a、172b是直接形成在可撓基板110上，而不像圖2A至圖2G之三維訊號線L的第一、二分支172a、172b是形成在第二緩衝圖案124上。以下主要就此差異點做說明，兩者相同處還請參照前述說明，於此便不再重述。
請參照圖8A，首先，提供可撓基板110。可撓基板110具有主動區110a以及主動區110a外的周邊區110b。接著，在可撓基板110上形成第一緩衝圖案122與多個半導體圖案130。第一緩衝圖案122配置於可撓基板110的主動區110a且彼此分離。彼此分離的多個半導體圖案130分別配置於多個第一緩衝圖案122上。請參照圖8B，接著，形成第一絕緣層140’，以覆蓋第一緩衝圖案122、半導體圖案130以及部份的可撓基板110。然後，在第一絕緣層140’上形成多個閘極G。每一閘極G位於對應的一個半導體圖案130上方。請參照圖8C，接著，形成第二絕緣層160’，以覆蓋閘極G與部份的第一絕緣層140’。
請參照圖8C及圖8D，接著，圖案化第一絕緣層140’及第二絕緣層160’，以形成多個第一絕緣圖案140以及多個第二絕緣圖案160。如圖8D所示，第一絕緣圖案140位於閘極G與半導體圖案130之間。第一絕緣圖案140覆蓋半導體圖案130。閘極G配置於第一絕緣圖案140上。第二絕緣圖案160覆蓋閘極G以及第一絕緣圖案140。第二絕緣圖案160與第一絕緣圖案140分別具有接觸孔160a、140a。相連通的接觸孔140a、160a暴露出半導體圖案130的兩側。
請參照圖8E，接著，形成第二導電層170。第二導電層170包括多個源極S、多個汲極D以及三維訊號線L之第一部分176的第一、二分支172a、172b。每一源極S和每一汲極D與對應的一個半導體圖案130電性連接。詳言之，源極S與汲極D配置於第二絕緣圖案160上並填入接觸孔160a 、140a，以和對應的半導體圖案130電性連接。每一個第一緩衝圖案122、對應的一個半導體圖案130、對應的一個第一絕緣圖案140、對應的一個閘極G、對應的一個第二絕緣圖案160、對應的一個源極S與汲極D可視為一個薄膜電晶體T。三維訊號線L之第一部分176的第一分支172a與第二分支172b配置於周邊區110a且與至少一個薄膜電晶體T電性連接。與圖2A～圖2G之實施例不同的是，三維訊號線L之第一、二分支172a、172b是直接形成在可撓基板110上，而與可撓基板110接觸。
請參照圖8F，接著，形成絕緣層(或稱為第三絕緣層)180及第三導電層190。如圖8F所示，絕緣層180覆蓋薄膜電晶體T的源極S與汲極D以及部份的可撓基板110內表面110c。絕緣層180更覆蓋三維訊號線L的第一、二分支172a、172b以及可撓基板110的部份周邊區110b。位於周邊區110b的部份絕緣層180具有多個接觸孔180a。第一分支172a的以及第二分支172b被對應的接觸孔180a暴露。
請參照圖8F，第三導電層190配置於絕緣層180上。第三導電層190包括三維訊號線L的第二部分192。三維訊號線L的第二部分192配置於位在周邊區110b的部份絕緣層180上。第二部分192的相對兩端藉由對應的複數個接觸孔180a分別與相鄰的第一、二分支172a、172b連接，進而使第一部分176的第一、二分支172a、172b與第二部分192串接成三維訊號線L。可撓式畫素陣列基板100A之三維訊號線L可具有與圖3A、圖5、圖6或圖7相同的立體結構，於此便不在重複繪示。
請參照圖8G，接著，形成絕緣層(或稱為第四絕緣層)200以及畫素電極210。絕緣層200覆蓋三維訊號線L的第二部分192、連接電極194以及部份絕緣層180。絕緣層200具有接觸孔200a。接觸孔200a暴露出薄膜電晶體T的汲極D。畫素電極210配置於絕緣層200上並填入絕緣層200的接觸孔200a，以和薄膜電晶體T的汲極D電性連接。彼此電性連接的畫素電極210與薄膜電晶體T可視為一個畫素單元U。三維訊號線L與至少一個畫素單元U電性連接。於此便完成了本實施例的可撓式畫素陣列基板100A。可撓式畫素陣列基板100A具有與可撓式畫素陣列基板100類似的功效及優點，於此便不再重述。
圖9A至圖9G為本發明又一實施例之可撓式畫素陣列基板的製造流程剖面示意圖。圖9A至圖9G之可撓式畫素陣列基板的製造流程與圖2A至圖2G之可撓式畫素陣列基板的製造流程類似，因此相同或相對應的元件以相同或相對應的標號表示。圖9A至圖9G之可撓式畫素陣列基板的製造流程與圖2A至圖2G之可撓式畫素陣列基板的製造流程的差異在於：圖9A至圖9G之三維訊號線L’是用閘極G所屬的第一導電層150與源極S所屬的第二導電層170形成的，而不像圖2A至圖2G之三維訊號線L是用第二導電層170與第三導電層190形成的。以下主要就此差異點做說明，兩者相同處還請參照前述說明，於此便不再重述。
請參照圖9A，首先，提供可撓基板110。可撓基板110具有主動區110a以及主動區110a外的周邊區110b。接著，在可撓基板110上形成緩衝層120與多個半導體圖案130。在本實施例中，緩衝層120包括多個第一緩衝圖案122以及多個第二緩衝圖案124。第一緩衝圖案122配置於可撓基板110的主動區110a且彼此分離。第二緩衝圖案124配置於可撓基板110的周邊區110b且彼此分離。彼此分離的多個半導體圖案130分別配置於多個第一緩衝圖案122上。
請參照圖9B，接著，形成第一絕緣層140’，以覆蓋第一緩衝圖案122、半導體圖案130以及部份的可撓基板110。然後，在第一絕緣層140’上形成第一導電層150。第一導電層150包括多個閘極G。每一閘極G位於對應的一個半導體圖案130上方。與圖2A至圖2G之實施例不同的是，第一導電層150更包括三維訊號線L’的第一、二分支152a、152b。三維訊號線L’之第一部分152的第一分支152a與第二分支152b配置於周邊區110a。在本實施例中，三維訊號線L’的第一、二分支152a、152b可分別配置於第二緩衝圖案124上。然而，本發明不限於此，在其他實施例中，三維訊號線L’的第一、二分支152a、152b也可直接形成在可撓基板110的周邊區110b上，而與可撓基板110接觸。
請參照圖9C，接著，形成第二絕緣層160’，以覆蓋閘極G、部份的第一絕緣層140’以及三維訊號線L’的第一、二分支152a、152b。請參照圖9C及圖9D，接著，圖案化第一絕緣層140’及第二絕緣層160’，以形成多個第一絕緣圖案140以及多個第二絕緣圖案160。如圖9D所示，第一絕緣圖案140位於閘極G與半導體圖案130之間。第一絕緣圖案140覆蓋半導體圖案130。閘極G配置於第一絕緣圖案140上。第二絕緣圖案160覆蓋閘極G以及第一絕緣圖案140。第二絕緣圖案160與第一絕緣圖案140分別具有接觸孔160a、140a。相連通的接觸孔140a、160a暴露出半導體圖案130的兩側。
請參照圖9E，接著，形成絕緣層(或稱為第三絕緣層)220。位於主動區110a的部份絕緣層220具有接觸孔220a。接觸孔220a與接觸孔160a、140a連接且暴露出半導體圖案130的兩側，其中，主動區110a的部份絕緣層220仍暴露出空隙160b處之可撓基板110內表面110c。位於周邊區110b的部份絕緣層220會覆蓋三維訊號線L’的第一、二分支152a、152b且位於周邊區110b的部份絕緣層220具有接觸孔220b。接觸孔220b會對應於三維訊號線L’的第一、二分支152a、152b設置，即接觸孔220b會暴露出三維訊號線L’的第一、二分支152a、152b。請參照圖9F，接著，形成第二導電層170。第二導電層170包括多個源極S、多個汲極D以及三維訊號線L’的第二部分172。每一源極S和每一汲極D與對應的一個半導體圖案130電性連接。詳言之，源極S與汲極D配置於絕緣層220上並填入接觸孔160a 、140a、220a，以與對應的半導體圖案130電性連接。每一個第一緩衝圖案122、對應的一個半導體圖案130、對應的一個第一絕緣圖案140、對應的一個閘極G、對應的一個第二絕緣圖案160、對應的一個源極S與汲極D可視為一個薄膜電晶體T。三維訊號線L’的第二部分172配置於位在周邊區110b的部份絕緣層220上。第二部分172的相對兩端藉由對應的複數個接觸孔220b分別與相鄰的第一、二分支152a、152b連接，進而使第一部分152的第一、二分支152a、152b與第二部分172串接成三維訊號線L’。
圖10為本發明一實施例之三維訊號線的立體示意圖。請參照圖9F及圖10，三維訊號線L’包括第一部分152與第二部分172。第一部分152包括第一分支152a與第二分支152b。第一分支152a與第二分支152b彼此分離且定義出水平面。換言之，第一分支172a與第二分支172b在x方向上不呈現直線排列，即不論x方向或y方向上第一分支172a與第二分支172b呈現錯位排列。所述水平面平行於可撓基板110的承載面110c。絕緣層220覆蓋第一部分152的第一、二分支152a、152b。第二部分172配置在絕緣層220上。第二部分172的相對兩端藉由對應的複數個接觸孔220b分別與相鄰的第一、二分支152a、152b連接。第一部分152的第一、二分支152a、152b與第二部分172連接成三維訊號線L’。立體的三維訊號線L’在結構上類似於彈簧，因此，當可撓基板110彎曲時，相較於二維訊號線，三維訊號線L’具有較佳的可彎曲能力，而不易因本身的彎曲而受損。更進一步地說，三維訊號線L’的第一部分152（即第一、二分支152a、152b）與第二部分172之間夾有楊氏係數小於第一部分152與第二部分172的絕緣層220，藉此，三維訊號線L’的可彎曲能力可更進一步地提升。此外，需說明的是，三維訊號線L’為利用第一、二導電層150、170形成的訊號線，而圖10所示之三維訊號線L’僅為三維訊號線L’的其中一種樣態。本發明所屬技術領域具有通常知識者根據前述說明，也可將利用第一、二導電層150、170形成的三維訊號線L’改變為對應圖5～圖7之三維訊號線L的樣態。以所述方式改變而成的三維訊號線也在本發明所欲保護的範疇內。
請參照圖9G，接著，形成絕緣層(或稱為第四絕緣層)200以及畫素電極210。絕緣層200覆蓋源極S、汲極D以及三維訊號線L’的第二部分172與部份的可撓基板110內表面110c。在本實施例中，絕緣層200填入多個薄膜電晶體T的多個第一絕緣圖案140之間的空隙140b與多個薄膜電晶體T的多個第二絕緣圖案160之間的空隙160b，進而與可撓基板110內表面110c接觸。位於主動區110a之絕緣層200具有接觸孔200a。接觸孔200a暴露出薄膜電晶體T的汲極D。畫素電極210配置於絕緣層200上並填入絕緣層200的接觸孔200a，以和薄膜電晶體T的汲極D電性連接。彼此電性連接的畫素電極210與薄膜電晶體T可視為一個畫素單元U。三維訊號線L與至少一個畫素單元U電性連接。於此便完成了本實施例的可撓式畫素陣列基板100B。可撓式畫素陣列基板100B具有與可撓式畫素陣列基板100類似的功效及優點，於此便不再重述。
圖11為本發明一實施例之可撓式畫素陣列基板的剖面示意圖。圖12為圖11之三維訊號線Lc及絕緣層180C的上視示意圖。圖13為圖11之三維訊號線Lc及絕緣層180C的立體示意圖。圖11之可撓式畫素陣列基板100C與圖2G之可撓式畫素陣列基板100類似，因此相同或相對應的元件以相同或相對應的標號表示。可撓式畫素陣列基板100C與可撓式畫素陣列基板100的主要差異在於：可撓式畫素陣列基板100C之絕緣層180C的圖案與可撓式畫素陣列基板100之絕緣層180的圖案不同；三維訊號線Lc可為一體成型，即同一膜層所構成，而非由分屬兩膜層的構件搭接而成。以下主要就此差異處做說明，兩者相同處還請參照前述說明。
請參照圖11、圖12及圖13，可撓式畫素陣列基板100C包括可撓基板110、絕緣層(或稱為第三絕緣層)180C以及三維訊號線Lc。可撓基板110具有主動區110a以及主動區110a外的周邊區110b。多個畫素單元U配置於可撓基板110的主動區110a。三維訊號線Lc配置於可撓基板110的周邊區110b且與畫素單元U電性連接。三維訊號線Lc包括第一部分176與第二部分174。第一部分176包括第一分支172aC與第二分支172bC。第一分支172aC與第二分支172bC彼此分離且定義出水平面（例如：圖12的紙面）。換言之，第一分支172aC與第二分支172bC在x方向上不呈現直線排列，即不論x方向或y方向上第一分支172aC與第二分支172bC呈現錯位排列。第二部分174配置於絕緣層180C上。第二部分174的相對兩端分別與相鄰的第一分支172aC與第二分支172bC連接。
與圖2G之實施例不同的是，在本實施例中，絕緣層180C包括彼此分離的多個絕緣凸塊182。絕緣凸塊182凸設於可撓性基板110上。可在鄰近於每個絕緣凸塊182之處形成第一分支172aC與第二分支172bC，且在每個絕緣凸塊182之頂部及側壁形成三維訊號線Lc第二部份174。換言之，第二部份174位於所對應的絕緣凸塊182上，且第二部份174之二端並分別與二相鄰的第一分支172aC與第二分支172bC相連。詳言之，可在多個絕緣凸塊182上及其旁上形成一導電層（未繪示）；之後，圖案化所述導電層，以形成圖案化導電層。圖案化導電層包括具有第一分支172aC、第二分支172bC與第二部份174的三維訊號線Lc。如圖12所示，形成在每一絕緣凸塊182兩旁的部份圖案化導電層即第一分支172aC與第二分支172bC。如圖11及圖12所示，形成在絕緣凸塊182頂部及側壁的部份圖案化導電層即第二部份174。第二部份174位於絕緣凸塊182上。換言之，在本實施例中，三維訊號線Lc的第一部分176(即172aC、172bC)與第二部分174位於同一膜層，而三維訊號線Lc可為一體成型的。因此，如圖13所示，每個絕緣凸塊182之旁皆為空隙(未標示)，即不存在絕緣凸塊182的材料，為了保護三維訊號線Lc後續的絕緣層(例如：如圖11中之絕緣層200)會覆蓋三維訊號線Lc及每個絕緣凸塊182之旁皆為空隙。於本實施例中，可撓式畫素陣列基板100C具有與可撓式畫素陣列基板100類似的功效及優點，於此便不再重述。
圖14為本發明一實施例之可撓式顯示面板的剖面示意圖。請參照圖14，可撓式顯示面板1000包括前述可撓式畫素陣列基板100、100A、100B或100C、相對於可撓式畫素陣列基板100、100A、100B或100C的第二基板300以及配置於可撓式畫素陣列基板100、100A、100B或100C與第二基板300之間的顯示介質400。顯示介質400可為液晶層、有機電致發光層或其他適當材料。由於可撓式顯示面板1000採用具有三維訊號線L、L’或Lc，因此可撓式顯示面板1000的可彎曲能力佳。
綜上所述，本發明一實施例的可撓式顯示面板及其可撓式畫素陣列基板採用三維訊號線。立體的三維訊號線在結構上類似於彈簧，因此，當可撓基板彎曲時，相較於二維訊號線，立體的三維訊號線不易因本身的彎曲而受損。藉此，可撓式顯示面板及其可撓式畫素陣列基板的可彎曲能力可提升。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、100A、100B、100C‧‧‧可撓式畫素陣列基板
110‧‧‧可撓基板
110a‧‧‧主動區
110b‧‧‧周邊區
110c‧‧‧承載面
110d‧‧‧外表面
120‧‧‧緩衝層
122‧‧‧第一緩衝圖案
124‧‧‧第二緩衝圖案
130‧‧‧半導體圖案
140‧‧‧第一絕緣圖案
140’‧‧‧第一絕緣層
140a、160a、180a、200a、220a‧‧‧接觸孔
140b、160b‧‧‧間隙
150‧‧‧第一導電層
152、176‧‧‧第一部分
152a、172a、172aC‧‧‧第一分支
152b、172b、172bC‧‧‧第二分支
160’‧‧‧第二絕緣層
160‧‧‧第二絕緣圖案
170‧‧‧第二導電層
172、174、192‧‧‧第二部分
180、180C‧‧‧絕緣層
182‧‧‧絕緣凸塊
190‧‧‧第三導電層
194‧‧‧連接電極
200、220‧‧‧絕緣層
210‧‧‧畫素電極
300‧‧‧第二基板
400‧‧‧顯示介質
1000‧‧‧可撓式顯示面板
C‧‧‧導電圖案(輔助連接電極)
D‧‧‧汲極
DL‧‧‧資料線
G‧‧‧閘極
L、L’、Lc‧‧‧三維訊號線
S‧‧‧源極
SL‧‧‧掃描線
P‧‧‧可彎折部
T‧‧‧薄膜電晶體
U‧‧‧畫素單元
W、W1、W2‧‧‧線寬
x、y、z‧‧‧方向
θ1、θ2‧‧‧銳角
110‧‧‧可撓基板
110a‧‧‧主動區
110b‧‧‧周邊區
110c‧‧‧承載面
110d‧‧‧外表面
120‧‧‧緩衝層
122‧‧‧第一緩衝圖案
124‧‧‧第二緩衝圖案
130‧‧‧半導體圖案
140‧‧‧第一絕緣圖案
140’‧‧‧第一絕緣層
140a、160a、180a、200a、220a‧‧‧接觸孔
140b、160b‧‧‧間隙
150‧‧‧第一導電層
152、176‧‧‧第一部分
152a、172a、172aC‧‧‧第一分支
152b、172b、172bC‧‧‧第二分支
160’‧‧‧第二絕緣層
160‧‧‧第二絕緣圖案
170‧‧‧第二導電層
172、174、192‧‧‧第二部分
180、180C‧‧‧絕緣層
182‧‧‧絕緣凸塊
190‧‧‧第三導電層
194‧‧‧連接電極
200、220‧‧‧絕緣層
210‧‧‧畫素電極
300‧‧‧第二基板
400‧‧‧顯示介質
1000‧‧‧可撓式顯示面板
C‧‧‧導電圖案(輔助連接電極)
D‧‧‧汲極
DL‧‧‧資料線
G‧‧‧閘極
L、L’、Lc‧‧‧三維訊號線
S‧‧‧源極
SL‧‧‧掃描線
P‧‧‧可彎折部
T‧‧‧薄膜電晶體
U‧‧‧畫素單元
W、W1、W2‧‧‧線寬
x、y、z‧‧‧方向
θ1、θ2‧‧‧銳角
圖1為本發明一實施例之可撓式畫素陣列基板的上視示意圖。 圖2A至圖2G為本發明一實施例之可撓式畫素陣列基板的製造流程剖面示意圖。 圖3A為本發明一實施例之周邊區之三維訊號線的立體示意圖。 圖3B示出比較例之二維訊號線。 圖3C示出比較例之一維訊號線。 圖4為本發明一實施例之周邊區之三維訊號線以及兩個絕緣層的上視示意圖。 圖5為本發明另一實施例之周邊區之三維訊號線的立體示意圖。 圖6為本發明又一實施例之周邊區之三維訊號線的立體示意圖。 圖7為本發明再一實施例之周邊區之三維訊號線的立體示意圖。 圖8A至圖8G為本發明另一實施例之可撓式畫素陣列基板的製造流程剖面示意圖。 圖9A至圖9G為本發明又一實施例之可撓式畫素陣列基板的製造流程剖面示意圖。 圖10為本發明一實施例之周邊區之三維訊號線的立體示意圖。 圖11為本發明一實施例之可撓式畫素陣列基板的剖面示意圖。 圖12為圖11之三維訊號線及絕緣層的上視示意圖。 圖13為圖11之三維訊號線及絕緣層的立體示意圖。 圖14為本發明一實施例之可撓式顯示面板的剖面示意圖。
110‧‧‧可撓基板
110c‧‧‧承載面
172a‧‧‧第一分支
172b‧‧‧第二分支
176‧‧‧第一部分
192‧‧‧第二部分
L‧‧‧三維訊號線
x、y、z‧‧‧方向
Claims (15)
- 一種可撓式畫素陣列基板，包括： 一可撓基板，具有一主動區以及該主動區外的一周邊區； 多個畫素單元，配置於該可撓基板的該主動區； 一絕緣層，覆蓋該可撓基板；以及 一三維訊號線，配置於該可撓基板的該周邊區至少一部份且與至少一該些畫素單元電性連接，該三維訊號線包括： 一第一部分，包括一第一分支與一第二分支彼此分離，且該第一分支與該第二分支不呈現直線排列； 一第二部分，配置於該絕緣層上，其中，該第二部分的相對兩端分別與相鄰的該第一分支與該第二分支連接。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板，其中該三維訊號線的該第一部分與該第二部分位於不同膜層。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板，其中該第二部分在該可撓基板上的正投影垂直於該第一分支與該第二分支在該可撓基板上的正投影。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板，其中該第二部分在該可撓基板上的正投影與該第一分支在該可撓基板上的正投影夾有一銳角，且該第二部分在該可撓基板上的正投影與該第二分支在該可撓基板上的正投影夾有一銳角。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板，其中該三維訊號線為複數條，且至少一該些畫素單元與相鄰的兩條三維訊號線電性連接，該兩條三維訊號線透過至少一導電圖案彼此電性連接。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板，其中至少一該些畫素單元包括一薄膜電晶體以及與該薄膜電晶體電性連接的一畫素電極，該薄膜電晶體包括： 一半導體圖案； 一閘極； 一第一絕緣圖案，位於該閘極與該半導體圖案之間； 一源極以及一汲極，與該半導體圖案電性連接，其中，該三維訊號線的該第一分支、該源極以及該汲極位於同一膜層。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板，其中至少一該些畫素單元包括一薄膜電晶體以及與該薄膜電晶體電性連接的一畫素電極，該薄膜電晶體包括： 一半導體圖案； 一閘極； 一第一絕緣圖案，位於該閘極與該半導體圖案之間； 一源極以及一汲極，與該半導體圖案電性連接，其中，該三維訊號線的第一分支與該閘極位於同一膜層，而該三維訊號線的該些第二部分、該源極以及該汲極位於同一膜層。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板，更包括： 一緩衝層，覆蓋該可撓基板，該緩衝層具有位於該主動區的多個第一緩衝圖案與位於該周邊區的多個第二緩衝圖案，該些畫素單元分別配置於彼此分離的該些第一緩衝圖案上，而該些三維訊號線的多個第一部分分別配置於該些第二緩衝圖案上。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板，其中該三維訊號線的該第一分支與該可撓基板直接接觸。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板，其中該絕緣層的楊氏係數小於該三維訊號線之該第一部分的楊氏係數以及該三維訊號線之該第二部分的楊氏係數。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板，其中該三維訊號線的該第一分支、該第二分支以及該第二部分位於同一膜層。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板， 其中，該周邊區至少一部份係為一可彎折部，且該可彎折部能夠彎折至該可撓基板之外表面。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板，其中，該絕緣層具有至少一個絕緣凸塊，凸設於該可撓性基板上，且該第二部分位於該絕緣凸塊上。
- 如申請專利範圍第1項所述的可撓式畫素陣列基板， 其中，該第一分支與該第二分支係錯位排列。
- 一種可撓式顯示面板，包括： 如申請專利範圍第1～14項之任一項的可撓式畫素陣列基板； 一第二基板，配置於該可撓式畫素陣列基板的對向；以及 一顯示介質，配置於該可撓式畫素陣列基板與該第二基板之間。
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| CN201610552506.2A CN106098705B (zh) | 2016-05-30 | 2016-07-14 | 可挠式像素阵列基板及可挠式显示面板 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW105116841A TWI565039B (zh) | 2016-05-30 | 2016-05-30 | 可撓式畫素陣列基板及可撓式顯示面板 |
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| Publication Number | Publication Date |
|---|---|
| TWI565039B true TWI565039B (zh) | 2017-01-01 |
| TW201742237A TW201742237A (zh) | 2017-12-01 |
Family
ID=57220128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW105116841A TWI565039B (zh) | 2016-05-30 | 2016-05-30 | 可撓式畫素陣列基板及可撓式顯示面板 |
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|---|---|---|---|---|
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2016
- 2016-05-30 TW TW105116841A patent/TWI565039B/zh active
- 2016-07-14 CN CN201610552506.2A patent/CN106098705B/zh active Active
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|---|---|
| CN106098705B (zh) | 2019-07-19 |
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