CN106097978A - 移位寄存单元、移位寄存器、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供一种移位寄存单元，包括输入模块、驱动模块、下拉模块、下拉控制模块、高电平输入端、低电平输入端、第一时钟信号端、第二时钟信号端、信号输入端和信号输出端，下拉控制模块的控制端与信号输入端相连，下拉控制模块的第一输入端与高电平信号输入端相连，下拉控制模块的第二输入端与第一时钟信号端相连，下拉控制模块的第三输入端与低电平信号输入端相连，下拉控制模块的输出端与下拉模块的控制端相连，下拉控制模块能够将信号输入端输入的输入信号与第一时钟信号端输入的第一时钟信号进行异或运算。本发明还提供一种移位寄存器、一种栅极驱动电路和一种显示装置。本发明所提供的移位寄存单元可以确保仅在输出阶段输出高电平信号。

Description

移位寄存单元、移位寄存器、栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，具体地，涉及一种移位寄存单元、一种包括该移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动电路和一种包括该栅极驱动电路的显示装置。

背景技术

在显示装置中，利用栅极驱动电路提供扫使得显示面板的栅线逐行开启的扫描信号。栅极驱动电路包括级联的多级移位寄存单元，每级移位寄存单元对应一行栅线。

但是现有技术中存在移位寄存单元不能很好的关闭、导致栅线误开启的现象。

发明内容

本发明的目的在于提供一种移位寄存单元、一种包括该移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动电路和一种包括该栅极驱动电路的显示装置，包括所述移位寄存单元的栅极驱动电路不会存在误输出扫描信号的情况。

为了实现上述目的，作为本发明的一个方面，提供一种移位寄存单元，其中，所述移位寄存单元包括输入模块、驱动模块、下拉模块、下拉控制模块、高电平输入端、低电平输入端、第一时钟信号端、第二时钟信号端、信号输入端和信号输出端，

所述输入模块的输出端与所述驱动模块的控制端相连，以能够向所述驱动模块的控制端充电；

所述驱动模块的输出端与所述信号输出端相连，所述驱动模块的第一输入端与所述第二时钟信号端电连接，所述驱动模块的第二输入端与所述第一时钟信号端相连，当所述驱动模块的控制端接收到高电平信号时，能够将所述驱动模块的第一输入端与所述信号输出端导通，且当所述第一时钟信号端输入高电平信号时，所述驱动模块的第二输入端能够与所述驱动模块的控制端导通；

所述下拉模块的第一输出端与所述驱动模块的控制端相连，所述下拉模块的第二输出端与所述信号输出端相连，所述下拉模块的输入端与所述低电平输入端相连，所述下拉模块的控制端接收到高电平信号时，能够将所述下拉模块的输入端与该下拉模块的第一输出端、以及该下拉模块的第二输出端导通；

所述下拉控制模块的控制端与所述信号输入端相连，所述下拉控制模块的第一输入端与所述高电平信号输入端相连，所述下拉控制模块的第二输入端与第一时钟信号端相连，所述下拉控制模块的第三输入端与所述低电平信号输入端相连，所述下拉控制模块的输出端与所述下拉模块的控制端相连，所述下拉控制模块能够将所述信号输入端输入的输入信号与所述第一时钟信号端输入的第一时钟信号进行异或运算。

优选地，所述下拉控制模块包括反相器和输出晶体管，所述反相器的第一输入端与所述高电平信号输入端相连，所述反相器的第二输入端与所述低电平信号输入端相连，所述反相器的控制端与所述信号输入端相连，所述反相器的输出端与所述输出晶体管的栅极相连，所述输出晶体管的第一极与第一时钟信号端相连，所述输出晶体管的第二极形成为所述下拉控制模块的输出端。

优选地，所述反相器包括第一反相晶体管和第二反相晶体管，所述第一反相晶体管的第一极和栅极与所述高电平信号输入端相连，所述第一反相晶体管的第二极与所述第二反相晶体管的第一极相连，所述第二反相晶体管的栅极与所述信号输入端相连，所述第二反相晶体管的第二极与所述低电平信号输入端相连，所述反相器的输出端与所述第一反相晶体管的第二极相连，所述第一反相晶体管的宽长比大于所述第二反相晶体管的宽长比。

优选地，所述输入模块包括输入晶体管，所述输入晶体管的栅极和第一极与所述信号输入端相连，所述输入晶体管的第二极形成为所述输入模块的输出端。

优选地，所述驱动模块包括驱动晶体管、第一电容，所述驱动晶体管的栅极与所述输入模块的输出端相连，所述驱动晶体管的第一极与第二时钟信号端相连，所述驱动晶体管的第二极与所述信号输出端相连，所述第一电容的第一端与所述输入模块的输出端相连，所述第一电容的第二端与所述信号输出端相连。

优选地，所述驱动模块还包括第二电容，所述第二电容的第一端与第一时钟信号端相连，所述第二电容的第二端与所述驱动晶体管的栅极相连。

优选地，所述第二电容的容量与所述驱动晶体管的栅漏寄生电容的容量大小相同。

优选地，所述下拉模块包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管的栅极与所述第二下拉晶体管的栅极相连，以形成所述下拉模块的控制端，所述第一下拉晶体管的第一极形成为所述下拉模块的第一输出端，所述第一下拉晶体管的第二极与所述低电平信号输入端相连，所述第二下拉晶体管的第一极形成为所述下拉模块的第二输出端，所述第二下拉晶体管的第二极与所述低电平信号输入端相连。

作为本发明的另一个方面，提供一种移位寄存器，所述移位寄存器包括级联的移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元。

作为本发明的还一个方面，提供一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，其中，所述移位寄存器为本发明所提供的上述移位寄存器。

作为本发明的又一个方面，提供一种显示装置，所述显示装置包括栅极驱动电路，其中，所述栅极驱动电路为本发明所提供的上述栅极驱动电路。

优选地，所述显示装置为有机发光二极管显示装置。

本发明所提供的移位寄存单元中，下拉控制模块可以通过对第一时钟信号和输入信号进行异或运算来实现信号输出，从而控制下拉模块在充电阶段和下拉阶段导通、在输出阶段关闭。由此可以确保移位寄存单元仅在输出阶段输出高电平信号。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1是本发明所提供的移位寄存单元的模块示意图；

图2是本发明所提供的移位寄存单元的一种实施例的电路示意图；

图3是本发明所提供的移位寄存单元的另一种实施例的电路示意图；

图4是利用本发明所提供的栅极驱动电路输出扫描信号的仿真波形示意图。

附图标记说明

100：输入模块 200：驱动模块

300：下拉模块 400：下拉控制模块

410：反相器

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

如图1所示，作为本发明的一个方面，提供一种移位寄存单元，所述移位寄存单元包括输入模块100、驱动模块200、下拉模块300、下拉控制模块400、高电平输入端VDD、低电平输入端VSS、第一时钟信号端CLK1、第二时钟信号端CLK2、信号输入端V(n-1)和信号输出端V(n)。

输入模块100的输出端与驱动模块200的控制端相连。

驱动模块200的输出端与信号输出端V(n)相连，驱动模块200的第一输入端与第二时钟信号端CLK2相连，驱动模块200的第二输入端与第一时钟信号端CLK1相连，当驱动模块200的控制端接收到高电平信号时，能够将该驱动模块200的第一输入端与信号输出端V(n)导通，且当第一时钟信号端CLK1输入高电平信号时，驱动模块200的第二输入端与驱动模块的控制端导通。

下拉模块300的第一输出端与驱动模块200的控制端相连，下拉模块300的第二输出端与信号输出端V(n)相连，下拉模块300的输入端与低电平输入端Vss相连，下拉模块300的控制端接收到高电平信号时，能够将该下拉模块300的输入端与该下拉模块300的第一输出端、以及该下拉模块300的第二输出端导通。

下拉控制模块400的控制端与信号输入端V(n-1)相连，下拉控制模块400的第一输入端与高电平信号输入端VDD相连，下拉控制模块400的第二输入端与第一时钟信号端CLK1相连，下拉控制模块400的第三输入端与低电平信号输入端VSS相连，下拉控制模块400的输出端与下拉模块300的控制端相连。下拉控制模块400能够将信号输入端V(n-1)输入的输入信号与第一时钟信号端CLK1输入的第一时钟信号进行异或运算。

所谓异或运算是指，当输入信号与第一时钟信号同为高电平信号或同为低电平信号时，下拉控制模块400可以输出低电平的信号；当输入信号与第一时钟信号中的一个为高电平信号另一个为低电平信号时，下拉控制模块400输出高电平信号。

对于下拉控制模块400而言，其第一输入端输入的信号永远是高电平信号，其第三输入端输入的信号永远是低电平信号，在充电阶段，其控制端接收到高电平信号，其第二输入端接收到的是第一时钟信号。

移位寄存单元的输出阶段包括充电阶段、输出阶段和下拉阶段。在本发明所提供的技术方案中，通过驱动模块200输出信号。而驱动模块200输出的信号则是由第二时钟信号端CLK2提供的。也就是说，在输出阶段，第二时钟信号端CLK2的第二时钟信号为高电平。第一时钟信号端CLK1接收到的第一时钟信号与第二时钟信号时序互补。依次类推，在充电阶段，第一时钟信号为高电平，第二时钟信号为低电平；在输出阶段第一时钟信号为低电平，第二时钟信号为高电平；在下拉阶段第一时钟信号为高电平，第二时钟信号为低电平。

下拉控制模块400的一个功能是控制下拉模块300在充电阶段(也就是说上一级移位寄存单元输出的阶段)关闭，从而使得驱动模块200的输出端能够输出低电平的第二时钟信号。下拉控制模块400的另一个功能是控制下拉模块300在下拉节点导通，从而使得驱动模块200的输出端输出低电平信号。

在充电阶段，第一时钟信号端CLK1输入的第一时钟信号为高电平信号、信号输入端V(n-1)输入的也是高电平信号，因此，下拉控制模块400向下拉模块300的控制端输出低电平信号，此时下拉模块300是关闭的。

在输出阶段，第一时钟信号端CLK1输入的第一时钟信号为低电平信号，信号输入端V(n-1)输入的是低电平信号，因此，下拉控制模块输出低电平信号，使得下拉模块300的输入端与第一输出端、第二输出端断开。驱动模块200具有存储上一阶段的充入的电量的功能，因此，驱动模块200的控制端可以保持高电平，使得第二时钟信号端CLK2与信号输出端V(n)导通，输出高电平的信号。

在下拉阶段，第一时钟信号信号端CLK1输入的第一时钟信号为高电平信号、信号输入端V(n-1)输入的是低电平信号，因此，下拉控制模块400向下拉模块300的控制端输出高电平信号，此时下拉模块300的输入端与该下拉模块300的第一输出端、以及该下拉模块300的第二输出端导通，从而可以利用低电平输入端VSS输入的低电平信号将信号输出端V(n)的电位拉低，确保此时不会输出高电平的信号。

因此，本发明所提供的移位寄存单元中，下拉控制模块400可以通过对第一时钟信号和输入信号进行异或运算来实现信号输出，从而控制下拉模块300在充电阶段和下拉阶段导通、在输出阶段关闭。由此可以确保移位寄存单元仅在输出阶段输出高电平信号。

在本发明中，对下拉控制模块400的具体结构并没有特殊的限制。在图2和图3中所示的优选实施方式中，下拉控制模块400包括反相器410和输出晶体管T4。该反相器410的第一输入端与高电平信号输入端VDD相连，反相器410的第二输入端与低电平信号输入端VSS相连，反相器410的控制端形成为下拉控制模块400的第一控制端，与信号输入端V(n-1)相连，反相器410的输出端与输出晶体管T4的栅极相连，输出晶体管T4的第一极形成为下拉控制模块400的第二控制端，输出晶体管T4的第二极形成为下拉控制模块400的输出端。

基于反相器的工作原理，当反相器410的控制端输入高电平信号时，反相器410输出低电平信号，当反相器410的控制端输入低电平信号时，反相器410输出高电平信号。

具体地，当信号输入端V(n-1)输入高电平信号时，反相器410向输出晶体管T4的栅极输出低电平信号，而此时输出晶体管T4的第一极为高电平信号，因此，输出晶体管T4此时是截止的，从而输出低电平信号。

当信号输入端V(n-1)输入低电平信号、第一时钟信号端CLK1输入高电平信号时，反相器410向输出晶体管T1的栅极输出高电平信号，从而使得输出晶体管T1导通，从而将第一时钟信号端CLK1的高电平信号输出至下拉模块300的控制端。

当信号输入端V(n-1)输入低电平信号、第一时钟信号端CLK1输入低电平信号时，反相器410输出高电平信号，此时输出晶体管T4导通，并将第一时钟信号端CLK1输入的低电平信号输出至下拉模块300的控制端。

在图2中所示的实施方式中，为了便于加工制造，反相器410包括第一反相晶体管T1和第二反相晶体管T2，第一反相晶体管T1的第一极和栅极与高电平信号输入端VDD相连，第一反相晶体管T1的第二极与第二反相晶体管T2的第一极相连，第二反相晶体管T2的栅极与信号输入端V(n-1)相连，第二反相晶体管T2的第二极与低电平信号输入端Vss相连，反相器的输出端与所述第一反相晶体管的第二极相连。并且，第一反相晶体管T1的宽长比大于第二反相晶体管T2的宽长比。

当信号输入端V(n-1)输出高电平信号时，第一晶体管T1和第二晶体管T2均导通，但是，由于第一反相晶体管T1的宽长比大于第二反相晶体管T2的宽长比，因此，反相器410输出端的电压被拉低，从而输出低电平信号。

当信号输入端V(n-1)输出低电平信号时，第一晶体管T1导通，第二反相晶体管T2截止，因此，反相器410输出端输出高电平信号。

当然，本发明并不限于此。如图3所示，反相器410还可以具有如下结构：反相器410包括第一反相晶体管T1和第二反相晶体管T2，第一反相晶体管T1和第二反相晶体管T2，第一反相晶体管T1为P型晶体管，第二反相晶体管T2为N型晶体管。第一反相晶体管T1和第二反相晶体管T2的栅极均与信号输入端V(n-1)相连，第一反相晶体管T1的第一极与高电平输入端VDD相连，第一反相晶体管T1的第二极与第二反相晶体管T2的第一极相连，第二反相晶体管T2的第一极与低电平输入端VSS相连，并且第一反向晶体管T1形成为反相器410的输出端。

在本发明中，对输入模块100的具体结构并没有特殊的限制，在图2中所示的具体实施方式中，输入模块100包括输入晶体管T3，该输入晶体管T3的栅极和第一极与信号输入端V(n-1)相连，输入晶体管T3的第二极形成为输入模块100的输出端。

信号输入端V(n-1)输入高电平信号时，输入晶体管T3导通的第一极和第二极，当信号输入端V(n-1)输入低电平信号时，输入晶体管T3的第一极和第二极断开。

在本发明中，对驱动模块200的具体结构也没有特殊的限制。在图2中所示的具体实施方式中，驱动模块200包括驱动晶体管T6、第一电容C2，驱动晶体管T6的栅极与输入模块100的输出端相连，驱动晶体管T6的第一极与第二时钟信号端CLK2相连，驱动晶体管T6的第二极与信号输出端V(n)相连，第一电容C1的第一端与输入模块100的输出端相连，第一电容C1的第二端与信号输出端V(n)相连。

容易理解的是，在充电阶段，通过输入模块100向第一电容C1充电。在输出阶段，由于下拉模块300是关闭的，因此，第一电容C1的第一端浮置，在自举作用下，将第一电容C1的第二端电位进一步太高，从而可以使得驱动晶体管T6的第一极和第二极导通。

优选地，驱动模块200还可以包括第二电容C2，第二电容C2的第一端与第一时钟信号端CLK1相连，第二电容C2的第二端与驱动晶体管T6的栅极相连。在本实施方式中，第二电容C2可以用于减小甚至抵消驱动晶体管T6的栅漏寄生电容Cgd造成的噪声。

为了抵消驱动晶体管T6的栅漏寄生电容Cgd，优选地，第二电容C2的容量与驱动晶体管T6的栅漏寄生电容Cgd的容量大小相同。

在本发明中，对下拉模块300的具体结构并没有特殊的限制，在图2所示的实施方式中，下拉模块300包括第一下拉晶体管T5和第二下拉晶体管T7。第一下拉晶体管T5的栅极与第二下拉晶体管T7的栅极相连，以形成下拉模块300的控制端。第一下拉晶体管T5的第一极形成为下拉模块300的第一输出端，第一下拉晶体管T5的第二极与低电平信号输入端VSS相连，第二下拉晶体管T7的第一极形成为下拉模块300的第二输出端，第二下拉晶体管T7的第二极与低电平信号输入端VSS相连。

在下拉模块300的控制端接收到高电平信号时，第一下拉晶体管T5和第二下拉晶体管T7均导通，从而可以向输出端输出低电平信号。在下拉模块300的控制端接收到低电平信号时，第一下拉晶体管T5和第二下拉晶体管T7均截止。

作为本发明的另一个方面，提供一种移位寄存器，所述移位寄存器包括级联的移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元。

本领域技术人员容易理解的是，在级联的两级移位寄存单元中，下一级移位寄存单元的信号输入端与上一级移位寄存单元的信号输出端相连。

当上一级的移位寄存单元输出高电平信号时，可以控制下一级的移位寄存单元的下拉模块关闭，并且通过第二时钟信号端输入低电平信号。当上一级移位寄存单元输出低电平信号时，可以控制下一级移位寄存单元输出高电平信号。

图4中所示的是本发明所提供的移位寄存单元的波形模拟图，从图中可以看出，在除输出阶段之外的其他任意阶段，均能够确保信号输出端不输出高电平信号。

作为本发明的又一个方面，提供一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，其中，所述移位寄存器为本发明所提供的上述移位寄存器。

所述栅极驱动电路能够确保在同一时刻只有一行栅线接收到有效的高电平信号，从而可以提高包括所述栅极驱动电路的显示装置的显示效果。

作为本发明的还一个方面，提供一种显示装置，所述显示装置包括栅极驱动电路，其中，所述栅极驱动电路为本发明所提供的上述栅极驱动电路。

由于本发明所提供的显示装置使用了所述栅极驱动电路，因此，可以确保各行仅在接收到扫描信号时方输出高电平信号，避免了漏电现象，提高了显示质量。

本发明所提供的栅极驱动电路尤其适用于有机发光二极管显示装置中，因此，优选地，所述显示装置为有机发光二极管显示装置。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种移位寄存单元，其特征在于，所述移位寄存单元包括输入模块、驱动模块、下拉模块、下拉控制模块、高电平输入端、低电平输入端、第一时钟信号端、第二时钟信号端、信号输入端和信号输出端，

所述输入模块的输出端与所述驱动模块的控制端相连，以能够向所述驱动模块的控制端充电；

所述驱动模块的输出端与所述信号输出端相连，所述驱动模块的第一输入端与所述第二时钟信号端电连接，所述驱动模块的第二输入端与所述第一时钟信号端相连，当所述驱动模块的控制端接收到高电平信号时，能够将所述驱动模块的第一输入端与所述信号输出端导通，且当所述第一时钟信号端输入高电平信号时，所述驱动模块的第二输入端能够与所述驱动模块的控制端导通；

所述下拉模块的第一输出端与所述驱动模块的控制端相连，所述下拉模块的第二输出端与所述信号输出端相连，所述下拉模块的输入端与所述低电平输入端相连，所述下拉模块的控制端接收到高电平信号时，能够将所述下拉模块的输入端与该下拉模块的第一输出端、以及该下拉模块的第二输出端导通；

所述下拉控制模块的控制端与所述信号输入端相连，所述下拉控制模块的第一输入端与所述高电平信号输入端相连，所述下拉控制模块的第二输入端与第一时钟信号端相连，所述下拉控制模块的第三输入端与所述低电平信号输入端相连，所述下拉控制模块的输出端与所述下拉模块的控制端相连，所述下拉控制模块能够将所述信号输入端输入的输入信号与所述第一时钟信号端输入的第一时钟信号进行异或运算。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述下拉控制模块包括反相器和输出晶体管，所述反相器的第一输入端与所述高电平信号输入端相连，所述反相器的第二输入端与所述低电平信号输入端相连，所述反相器的控制端与所述信号输入端相连，所述反相器的输出端与所述输出晶体管的栅极相连，所述输出晶体管的第一极与第一时钟信号端相连，所述输出晶体管的第二极形成为所述下拉控制模块的输出端。

3.根据权利要求2所述的移位寄存单元，其特征在于，所述反相器包括第一反相晶体管和第二反相晶体管，所述第一反相晶体管的第一极和栅极与所述高电平信号输入端相连，所述第一反相晶体管的第二极与所述第二反相晶体管的第一极相连，所述第二反相晶体管的栅极与所述信号输入端相连，所述第二反相晶体管的第二极与所述低电平信号输入端相连，所述反相器的输出端与所述第一反相晶体管的第二极相连，所述第一反相晶体管的宽长比大于所述第二反相晶体管的宽长比。

4.根据权利要求1至3中任意一项所述的移位寄存单元，其特征在于，所述输入模块包括输入晶体管，所述输入晶体管的栅极和第一极与所述信号输入端相连，所述输入晶体管的第二极形成为所述输入模块的输出端。

5.根据权利要求1至3中任意一项所述的移位寄存单元，其特征在于，所述驱动模块包括驱动晶体管、第一电容，所述驱动晶体管的栅极与所述输入模块的输出端相连，所述驱动晶体管的第一极与第二时钟信号端相连，所述驱动晶体管的第二极与所述信号输出端相连，所述第一电容的第一端与所述输入模块的输出端相连，所述第一电容的第二端与所述信号输出端相连。

6.根据权利要求5所述的移位寄存单元，其特征在于，所述驱动模块还包括第二电容，所述第二电容的第一端与第一时钟信号端相连，所述第二电容的第二端与所述驱动晶体管的栅极相连。

7.根据权利要求6所述的移位寄存单元，其特征在于，所述第二电容的容量与所述驱动晶体管的栅漏寄生电容的容量大小相同。

8.根据权利要求1至3中任意一项所述的移位寄存单元，其特征在于，所述下拉模块包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管的栅极与所述第二下拉晶体管的栅极相连，以形成所述下拉模块的控制端，所述第一下拉晶体管的第一极形成为所述下拉模块的第一输出端，所述第一下拉晶体管的第二极与所述低电平信号输入端相连，所述第二下拉晶体管的第一极形成为所述下拉模块的第二输出端，所述第二下拉晶体管的第二极与所述低电平信号输入端相连。

9.一种移位寄存器，所述移位寄存器包括级联的移位寄存单元，其特征在于，所述移位寄存单元为权利要求1至8中任意一项所述的移位寄存单元。

10.一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，其特征在于，所述移位寄存器为权利要求9所述的移位寄存器。

11.一种显示装置，所述显示装置包括栅极驱动电路，其特征在于，所述栅极驱动电路为权利要求10所述的栅极驱动电路。

12.根据权利要求11所述的显示装置，其特征在于，所述显示装置为有机发光二极管显示装置。