CN106062880A - 用于形成具有点接触的自由磁性层的自旋转移扭矩存储器的技术 - Google Patents

用于形成具有点接触的自由磁性层的自旋转移扭矩存储器的技术 Download PDF

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CN106062880A CN201480076425.9A CN201480076425A CN106062880A CN 106062880 A CN106062880 A CN 106062880A CN 201480076425 A CN201480076425 A CN 201480076425A CN 106062880 A CN106062880 A CN 106062880A
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Abstract

公开了用于制造具有点接触的自由磁性层的自对准自旋转移扭矩存储器(STTM)器件的技术。在一些实施例中，所公开的STTM器件包括第一电介质间隔体，第一电介质间隔体覆盖被图案化为为STTM的自由磁性层提供电子接触的导电硬掩模层的侧壁。硬掩模接触部可以比自由磁性层窄。第一电介质间隔体可以用于对STTM的固定磁性层进行图案化。在一些实施例中，STTM还包括覆盖其自由磁性层的侧壁的可选的第二电介质间隔体。第二电介质间隔体可以用于对STTM的固定磁性层进行图案化，并且可以至少部分地用于在这种图案化期间保护自由磁性层的侧壁免于再沉积蚀刻副产品，由此防止固定磁性层与自由磁性层之间的电短路。

Description

用于形成具有点接触的自由磁性层的自旋转移扭矩存储器的 技术
背景技术
自旋转移扭矩存储器(STTM)是一种可以采用磁性隧道结(MTJ)器件的磁阻存储器。典型的MTJ器件构造包括夹在固定磁性层与自由磁性层之间的基于氧化物的隧道势垒层。固定层中的磁化的方向一般作为参考保持，并且自由层中的磁化方向相对于固定层中的磁化的方向进行调整。当MTJ器件处于其低电阻率状态时(即，固定层和自由层的磁化方向彼此平行)，具有平行于磁化而定向的自旋的电子(自旋向上电子)容易地从固定磁性层通过隧道势垒层到达自由磁性层，并且对具有反平行于磁化而定向的自旋的电子(自旋向下电子)进行强力散射。反之，当MTJ器件处于其高电阻率状态时(即，固定层和自由层的磁化方向是彼此反平行的)，对两种类型的自旋的电子(自旋向上电子和自旋向下电子)进行强力散射，并且抑制穿过隧道势垒层的量子隧穿。因此，采用MTJ器件的STTM可以被认为是可编程的磁阻式存储器，其中，可以通过将其电阻改变至低电阻率状态而在MTJ器件中存储二进制“0”，并且可以通过将其电阻改变至高电阻率状态而存储二进制“1”。在STTM的环境内，可以使用自旋极化电流通过自旋扭矩转移来切换自由磁性层的磁化方向。
附图说明
图1是根据本公开内容的实施例而配置的集成电路(IC)的横截面视图。
图2是根据本公开内容的实施例的在对硬掩模层进行图案化之后的图1的IC的横截面视图。
图3是根据本公开内容的实施例的在形成第一间隔体层之后的图2的IC的横截面视图。
图4是根据本公开内容的实施例的在对第一间隔体层进行图案化之后的图3的IC的横截面视图。
图5是根据本公开内容的实施例的在对第二绝缘体层、自由磁性层、以及第一绝缘体层进行图案化之后的图4的IC的横截面视图。
图6A是根据本公开内容的实施例的在对固定磁性层进行图案化之后的图5的IC的横截面视图。
图6B是根据本公开内容的实施例的在形成封装层和上部互连件之后的图6A的IC的横截面视图。
图7A是根据本公开内容的另一个实施例的在形成可选的第二间隔体层之后的图5的IC的横截面视图。
图7B是根据本公开内容的实施例的在对第二间隔体层进行图案化之后的图7A的IC的横截面视图。
图7C是根据本公开内容的实施例的在对固定磁性层进行图案化之后的图7B的IC的横截面视图。
图7D是根据本公开内容的实施例的在形成封装层和上部互连件之后的图7C的IC的横截面视图。
图8示出了根据示例性实施例的借助于使用所公开的技术形成的集成电路结构或器件而实施的计算系统。
通过阅读以下具体实施方式并且一起考虑本文中所描述的图，将更好地理解本实施例的这些和其它特征。在附图中，在不同图中示出的每一个完全相同或几乎完全相同的部件可以以相似的附图标记来表示。出于清晰的目的，不会在每一个附图中标记每一个部件。此外，如将意识到的，图不必按比例绘制或旨在将所描述的实施例限制为所示出的具体构造。例如，尽管一些图通常指示直线、直角、平滑表面，但是所公开的技术的实际实施方式可以具有不那么完美的直线、直角等，并且一些特征可以具有表面拓扑或另外的非平滑、制造工艺的给定的现实世界限制。简言之，图仅仅被提供为示出示例性结构。
具体实施方式
公开了用于制造具有点接触的自由磁性层的自对准自旋转移扭矩存储器(STTM)器件的技术。在一些实施例中，所公开的STTM器件包括第一电介质间隔体，第一电介质间隔体覆盖被图案化为为STTM的自由磁性层提供电子接触的导电硬掩模层的侧壁。根据一些实施例，硬掩模接触部可以被形成为比自由磁性层窄，并且因此，在一般的意义上，可以被认为是用于下面的自由磁性层的点接触。同样，根据实施例，第一电介质间隔体可以用于对STTM的固定磁性层进行图案化。在一些实施例中，STTM还包括覆盖其自由磁性层的侧壁的可选的第二电介质间隔体。根据实施例，第二电介质间隔体可以用于对STTM的固定磁性层进行图案化，并且可以至少部分地用于在这种图案化期间保护自由磁性层的侧壁免于再沉积蚀刻副产品，由此防止固定磁性层与自由磁性层之间的电短路。鉴于本公开内容，许多构造和变化将是显而易见的。
总体概述
穿过自旋转移扭矩存储器(STTM)位的电流受到一个晶体管-一个存储器元件(例如，1T-1R)单元中的晶体管产生的电流的限制。如此，通常期望减小对于切换存储器位所需的所谓临界电流密度。为此目的，可以减小存储器元件单元的尺寸。然而，这还降低这种非易失性存储器的可靠性。持续的工艺缩放趋于使这种复杂性恶化。
因此，并且根据本公开内容的一些实施例，公开了用于制造具有点接触的自由磁性层的自对准自旋转移扭矩存储器(STTM)器件的技术。在一些实施例中，如本文中所描述地配置的STTM器件包括第一电介质层，第一电介质层覆盖被图案化为为STTM的自由磁性层提供电子接触的导电硬掩模层的侧壁。在一些这种情况下，硬掩模接触部可以具有小于自由磁性层的宽度/直径的宽度/直径。同样，根据实施例，第一电介质间隔体可以用于对STTM的固定磁性层进行图案化。在一些实施例中，STTM还包括覆盖其自由磁性层的侧壁的可选的第二电介质间隔体。在这种情况下，第二电介质间隔体可以用于对STTM的固定磁性层进行图案化，并且可以至少部分地用于在这种图案化期间保护自由磁性层的侧壁免于再沉积残余的蚀刻副产品。因此，根据实施例，第二电介质间隔体可以帮助防止固定磁性层与自由磁性层之间的电短路。
根据一些实施例，本文中所公开的技术可以用于例如减小所谓的临界电流，所谓的临界电流用于切换给定的固定尺寸的存储器单元。如本文中所讨论的，减小STTM的接触部的尺寸使得局部电流密度增大，继而使得存储器单元自身进行切换。因此，在一些实例中，所公开的技术可以用于例如减小接触部尺寸，以提供小的可缩放的存储器单元。同样，如本文中所讨论的，根据一些实施例，所公开的技术可以用于形成嵌入式和/或非嵌入式非易失性磁阻式存储器结构。鉴于本公开内容，本文中所公开的技术和结构的许多适合的用途和应用将是显而易见的。此外，在一些情况下，可以例如通过对给定的STTM器件或包括如本文中所描述地配置的一个或多个电介质间隔体和导电硬掩模点接触的其它集成电路的视觉或其它检查(例如，扫描电子显微镜或SEM；透射电子显微镜或TEM等)检测到所公开的技术的使用。
方法和结构
图1-5示出了根据本公开内容的实施例的集成电路(IC)制造工艺流程。图6A-6B示出了根据本公开内容的实施例的图5的IC 100的附加的可选的处理以提供IC 101。图7A-7D示出了根据本公开内容的另一个实施例的图5的IC 100的附加的可选的处理以提供IC102。
工艺可以如图1中所示地开始，图1是根据本公开内容的实施例而配置的IC 100的横截面视图。如可以看到的，IC 100最初可以包括第一磁性层105、第一绝缘体层120、第二磁性层125、第二绝缘体层130、以及硬掩模层135，这些层中的每一个都将在以下进行讨论。根据一些实施例，IC 100的这些层可以如通常所示地叠置在下面的金属化电路层110的互连件115之上。如典型完成的，下部互连件115可以由任何适合的导电材料(或材料的组合)形成。用于下部互连件115的一些示例性材料包括：铜(Cu)、钴(Co)、钼(Mo)、铑(Rh)、铍(Be)、铬(Cr)、锰(Mn)、铝(Al)、银(Ag)、金(Au)、钛(Ti)、铟(In)、钌(Ru)、钯(Pd)、钨(W)、镍(Ni)；和/或其任何一种或多种的组合。同样，如针对给定的目标应用或最终用途所期望的，可以定制下部互连件115的尺寸。例如，在一些实施例中，下部互连件115可以具有在大约0.1-100nm的范围内(例如，大约0.1-1nm、大约1-25nm、大约25-50nm、大约50-75nm、大约75-100nm、或大约0.1-100nm的范围内的任何其它子范围)的宽度/直径(D1)。用于下部互连件115和下面的金属化电路层110的其它适合的材料和构造将取决于给定的应用并且鉴于本公开内容将是显而易见的。
如鉴于本公开内容将意识到的，可以防止第一磁性层105在其磁化中经历变化，并且因此在一般意义上可以被认为是固定磁性层或钉扎(pinned)磁性层。为了一致性以及便于理解本公开内容，第一磁性层105在下文中可以被称为固定磁性层105。固定磁性层105可以具有大范围构造中的任何一种。例如，根据一些实施例，固定磁性层105可以由包括下列各项的一个或多个层来形成：铁(Fe)、钽(Ta)、钌(Ru)、钴(Co)、一种或多种过渡金属的组合(例如，钴-钯(Co-Pd)或钴-铂(Co-Pt))、一种或多种过渡金属与非金属的组合(例如，钴-铁-硼(CoFeB))、和/或它们的任何一种或多种的组合。根据一些实施例，固定磁性层105可以被形成为膜的多层叠置体。例如，根据一些实施例，固定磁性层105可以被形成为包括下列各项的多层叠置体：钽(Ta)或其它导电底部电极、钴-铂(Co-Pt)合金/钌(Ru)/钴-铂(Co-Pt)合金的合成反铁磁体(SAF)、钽(Ta)或其它导电金属间隔体、以及钴-铁-硼(CoFeB)合金或其它适合的参考层。在一些其它的实施例中，固定磁性层105替代地可以在其SAF部分内包括钴-钯(Co-Pd)。在固定磁性层105被配置为多层叠置体的一些实例中，例如由于热退火或其它处理，一定程度的混合会出现在组成层之间。在一些情况下，固定磁性层105的给定部分的组成材料可以有意地进行组合以便于提供合金膜；例如，钴(Co)、铁(Fe)、和硼(B)可以溅射在一起以提供CoFeB合金膜。用于固定磁性层105的其它适合的材料和构造将取决于给定应用并且鉴于本公开内容将是显而易见的。
同样，105可以使用范围广泛技术中的任何技术来形成固定磁性层。例如，根据一些实施例，可以使用下列技术来形成固定磁性层105：物理气相沉积(PVD)工艺(例如，溅射沉积)；化学气相沉积(CVD)工艺；和/或分子束外延(MBE)工艺。此外，如针对给定目标应用或最终用途所期望的，可以定制固定磁性层105的尺寸。例如，在一些实施例中，固定磁性层105可以具有在大约的范围内(例如，大约大约 大约大约或在大约的范围内的任何其它子范围)的厚度。在一些情况下，固定磁性层105可以具有其一种或多种组成材料的单层的厚度。在一些实例下，固定磁性层105可以具有位于例如由IC 100的任何下面的层(例如，金属化层110和/或下部互连件115)所提供的形貌之上的大体上均匀的厚度。在一些实例中，固定磁性层105可以被提供为位于这种形貌之上的大体上共形的层。在一些其它实例中，固定磁性层105可以被提供有位于这种形貌之上的非均匀或另外变化的厚度。例如，在一些情况下，固定磁性层105的第一部分可以具有在第一范围内的厚度，而其第二部分具有在第二不同的范围内的厚度。用于形成固定磁性层105的其它适合的尺寸和技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
可以使用范围广泛的技术中的任何技术由任何适合的电绝缘材料(或这些材料的组合)来形成第一绝缘体层120。例如，在一些情况下，第一绝缘体层120可以由导电氧化物(例如，氧化镁(MgO)形成。根据一些实施例，可以例如使用：物理气相沉积(PVD)工艺(例如，溅射沉积)；化学气相沉积(CVD)工艺；和/或分子束外延(MBE)工艺来形成第一绝缘体层120。用于形成第一绝缘体层120的其它适合的材料和技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
此外，如针对给定的目标应用或最终用途所期望地，可以定制第一绝缘体层120的尺寸。例如，在一些实施例中，第一绝缘体层120可以具有在大约的范围内(例如，大约大约大约大约或在大约的范围内的任何其它子范围)的厚度。在一些情况下，第一绝缘体层120可以具有其一种或多种组成材料的单层的厚度。根据一些实施例，第一绝缘体层120的厚度可以被选择或被另外调节为使得固定磁性层105和第二磁性层125足够彼此绝缘而同时还允许电子经由穿过第一绝缘体层120的量子隧穿通过其间。因此，在某种意义上，第一绝缘体层120可以至少部分地用于针对IC 100的MTJ的自旋过滤器。在一些实例中，第一绝缘体层120可以具有位于例如由IC100的任何下面的层(例如，固定磁化层105)所提供的形貌之上的大体上均匀的厚度。在一些实例中，第一绝缘体层120可以被提供为位于这种形貌之上的大体上共形的层。在一些其它实例中，第一绝缘体层120可以被提供有位于这种形貌之上的非均匀或另外变化的厚度。例如，在一些情况下，第一绝缘体层120的第一部分可以具有在第一范围内的厚度，而其第二部分具有在第二不同的范围内的厚度。在一些情况下，可以由多层的相同或不同材料(例如，绝缘体材料和非绝缘体材料)来形成第一绝缘体层120。用于第一绝缘体层120的其它适合的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
如鉴于本公开内容将显而易见的，可以由以上例如根据一些实施例的针对固定磁性层105所讨论的示例性磁性材料中的任何材料来形成自由磁性层125。在一些示例性情况下，自由磁性层125可以被形成为单层的CoFeB或多层叠置体的CoFeB/Ta/CoFeB。同样，如将意识到的，可以允许自由磁性层125在其磁化中经历变化，并且因此可以在一般意义上被认为是自由磁性层或动态磁性层。为了一致性以及便于理解本公开内容，自由磁性层125在下文中可以被称为自由磁性层125。如将进一步意识到的，根据一些实施例，可以使用以上参考固定磁性层105所讨论的示例性形成技术中的任何技术来在IC 100之上形成自由磁性层125。用于形成自由磁性层125的其它适合的材料和技术将取决于给定应用并且鉴于本公开内容将是显而易见的。
此外，如针对给定的目标应用或最终用途所期望地，可以定制自由磁性层125的尺寸。例如，在一些实施例中，自由磁性层125可以具有在大约的范围内(例如，大约大约大约大约或在大约的范围内的任何其它子范围)的厚度。在一些情况下，自由磁性层125可以具有其一种或多种组成材料的单层的厚度。在一些实例中，自由磁性层125的厚度可以具有位于例如由IC 100的任何下面的层(例如，第一绝缘体层120)所提供的形貌之上的大体上均匀的厚度。在一些实例中，自由磁性层125可以被提供为位于这种形貌之上的大体上共形的层。在一些其它实例中，自由磁性层125可以被提供有位于这种形貌之上的非均匀或另外变化的厚度。例如，在一些情况下，自由磁性层125的第一部分可以具有在第一范围内的厚度，而其第二部分具有在第二不同的范围内的厚度。用于自由磁性层125的其它适合的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
可以由范围广泛的材料中的任何材料来形成第二绝缘体层130。例如，根据一些实施例，可以由导电氧化物(例如，氧化镁(MgO)、氧化钽(Ta2O5)、氧化铝(Al2O3)、和/或其任何一种或多种的组合)来形成第二绝缘体层130。同样，如鉴于本公开内容将意识到的，根据一些实施例，可以使用以上参考第一绝缘体层120所讨论的示例性形成技术中的任何形成技术在IC 100之上形成第二绝缘体层130。在一些实例中，可以使用原子层沉积(ALD)工艺在IC 100之上形成第二绝缘体层130。用于形成第二绝缘体层130的其它适合的材料和技术将取决于给定应用并且鉴于本公开内容将是显而易见的。
此外，如针对给定目标应用或最终用途所期望的，可以定制第二绝缘体层130的尺寸。在一些实施例中，第二绝缘体层130可以具有在以上例如针对第一绝缘体层120所讨论的示例性范围中的一个或多个范围内的厚度。在一些实施例中，第二绝缘体层130可以具有大体上等于(例如，准确地等于或另外在其给定容差内)第一绝缘体层120的厚度。在一些情况下，第二绝缘体层130可以具有其一个或多个组成材料的单层的厚度。在一些实例中，第二绝缘体层130可以具有位于例如由IC 100的任何下面的层(例如，自由磁性层125)所提供的形貌之上的大体上均匀的厚度。在一些实例中，第二绝缘体层130可以被提供为位于这种形貌之上的大体上共形的层。在一些其它实例中，第二绝缘体层130可以被提供有位于这种形貌之上的非均匀或另外变化的厚度。例如，在一些情况下，第二绝缘体层130的第一部分可以具有在第一范围内的厚度，而其第二部分具有在第二不同的范围内的厚度。在一些情况下，第二绝缘体层130可以由多层的相同的或不同的材料(例如，绝缘体材料和非绝缘体材料)形成。用于第二绝缘体层130的其它适合的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
可以使用范围广泛的技术中的任何技术由任何适合的硬掩模材料(或这些材料的组合)来形成硬掩模层135。例如，在一些情况下，硬掩模层135可以由诸如下列金属来形成：钨(W)、钽(Ta)、钛(Ti)、钌(Ru)、和/或其任何一种或多种的组合。在一些情况下，硬掩模层135可以由氮化物来形成，例如：氮化钛(TiN)、氮化钽(TaN)、和/或其任何一种或多种的组合。根据一些实施例，可以使用：物理气相沉积(PVD)工艺(例如，溅射沉积)；和/或原子层沉积(ALD)工艺来形成硬掩模层135。用于形成硬掩模层135的其它适合的材料和技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
此外，如针对给定目标应用或最终用途所期望的，可以定制硬掩模层135的尺寸。例如，在一些实施例中，硬掩模层135可以具有在1-200nm的范围内(例如，大约1-50nm、大约50-100nm、大约100-150nm、大约150-200nm、或大约1-200nm的范围内的任何其它子范围)的厚度。在一些实例中，硬掩模层135可以具有位于例如由IC 100的任何下面的层(例如，第二绝缘体层130)所提供的形貌之上的大体上均匀的厚度。在一些实例中，硬掩模层135可以被提供为位于这种形貌之上的大体上共形的层。在一些其它实例中，硬掩模层135可以被提供有位于这种形貌之上的非均匀或另外变化的厚度。例如，在一些情况下，硬掩模层135的第一部分可以具有在第一范围内的厚度，而其第二部分具有在第二不同的范围内的厚度。用于硬掩模层135的其它适合的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
工艺可以如图2中所示地继续，图2是根据本公开内容的实施例的在对硬掩模层135进行图案化之后的图1的IC 100的横截面视图。如鉴于本公开内容将显而易见的，可以使用任何适合的标准和/或定制的图案化工艺来执行硬掩模层135的图案化。根据一些实施例，可以使用：反应离子蚀刻(RIE)工艺、和/或离子研磨工艺来对硬掩模层135进行图案化。同样，如针对给定应用或最终用途所期望的，可以定制对硬掩模层135进行图案化中所使用的蚀刻化学品。在一些情况下，基于等离子体的干法蚀刻工艺可以用于对硬掩模层135进行各向异性蚀刻。在进行图案化之后，所产生的硬掩模层135’可以具有在大约1-100nm的范围内(例如，大约1-25nm、大约25-50nm、大约50-75nm、大约75-100nm、或大约1-100nm的范围内的任何其它子范围)的宽度/直径(D2)。根据一些实施例，经图案化的硬掩模层135’可以为下面的经图案化的自由磁性层125’提供点接触。用于对硬掩模层135进行图案化的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
工艺可以如图3中所示地继续，图3是根据本公开内容的实施例的在形成第一间隔体层140之后的图2的IC 100的横截面视图。可以使用范围广泛的技术中的任何技术由任何适合的电介质材料(或这些材料的组合)来形成第一间隔体层140。例如，在一些情况下，第一间隔体层140可以由下列材料来形成：氧化物(例如，二氧化硅(SiO2))、氮化物(例如，氮化硅(Si3N4))、氮化钛(TiN)、和/或氮碳化硅(SiCN)、氮氧化物(例如，氮氧化硅(SiOxNy))、和/或其任何一种或多种的组合。例如，根据一些实施例，可以例如使用：化学气相沉积(CVD)工艺；和/或原子层沉积(ALD)工艺来形成第一间隔体层140。用于形成第一间隔体层140的其它适合的材料和技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
此外，如针对给定目标应用或最终用途所期望的，可以定制第一间隔体层140的尺寸。在一些实例中，第一间隔体层140可以具有位于例如由IC 100的任何下面的层(例如，经图案化的硬掩模层135’和/或第二绝缘体层130)所提供的形貌之上的大体上均匀的厚度。在一些实例中，第一间隔体层140可以被提供为位于这种形貌之上的大体上共形的层。在一些其它实例中，第一间隔体层140可以被提供有位于这种形貌之上的非均匀或另外变化的厚度。例如，在一些情况下，第一间隔体层140的第一部分可以具有在第一范围内的厚度，而其第二部分具有在第二不同的范围内的厚度。用于第一间隔体层140的其它适合的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
工艺可以如图4中所示地继续，图4是根据本公开内容的实施例的在对第一间隔体层140进行图案化之后的图3的IC 100的横截面视图。如鉴于本公开内容将显而易见的，根据一些实施例，可以使用任何适合的标准和/或定制的图案化工艺来执行第一间隔体层140的图案化。根据一些实施例，可以例如使用反应离子蚀刻(RIE)工艺来对第一间隔体层140进行图案化。同样，如针对给定应用或最终用途所期望的，可以定制对第一间隔体层140进行图案化中所使用的蚀刻化学品。在一些情况下，基于等离子体的干法蚀刻工艺可以用于对第一间隔体层140进行各向异性蚀刻。在一些实施例中，在进行图案化之后，所产生的第一间隔体层140’可以具有横截面剖面可以总体上为圆形的总体上圆柱形的几何结构。在一些其它实施例中，第一间隔体层140’可以具有横截面剖面可以总体上为椭圆形的总体上圆柱形的几何结构。在又一些其它实施例中，第一间隔体层140’可以具有在一些实施例中的横截面剖面总体上为圆环形或椭圆环形的总体上管状的几何结构。在一些情况下，第一间隔体层140’可以具有在大约1-20nm的范围内(例如，大约1-5nm、大约5-10nm、大约10-15nm、大约15-20nm、或大约1-20nm的范围内的任何其它子范围)的侧壁厚度(D3)。用于对第一间隔体层140进行图案化的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
工艺可以如图5中所示地继续，图5是根据本公开内容的实施例的在对第二绝缘体层130、自由磁性层125、以及第一绝缘体层120进行图案化之后的图4的IC 100的横截面视图。如鉴于本公开内容将显而易见的，根据一些实施例，可以使用任何适合的标准和/或定制的图案化工艺来执行第二绝缘体层130、自由磁性层125、以及第一绝缘体层120的图案化。根据一些实施例，可以例如使用：反应离子蚀刻(RIE)工艺、和/或离子研磨工艺来对第二绝缘体层130、自由磁性层125、以及第一绝缘体层120进行图案化。同样，如针对给定应用或最终用途所期望的，可以定制对第二绝缘体层130、自由磁性层125、以及第一绝缘体层120进行图案化中所使用的蚀刻化学品。在一些情况下，基于等离子体的干法蚀刻工艺可以用于对第二绝缘体层130、自由磁性层125、以及第一绝缘体层120进行各向异性蚀刻。
在进行图案化之后，在一些实施例中，所产生的第二绝缘体层130’、自由磁性层125’、以及第一绝缘体层120’可以具有横截面剖面可以总体上为圆形的总体上圆柱形的几何结构。在一些其它实施例中，第二绝缘体层130’、自由磁性层125’、以及第一绝缘体层120’可以具有横截面剖面可以总体上为椭圆形的总体上圆柱形的几何结构。在一些实例中，对自由磁性层125的图案化(例如，蚀刻)可以停止于下面的第一绝缘体层120的上部表面上方。然而，在一些其它实例中，对自由磁性层125的图案化(例如，蚀刻)可以停止于下面的第一绝缘体层120的下部表面下方。在一些情况中，第二绝缘体层130’、自由磁性层125’、以及第一绝缘体层120’可以具有在大约1-100nm的范围内(例如，大约1-25nm、大约25-50nm、大约50-75nm、大约75-100nm、或大约1-100nm的范围内的任何其它子范围)的宽度/直径(D4)。如鉴于本公开内容将意识到的，第二绝缘体层130’、自由磁性层125’、以及第一绝缘体层120’的宽度/直径(D4)可以至少部分地取决于以上所讨论的经图案化的第一间隔体层140’的侧壁厚度(D3)。因此，根据实施例，在一般的意义上，经图案化的第一间隔体层140’可以至少部分地用于确保经图案化的硬掩模层135’相对于第二绝缘体层130’、自由磁性层125’、以及第一绝缘体层120’而大体上中心对准(例如，准确地中心对准或另外在给定容差内)。用于对第二绝缘体层130、自由磁性层125、以及第一绝缘体层120进行图案化的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
如先前所指出的，图6A-6B示出了根据本公开内容的实施例的图5的IC 100的附加处理以提供IC 101。因此，在一些情况下，工艺可以如图6A中所示地继续，图6A是根据本公开内容的实施例的在对固定磁性层105进行图案化之后的图5的IC 100的横截面视图。如鉴于本公开内容将意识到的，可以使用以上例如针对自由磁性层125所讨论的示例性技术中的任何技术来执行固定磁性层105的图案化。在进行图案化之后，在一些实施例中，所产生的固定磁性层105’可以具有横截面剖面可以总体上为圆形的总体上圆柱形的几何结构。在一些其它实施例中，固定磁性层105’可以具有横截面剖面可以总体上为椭圆形的总体上圆柱形的几何结构。在一些情况下，经图案化的固定磁性层105’可以具有在大约1-100nm的范围内(例如，大约1-25nm、大约25-50nm、大约50-75nm、大约75-100nm、或大约1-100nm的范围内的任何其它子范围)的宽度/直径(D4)。如鉴于本公开内容将意识到的，固定磁性层105’的宽度/直径(D4)可以至少部分地取决于以上所讨论的经图案化的第一间隔体层140’的侧壁厚度(D3)。因此，并且根据一些实施例，经图案化的第一间隔体层140’可以用于对IC 101的MTJ器件的固定磁性层105进行图案化(例如，蚀刻)。同样，在一般的意义上，经图案化的第一间隔体层140’可以至少部分地用于确保经图案化的硬掩模层135’相对于经图案化的固定磁性层105’而大体上中心对准(例如，准确地中心对准或另外在给定容差内)。
工艺可以如图6B中所示地继续，图6B是根据本公开内容的实施例的在形成封装层150和上部互连件155之后的图6A的IC 101的横截面视图。可以使用范围广泛的技术中的任何技术由任何适合材料(或这些材料的组合)来形成封装层150。例如，在一些情况下，封装层150可以由下列材料来形成：氧化物(例如，氧化铝(Al2O3)和/或氧化钽(Ta2O5))；氮化物(例如，氮化硅(Si3N4)、氮化钛(TiN)、和/或氮碳化硅(SiCN))；和/或其任何一种或多种的组合。根据一些实施例，可以使用：化学气相沉积(CVD)工艺；和/或原子层沉积(ALD)工艺来形成封装层150。用于形成封装层150的其它适合的材料和技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
此外，如针对给定目标应用或最终用途所期望的，可以定制IC 101的封装层150的尺寸。在一些实例中，封装层150可以具有位于例如由IC 101的任何下面的层(例如，经图案化的硬掩模层135’、经图案化的第一间隔体层140’、经图案化的第二绝缘体层130’、经图案化的自由磁性层125’、经图案化的第一绝缘体层120’、经图案化的固定磁性层105’、和/或金属化的电路层110)所提供的形貌之上的大体上均匀的厚度。在一些实例中，封装层150可以被提供为位于这种形貌之上的大体上共形的层。在一些其它实例中，封装层150可以被提供有位于这种形貌之上的非均匀或另外变化的厚度。例如，在一些情况下，封装层150的第一部分可以具有在第一范围内的厚度，而其第二部分具有在第二不同的范围内的厚度。用于IC 101的封装层150的其它适合的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
如鉴于本公开内容将意识到的，根据一些实施例，可以由以上例如针对下部互连件115所讨论的示例性导电材料中的任何材料来形成上部互连件155。同样，如将意识到的，根据一些实施例，可以使用以上参考下部互连件115所讨论的示例性形成技术中的任何技术来在IC 101之上形成上部互连件155。如将进一步意识到的，如针对目标应用或最终用途所期望的，可以定制上部互连件155的尺寸。例如，在一些实施例中，上部互连件155可以具有在大约0.1-100nm的范围内(例如，大约0.1-1nm、大约1-25nm、大约25-50nm、大约50-75nm、大约75-100nm、或大约0.1-100nm的范围内的任何其它子范围)的宽度/直径(D5)。在一些实例中，上部互连件155可以具有大体上等于(例如，准确地等于或另外在其给定容差内)下部互连件115的宽度/直径(D1)的宽度/直径(D6)。在一些情况下，上部互连件155的宽度/直径(D5)可以小于或大约等于经图案化的硬掩模层135’的宽度/直径(D2)。在一些其它情况下，上部互连件155的宽度/直径(D5)可以大于经图案化的硬掩模层135’的宽度/直径(D2)。用于形成上部互连件155的其它适合的材料、构造、以及技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
如先前所指出的，图7A-7D示出了根据本公开内容的另一个实施例的图5的IC 100的附加处理以提供IC 102。因此，在一些情况下，工艺可以如图7A中所示地继续，图7A是根据本公开内容的实施例的在形成可选的第二间隔体层145之后的图5的IC 100的横截面视图。如鉴于本公开内容将意识到的，根据一些实施例，可以由以上例如针对第一间隔体层140所讨论的示例性电介质材料中的任何电介质材料来形成第二间隔体层145。同样，如将意识到的，根据一些实施例，可以使用以上针对第一间隔体层140所讨论的示例性形成技术中的任何形成技术来在IC 102之上形成第二间隔体层145。用于形成可选的第二间隔体层145的其它适合的材料和技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
此外，如针对给定目标应用或最终用途所期望的，可以定制第二间隔体层145的尺寸。在一些实例中，第二间隔体层145可以具有位于例如由IC 102的任何下面的层(例如，经图案化的硬掩模层135’、经图案化的第一间隔体层140’、经图案化的第二绝缘体层130’、经图案化的自由磁性层125’、经图案化的第一绝缘体层120’、和/或固定磁性层105)所提供的形貌之上的大体上均匀的厚度。在一些实例中，第二间隔体层145可以被提供为位于这种形貌之上的大体上共形的层。在一些其它实例中，第二间隔体层145可以被提供有位于这种形貌之上的非均匀或另外变化的厚度。例如，在一些情况下，第二间隔体层145的第一部分可以具有在第一范围内的厚度，而其第二部分具有在第二不同的范围内的厚度。用于第二间隔体层145的其它适合的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
工艺可以如图7B中所示地继续，图7B是根据本公开内容的实施例的在对第二间隔体层145进行图案化之后的图7A的IC 102的横截面视图。如鉴于本公开内容将意识到的，根据一些实施例，可以使用以上参考第一间隔体层140所讨论的任何示例性的图案化技术和蚀刻化学品来对第二间隔体层145进行图案化。在一些实施例中，在进行图案化之后，所产生的第二间隔体层145’可以具有横截面剖面可以总体上为圆形的总体上圆柱形的几何结构。在一些其它实施例中，第二间隔体层145’可以具有横截面剖面可以总体上为椭圆形的总体上圆柱形的几何结构。在又一些其它实施例中，第二间隔体层145’可以具有在一些实施例中的横截面剖面可以总体上为圆环形或椭圆环形的总体上管状的几何结构。在一些情况下，第二间隔体层145’可以具有在大约1-20nm的范围内(例如，大约1-5nm、大约5-10nm、大约10-15nm、大约15-20nm、或大约1-20nm的范围内的任何其它子范围)的侧壁厚度(D6)。用于对第二间隔体层145进行图案化的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
如图7B中的虚线椭圆中总体上示出的，根据一些实施例，经图案化的第二间隔体层145’的下部部分147’(例如，底部或基部部分)可以着落在沿着IC 102的MTJ器件的侧壁的位置，该位置位于经图案化的第一间隔体层120’下方并且位于固定磁性层105上方。然而，应当指出的是，本公开内容不是如此受限制的。例如，根据一些其它实施例，经图案化的第二间隔体层145’的下部部分147’可以着落在沿着IC 102的MTJ器件的侧壁的位置，该位置位于经图案化的自由磁性层125’下方并且位于经图案化的第一绝缘体层120’上方。在更一般的意义上，经图案化的第二间隔体层145’的下部部分147’可以着落在沿着IC 102的MTJ器件的侧壁的任何位置，该位置在对固定磁性层105进行图案化期间不会将经图案化的自由磁性层125’暴露于如以下所讨论的蚀刻副产品的再沉积，。
工艺可以如图7C中所示地继续，图7C是根据本公开内容的实施例的在对固定磁性层105进行图案化之后的图7B的IC 102的横截面视图。在对第二间隔体层145进行图案化(例如，以形成经图案化的第二间隔体层145’)之后，下面的固定磁性层105可以经历图案化。根据一些实施例，经图案化的第二间隔体层145’可以至少部分地用于在对固定磁性层105的图案化期间保护经图案化的自由磁性层125’(和/或IC 102的MTJ的其它层)的侧壁免于再沉积残余的蚀刻副产品。因此，并且根据一些实施例，经图案化的第二间隔体层145’可以被配置为防止或以其它方式降低对于IC 102的MTJ的经图案化的自由磁性层125’与经图案化的固定磁性层105’之间的电短路的任何敏感性。在一些情况下，经图案化的固定磁性层105’可以具有在大约1-100nm的范围内(例如，大约1-25nm、大约25-50nm、大约50-75nm、大约75-100nm、或大约1-100nm的范围内的任何其它子范围)的宽度/直径(D7)。如鉴于本公开内容将意识到的，固定磁性层105’的宽度/直径(D7)可以至少部分地取决于以上所讨论的经图案化的第二间隔体层145’的侧壁厚度(D6)。因此，并且根据一些实施例，经图案化的第二间隔体层145’可以用于对IC 102的MTJ器件的固定磁性层105进行图案化(例如，蚀刻)。在更一般的意义上，并且根据一些实施例，经图案化的第二间隔体层145’和经图案化的第一间隔体层140’的双间隔体组合可以用于对IC 102的MTJ器件的固定磁性层105进行图案化。
工艺可以如图7D中所示地继续，图7D是根据本公开内容的实施例的在形成封装层150和上部互连件155之后的图7C的IC 102的横截面视图。如针对给定的目标应用或最终用途所期望的，可以定制IC 102的封装层150的尺寸。在一些实例中，封装层150可以具有位于例如由IC 102的任何下面的层(例如，经图案化的硬掩模层135’、经图案化的第一间隔体层140’、经图案化的第二间隔体层145’、经图案化的固定磁性层105’、和/或金属化的电路层110)所提供的形貌之上的大体上均匀的厚度。在一些实例中，封装层150可以被提供为位于这种形貌之上的大体上共形的层。在一些其它实例中，封装层150可以被提供有位于这种形貌之上的非均匀或另外变化的厚度。例如，在一些情况下，封装层150的第一部分可以具有在第一范围内的厚度，而其第二部分具有在第二不同的范围内的厚度。用于IC 102的封装层150的其它适合的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
示例性系统
图8示出了借助于使用根据示例性实施例所公开的技术形成的集成电路结构或器件而实施的计算系统1000。如可以看到的，计算系统1000容纳母板1002。母板1002可以包括若干部件，包括但不限于处理器1004和至少一个通信芯片1006，其中的每一个可以物理地和/或电气地耦合至母板1002，或以其它方式集成在其中。如将意识到的，母板1002可以例如是任何印刷电路板，不管是主板、还是安装在主板上的子板、或是仅仅系统1000的板等。根据其应用，计算系统1000可以包括可以或可以不物理地和电气地耦合至母板1002的一个或多个其它部件。这些其它部件可以包括但不限于：易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号存储器、密码存储器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等等)。计算系统1000中所包括的部件中的任何部件可以包括使用根据示例性实施例的所公开的技术而形成的一个或多个集成电路结构或器件。在一些实施例中，多个功能可以集成至一个或多个芯片中(例如，例如应当指出的是，通信芯片1006可以是处理器1004的部分或以其它方式集成至处理器1004中)。
通信芯片1006实现了用于往返于计算系统1000进行数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制电磁辐射来经由非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语不暗示相关联的设备不包含任何导线，虽然在一些实施例中它们可能不包含导线。通信芯片1006可以实施若干无线标准或协议的任一种，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙；并且第二通信芯片1006可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括借助于如在本文各处所描述的使用所公开的技术而形成的一个或多个集成电路结构或器件来实施的板载电路。术语“处理器”可以指的是处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据的器件或器件的一部分。
通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。根据一些这种示例性实施例，通信芯片的集成电路管芯包括如本文中所描述的使用所公开的技术而形成的一个或多个集成电路结构或器件。如鉴于本公开内容将意识到的，应当指出的是，多标准无线能力可以直接集成至处理器1004中(例如，其中将任何芯片1006的功能集成至处理器1004中，而非具有单独的通信芯片)。还应当指出的是，处理器1004可以是具有这种无线能力的芯片组。简言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各个实施方式中，计算设备1000可以是膝上型计算机、上网本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频录像机、或处理数据或采用如本文中各处所描述的使用所公开的技术而形成的一个或多个集成电路结构或器件的任何其它电子设备。
进一步的示例性实施例
以下示例属于进一步的实施例，根据这些实施例，许多置换和构造将是显而易见的。
示例1是一种集成电路，包括：固定磁性层；第一绝缘体层，所述第一绝缘体层形成在所述固定磁性层之上；自由磁性层，所述自由磁性层形成在所述第一绝缘体层之上；第二绝缘体层，所述第二绝缘体层形成在所述自由磁性层之上；导电的硬掩模层，所述导电的硬掩模层形成在所述第二绝缘体层之上，其中，所述硬掩模层具有的宽度/直径小于所述自由磁性层的宽度/直径；以及第一电介质间隔体，所述第一电介质间隔体形成在所述第二绝缘体层之上并且覆盖所述硬掩模层的侧壁。
示例2包括示例1和3-34中的任一个示例的主题，其中，所述固定磁性层包括下列材料中的至少一种：铁(Fe)、钽(Ta)、钌(Ru)、钴(Co)、钴-钯(Co-Pd)、钴-铂(Co-Pt)、钴-铁-硼(CoFeB)、和/或其任何一种或多种的组合。
示例3包括示例1-2和4-34中的任一个示例的主题，其中，所述固定磁性层具有在大约的范围内的厚度。
示例4包括示例1-3和5-34中的任一个示例的主题，其中，所述固定磁性层具有在大约1-100nm的范围内的宽度/直径。
示例5包括示例1-4和6-34中的任一个示例的主题，其中，所述固定磁性层与下面的互连件电子地耦合。
示例6包括示例1-5和7-34中的任一个示例的主题，其中，所述自由磁性层包括钴-铁-硼(CoFeB)和/或钽(Ta)中的至少一种。
示例7包括示例1-6和8-34中的任一个示例的主题，其中，所述自由磁性层具有在大约的范围内的厚度。
示例8包括示例1-7和9-34中的任一个示例的主题，其中，所述自由磁性层具有在大约1-100nm的范围内的宽度/直径。
示例9包括示例1-8和10-34中的任一个示例的主题，其中，所述自由磁性层与上面的互连件电子地耦合。
示例10包括示例1-9和11-34中的任一个示例的主题，其中，所述第一绝缘体层包括氧化镁(MgO)。
示例11包括示例1-10和12-34中的任一个示例的主题，其中，所述第一绝缘体层具有在大约的范围内的厚度。
示例12包括示例1-11和13-34中的任一个示例的主题，其中，所述第一绝缘体层具有在大约1-100nm的范围内的宽度/直径。
示例13包括示例1-12和14-34中的任一个示例的主题，其中，所述第二绝缘体层包括下列材料中的至少一种：氧化镁(MgO)、氧化钽(Ta2O5)、氧化铝(Al2O3)、和/或其任何一种或多种的组合。
示例14包括示例1-13和15-34中的任一个示例的主题，其中，所述第二绝缘体层具有在大约的范围内的厚度。
示例15包括示例1-14和16-34中的任一个示例的主题，其中，所述第二绝缘体层具有在大约1-100nm的范围内的宽度/直径。
示例16包括示例1-15和17-34中的任一个示例的主题，其中，所述硬掩模层包括下列材料中的至少一种：钨(W)、钽(Ta)、钛(Ti)、钌(Ru)、氮化钛(TiN)、氮化钽(TaN)、和/或其任何一种或多种的组合。
示例17包括示例1-16和18-34中的任一个示例的主题，其中，所述硬掩模层具有在大约1-200nm的范围内的厚度。
示例18包括示例1-17和19-34中的任一个示例的主题，其中，所述硬掩模层具有在大约1-100nm的范围内的宽度/直径。
示例19包括示例1-18和20-34中的任一个示例的主题，其中，所述硬掩模层相对于所述自由磁性层是中心对准的。
示例20包括示例1-19和21-34中的任一个示例的主题，其中，所述第一电介质间隔体包括下列材料中的至少一种：二氧化硅(SiO2)、氮化硅(Si3N4)、氮化钛(TiN)、氮碳化硅(SiCN)、氮氧化硅(SiOxNy)、和/或其任何一种或多种的组合。
示例21包括示例1-20和22-34中的任一个示例的主题，其中，所述第一电介质间隔体具有在大约1-20nm的范围内的侧壁厚度。
示例22包括示例1-21和23-34中的任一个示例的主题，其中，所述第一电介质间隔体具有横截面剖面为圆形或椭圆形的圆柱形几何结构。
示例23包括示例1-22和24-34中的任一个示例的主题，并且还包括封装层，所述封装层形成在由所述硬掩模层、所述第一电介质间隔体、所述第二绝缘体层、所述自由磁性层、所述第一绝缘体层、以及所述固定磁性层所提供的形貌之上。
示例24包括示例1-23和25-34中的任一个示例的主题，并且还包括第二电介质间隔体，所述第二电介质间隔体形成在所述固定磁性层之上并且覆盖所述自由磁性层的侧壁。
示例25包括示例24的主题，其中，所述第二电介质间隔体的下部部分存在于所述第一绝缘体层的侧壁下方和所述固定磁性层的侧壁上方。
示例26包括示例24的主题，其中，所述第二电介质间隔体的下部部分存在于所述自由磁性层的侧壁下方和所述第一绝缘体层的侧壁上方。
示例27包括示例24的主题，其中，所述第二电介质间隔体包括下列材料中的至少一种：二氧化硅(SiO2)、氮化硅(Si3N4)、氮化钛(TiN)、氮碳化硅(SiCN)、氮氧化硅(SiOxNy)、和/或其任何一种或多种的组合。
示例28包括示例24的主题，其中，所述第二电介质间隔体和所述第一电介质间隔体是不同的材料成分。
示例29包括示例24的主题，其中，所述第二电介质间隔体具有在大约1-20nm的范围内的侧壁厚度。
示例30包括示例24的主题，其中，所述第二电介质间隔体具有横截面剖面为圆形或椭圆形的圆柱形几何结构。
示例31包括示例24的主题，其中，所述第二电介质间隔体被配置为防止所述自由磁性层与所述固定磁性层之间的电短路。
示例32包括示例24的主题，并且还包括封装层，所述封装层形成在由所述硬掩模层、所述第一电介质间隔体、所述第二电介质间隔体、以及所述固定磁性层所提供的形貌之上。
示例33是一种嵌入式存储器器件，所述嵌入式存储器器件包括示例1-32中的任一项所述的集成电路。
示例34包括示例33的主题，其中，所述嵌入式存储器器件是自旋扭矩转移存储器(STTM)器件。
示例35是一种形成集成电路的方法，所述方法包括：形成磁性隧道结(MTJ)，所述磁性隧道结(MTJ)包括：固定磁性层、位于所述固定磁性层之上的第一绝缘体层、以及位于所述第一绝缘体层之上的自由磁性层；在所述自由磁性层之上形成第二绝缘体层；在所述第二绝缘体层之上形成导电的硬掩模层；以及在所述第二绝缘体层之上形成第一电介质间隔体并且所述第一电介质间隔体覆盖所述硬掩模层的侧壁。
示例36包括示例35和37-51中的任一个示例的主题，并且还包括：对所述固定磁性层进行图案化以将其宽度/直径减小至大约等于所述自由磁性层的宽度/直径。
示例37包括示例35-36和38-51中的任一个示例的主题，其中，形成所述硬掩模层包括：在由所述第二绝缘体层提供的形貌之上沉积所述硬掩模层；以及对所述硬掩模层进行图案化以将其宽度/直径减小至小于或大约等于所述第二绝缘体层的宽度/直径。
示例38包括示例37的主题，其中，沉积所述硬掩模层包含物理气相沉积(PVD)工艺和/或原子层沉积(ALD)工艺中的至少一种。
示例39包括示例37的主题，其中，对所述硬掩模层进行图案化包含反应离子蚀刻(RIE)工艺和/或离子研磨工艺中的至少一种。
示例40包括示例35-39和41-51中的任一个示例的主题，其中，形成所述第一电介质间隔体包括：在由所述硬掩模层和所述第二绝缘体层提供的形貌之上沉积所述第一电介质间隔体；以及对所述第一电介质间隔体进行图案化以将其尺寸减小至覆盖所述硬掩模层的侧壁。
示例41包括示例40的主题，其中，沉积所述第一电介质间隔体包含化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺中的至少一种。
示例42包括示例40的主题，其中，对所述第一电介质间隔体进行图案化包含反应离子蚀刻(RIE)工艺。
示例43包括示例35-42和44-51中的任一个示例的主题，并且还包括：在由所述硬掩模层、所述第一电介质间隔体、所述第二绝缘体层、所述自由磁性层、所述第一绝缘体层、以及所述固定磁性层所提供的形貌之上形成封装层。
示例44包括示例35-43和45-51中的任一个示例的主题，并且还包括：在所述固定磁性层之上形成第二电介质间隔体，并且所述第二电介质间隔体覆盖所述自由磁性层的侧壁。
示例45包括示例44的主题，其中，形成所述第二电介质间隔体包括：在由所述硬掩模层、所述第一电介质间隔体、所述第二绝缘体层、以及所述自由磁性层所提供的形貌之上沉积所述第二电介质间隔体；以及对所述第二电介质间隔体进行图案化以使得所述第二电介质间隔体的下部部分存在于：所述自由磁性层的侧壁下方和所述第一绝缘体层的侧壁上方；或所述第一绝缘体层的侧壁下方和所述固定磁性层的侧壁上方。
示例46包括示例45的主题，其中，沉积所述第二电介质间隔体包含化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺中的至少一种。
示例47包括示例45的主题，其中，对所述第二电介质间隔体进行图案化包含反应离子蚀刻(RIE)工艺。
示例48包括示例35-47和49-51中的任一个示例的主题，并且还包括：对所述固定磁性层进行图案化以将其宽度/直径减小至大于所述自由磁性层的宽度/直径。
示例49包括示例35-48和50-51中的任一个示例的主题，并且还包括：在由所述硬掩模层、所述第一电介质间隔体、所述第二电介质间隔体、以及所述固定磁性层所提供的形貌之上形成封装层。
示例50是使用包括示例35-49和51中的任一个示例的主题的方法而形成的嵌入式存储器器件。
示例51包括示例50的主题，其中，所述嵌入式存储器器件是自旋扭矩转移存储器(STTM)器件。
示例52是一种自旋扭矩转移存储器(STTM)器件，包括：固定磁性层；第一氧化镁(MgO)层，所述第一氧化镁(MgO)层形成在所述固定磁性层之上；自由磁性层，所述自由磁性层形成在所述第一绝缘体层之上；第二氧化镁(MgO)层，所述第二氧化镁(MgO)层形成在所述自由磁性层之上；基于金属的硬掩模层，所述基于金属的硬掩模层形成在所述第二绝缘体层之上，其中，所述基于金属的硬掩模层具有的宽度/直径小于所述自由磁性层的宽度/直径并且在大约1-100nm的范围内，并且其中，所述基于金属的硬掩模层与所述自由磁性层电子地耦合；以及第一电介质间隔体，所述第一电介质间隔体形成在所述第二绝缘体层之上并且覆盖所述基于金属的硬掩模层的侧壁，其中，所述第一电介质间隔体具有在大约1-20nm的范围内的侧壁厚度。
示例53包括示例52和54-61中的任一个示例的主题，其中，所述固定磁性层包括下列各种材料中的至少一种：铁(Fe)、钽(Ta)、钌(Ru)、钴(Co)、钴-钯(Co-Pd)、钴-铂(Co-Pt)、钴-铁-硼(CoFeB)、和/或其任何一种或多种的组合。
示例54包括示例52-53和55-61中的任一个示例的主题，其中，所述自由磁性层包括钴-铁-硼(CoFeB)和/或钽(Ta)中的至少一种。
示例55包括示例52-54和56-61中的任一个示例的主题，其中，所述基于金属的硬掩模层包括下列材料中的至少一种：钨(W)、钽(Ta)、钛(Ti)、钌(Ru)、氮化钛(TiN)、氮化钽(TaN)、和/或其任何一种或多种的组合。
示例56包括示例52-55和57-61中的任一个示例的主题，其中，所述第一电介质间隔体包括下列材料中的至少一种：二氧化硅(SiO2)、氮化硅(Si3N4)、氮化钛(TiN)、氮碳化硅(SiCN)、氮氧化硅(SiOxNy)、和/或其任何一种或多种的组合。
示例57包括示例52-56和58-61中的任一个示例的主题，并且还包括第二电介质间隔体，所述第二电介质间隔体形成在所述固定磁性层之上并且覆盖所述自由磁性层的侧壁，其中，所述第二电介质间隔体具有在1-20nm的范围内的侧壁厚度。
示例58包括示例57的主题，其中，所述第二电介质间隔体的下部部分存在于：所述自由磁性层的侧壁下方和所述第一绝缘体层的侧壁上方；或所述第一绝缘体层的侧壁下方和所述固定磁性层的侧壁上方。
示例59包括示例57的主题，所述第二电介质间隔体包括下列材料中的至少一种：二氧化硅(SiO2)、氮化硅(Si3N4)、氮化钛(TiN)、氮碳化硅(SiCN)、氮氧化硅(SiOxNy)、和/或其任何一种或多种的组合。
示例60包括示例52-59和61中的任一个示例的主题，并且还包括：下部电极，所述下部电极电子地耦合到所述固定磁性层；以及上部电极，所述上部电极电子地耦合到所述自由磁性层。
示例61是包括示例52-60中的任一个示例的STTM器件的嵌入式存储器器件。
出于说明和描述的目的已经介绍了示例性实施例的前述描述。其不旨在是耗尽性的或将本公开内容限制为所公开的精确形式。鉴于本公开内容，许多修改和变动是可以的。其旨在本公开内容的范围不受此具体实施方式的限制，而是受所附权利要求的限制。要求保护该申请的优先权的未来提交的申请可以用不同的方式来要求保护所公开的主题，并且通常可以包括如本文中各处所公开的或以其它方式展示的一个或多个限制的任何集合。

Claims (25)

1.一种集成电路，包括：
固定磁性层；
第一绝缘体层，所述第一绝缘体层形成在所述固定磁性层之上；
自由磁性层，所述自由磁性层形成在所述第一绝缘体层之上；
第二绝缘体层，所述第二绝缘体层形成在所述自由磁性层之上；
导电的硬掩模层，所述导电的硬掩模层形成在所述第二绝缘体层之上，其中，所述硬掩模层具有的宽度/直径小于所述自由磁性层的宽度/直径；以及
第一电介质间隔体，所述第一电介质间隔体形成在所述第二绝缘体层之上并且覆盖所述硬掩模层的侧壁。
2.根据权利要求1所述的集成电路，其中，所述固定磁性层与下面的互连件电子地耦合，并且其中，所述自由磁性层与上面的互连件电子地耦合。
3.根据权利要求1所述的集成电路，其中，所述自由磁性层和所述硬掩模层中的每一个层具有在大约1-100nm的范围内的宽度/直径。
4.根据权利要求1所述的集成电路，其中，所述硬掩模层相对于所述自由磁性层是中心对准的。
5.根据权利要求1所述的集成电路，其中，所述第一电介质间隔体具有横截面剖面为圆形或椭圆形的圆柱形几何结构。
6.根据权利要求1所述的集成电路，还包括封装层，所述封装层形成在由所述硬掩模层、所述第一电介质间隔体、所述第二绝缘体层、所述自由磁性层、所述第一绝缘体层、以及所述固定磁性层所提供的形貌之上。
7.根据权利要求1所述的集成电路，还包括第二电介质间隔体，所述第二电介质间隔体形成在所述固定磁性层之上并且覆盖所述自由磁性层的侧壁。
8.根据权利要求7所述的集成电路，其中，所述第二电介质间隔体具有横截面剖面为圆形或椭圆形的圆柱形几何结构。
9.根据权利要求7所述的集成电路，还包括封装层，所述封装层形成在由所述硬掩模层、所述第一电介质间隔体、所述第二电介质间隔体、以及所述固定磁性层所提供的形貌之上。
10.一种嵌入式存储器器件，所述嵌入式存储器器件包括根据权利要求1-9中的任一项所述的集成电路。
11.根据权利要求10所述的嵌入式存储器器件，其中，所述嵌入式存储器器件是自旋扭矩转移存储器(STTM)器件。
12.一种形成集成电路的方法，所述方法包括：
形成磁性隧道结(MTJ)，所述磁性隧道结(MTJ)包括：固定磁性层、位于所述固定磁性层之上的第一绝缘体层，以及位于所述第一绝缘体层之上的自由磁性层；
在所述自由磁性层之上形成第二绝缘体层；
在所述第二绝缘体层之上形成导电的硬掩模层；以及
在所述第二绝缘体层之上形成第一电介质间隔体，并且所述第一电介质间隔体覆盖所述硬掩模层的侧壁。
13.根据权利要求12所述的方法，还包括：
对所述固定磁性层进行图案化以将其宽度/直径减小至大约等于所述自由磁性层的宽度/直径。
14.根据权利要求12所述的方法，其中，形成所述硬掩模层包括：
在由所述第二绝缘体层提供的形貌之上沉积所述硬掩模层；以及
对所述硬掩模层进行图案化以将其宽度/直径减小至小于或大约等于所述第二绝缘体层的宽度/直径。
15.根据权利要求12所述的方法，其中，形成所述第一电介质间隔体包括：
在由所述硬掩模层和所述第二绝缘体层提供的形貌之上沉积所述第一电介质间隔体；以及
对所述第一电介质间隔体进行图案化以将其尺寸减小至覆盖所述硬掩模层的侧壁。
16.根据权利要求12所述的方法，还包括：
在由所述硬掩模层、所述第一电介质间隔体、所述第二绝缘体层、所述自由磁性层、所述第一绝缘体层、以及所述固定磁性层所提供的形貌之上形成封装层。
17.根据权利要求12所述的方法，还包括：
在所述固定磁性层之上形成第二电介质间隔体，并且所述第二电介质间隔体覆盖所述自由磁性层的侧壁。
18.根据权利要求17所述的方法，其中，形成所述第二电介质间隔体包括：
在由所述硬掩模层、所述第一电介质间隔体、所述第二绝缘体层、以及所述自由磁性层所提供的形貌之上沉积所述第二电介质间隔体；以及
对所述第二电介质间隔体进行图案化以使得所述第二电介质间隔体的下部部分存在于：
所述自由磁性层的侧壁下方和所述第一绝缘体层的侧壁上方；或
所述第一绝缘体层的侧壁下方和所述固定磁性层的侧壁上方。
19.根据权利要求18所述的方法，还包括：
对所述固定磁性层进行图案化以将其宽度/直径减小至大于所述自由磁性层的宽度/直径。
20.根据权利要求18所述的方法，还包括：
在由所述硬掩模层、所述第一电介质间隔体、所述第二电介质间隔体、以及所述固定磁性层所提供的形貌之上形成封装层。
21.一种自旋扭矩转移存储器(STTM)器件，包括：
固定磁性层；
第一氧化镁(MgO)层，所述第一氧化镁(MgO)层形成在所述固定磁性层之上；
自由磁性层，所述自由磁性层形成在所述第一绝缘体层之上；
第二氧化镁(MgO)层，所述第二氧化镁(MgO)层形成在所述自由磁性层之上；
基于金属的硬掩模层，所述基于金属的硬掩模层形成在所述第二绝缘体层之上，其中，所述基于金属的硬掩模层具有的宽度/直径小于所述自由磁性层的宽度/直径并且在大约1-100nm的范围内，并且其中，所述基于金属的硬掩模层与所述自由磁性层电子地耦合；以及
第一电介质间隔体，所述第一电介质间隔体形成在所述第二绝缘体层之上并且覆盖所述基于金属的硬掩模层的侧壁，其中，所述第一电介质间隔体具有在大约1-20nm的范围内的侧壁厚度。
22.根据权利要求21所述的STTM器件，还包括第二电介质间隔体，所述第二电介质间隔体形成在所述固定磁性层之上并且覆盖所述自由磁性层的侧壁，其中，所述第二电介质间隔体具有在大约1-20nm的范围内的侧壁厚度。
23.根据权利要求22所述的STTM器件，其中，所述第二电介质间隔体的下部部分存在于：
所述自由磁性层的侧壁下方和所述第一绝缘体层的侧壁上方；或
所述第一绝缘体层的侧壁下方和所述固定磁性层的侧壁上方。
24.根据权利要求23所述的STTM器件，还包括：
下部电极，所述下部电极电子地耦合到所述固定磁性层；以及
上部电极，所述上部电极电子地耦合到所述自由磁性层。
25.一种嵌入式存储器器件，所述嵌入式存储器器件包括根据权利要求21-24中的任一项所述的STTM器件。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110649061A (zh) * 2018-06-27 2020-01-03 台湾积体电路制造股份有限公司 用于磁隧道结的间隔件堆叠件
CN112563410A (zh) * 2019-09-10 2021-03-26 铠侠股份有限公司 磁性存储装置
WO2022228166A1 (zh) * 2021-04-28 2022-11-03 浙江驰拓科技有限公司 一种硬掩模的制备方法及磁随机存储器的制备方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882121B2 (en) 2014-03-28 2018-01-30 Intel Corporation Techniques for forming spin-transfer torque memory having a dot-contacted free magnetic layer
KR20170103800A (ko) * 2015-01-09 2017-09-13 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 측벽 스페이서
US10707411B1 (en) 2015-06-19 2020-07-07 Marvell International Ltd. MRAM structure for efficient manufacturability
US20170069832A1 (en) * 2015-09-03 2017-03-09 Yong-Jae Kim Magnetoresistive memory devices and methods of manufacturing the same
WO2017048271A1 (en) * 2015-09-18 2017-03-23 Intel Corporation Spin transfer torque memory (sttm), methods of forming the same using a non-conformal insulator, and devices including the same
US10304603B2 (en) * 2016-06-29 2019-05-28 International Business Machines Corporation Stress control in magnetic inductor stacks
US10811177B2 (en) 2016-06-30 2020-10-20 International Business Machines Corporation Stress control in magnetic inductor stacks
US11043492B2 (en) 2016-07-01 2021-06-22 Intel Corporation Self-aligned gate edge trigate and finFET devices
US10714680B2 (en) * 2018-08-27 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Large height tree-like sub 30nm vias to reduce conductive material re-deposition for sub 60nm MRAM devices
US10516102B1 (en) * 2018-10-16 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple spacer assisted physical etching of sub 60nm MRAM devices
US10726892B2 (en) 2018-12-06 2020-07-28 Sandisk Technologies Llc Metallic magnetic memory devices for cryogenic operation and methods of operating the same
CN111952440B (zh) * 2019-05-16 2023-04-07 中电海康集团有限公司 Mram器件的制造方法
US11437431B2 (en) 2020-01-15 2022-09-06 Taiwan Semiconductor Manufacturing Company Limited Memory device with flat-top bottom electrodes and methods for forming the same
US20230061985A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic random access memory device and formation method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102239562A (zh) * 2008-12-08 2011-11-09 Nxp股份有限公司 制造隧穿晶体管的方法和包括隧穿晶体管的ic
CN102754210A (zh) * 2010-01-14 2012-10-24 高通股份有限公司 具有非均一电流路径的自旋力矩驱动的磁性隧道结及用于形成所述磁性隧道结的复合硬掩模架构
CN102823008A (zh) * 2010-03-29 2012-12-12 高通股份有限公司 磁性隧道结存储元件及其制造方法
US20130001652A1 (en) * 2011-07-01 2013-01-03 Masatoshi Yoshikawa Magnetoresistive element and method of manufacturing the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6897532B1 (en) * 2002-04-15 2005-05-24 Cypress Semiconductor Corp. Magnetic tunneling junction configuration and a method for making the same
KR100535046B1 (ko) * 2002-12-30 2005-12-07 주식회사 하이닉스반도체 마그네틱 램의 형성방법
US7112454B2 (en) * 2003-10-14 2006-09-26 Micron Technology, Inc. System and method for reducing shorting in memory cells
US7381343B2 (en) 2005-07-08 2008-06-03 International Business Machines Corporation Hard mask structure for patterning of materials
US7531367B2 (en) * 2006-01-18 2009-05-12 International Business Machines Corporation Utilizing sidewall spacer features to form magnetic tunnel junctions in an integrated circuit
US8138561B2 (en) 2008-09-18 2012-03-20 Magic Technologies, Inc. Structure and method to fabricate high performance MTJ devices for spin-transfer torque (STT)-RAM
US7939188B2 (en) * 2008-10-27 2011-05-10 Seagate Technology Llc Magnetic stack design
US7863060B2 (en) * 2009-03-23 2011-01-04 Magic Technologies, Inc. Method of double patterning and etching magnetic tunnel junction structures for spin-transfer torque MRAM devices
US7989224B2 (en) * 2009-04-30 2011-08-02 International Business Machines Corporation Sidewall coating for non-uniform spin momentum-transfer magnetic tunnel junction current flow
US8133809B2 (en) 2010-08-11 2012-03-13 Magic Technologies, Inc. Method to fabricate thin metal via interconnects on copper wires in MRAM devices
US9245608B2 (en) 2011-09-22 2016-01-26 Qualcomm Incorporated Thermally tolerant perpendicular magnetic anisotropy coupled elements for spin-transfer torque switching device
US8866242B2 (en) 2011-11-10 2014-10-21 Qualcomm Incorporated MTJ structure and integration scheme
KR101617113B1 (ko) * 2011-12-20 2016-04-29 인텔 코포레이션 자기 메모리 소자 콘택의 크기 감소 및 중심 배치 방법
US9172033B2 (en) * 2013-07-03 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method thereof
US9406875B2 (en) * 2013-12-17 2016-08-02 Qualcomm Incorporated MRAM integration techniques for technology scaling
KR102249872B1 (ko) * 2014-03-26 2021-05-11 인텔 코포레이션 환상 콘택트들을 갖는 스핀 전달 토크 메모리(sttm) 소자들을 형성하는 기술들
US9882121B2 (en) 2014-03-28 2018-01-30 Intel Corporation Techniques for forming spin-transfer torque memory having a dot-contacted free magnetic layer
US9972775B2 (en) * 2015-03-12 2018-05-15 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device having low-k interconnects

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102239562A (zh) * 2008-12-08 2011-11-09 Nxp股份有限公司 制造隧穿晶体管的方法和包括隧穿晶体管的ic
CN102754210A (zh) * 2010-01-14 2012-10-24 高通股份有限公司 具有非均一电流路径的自旋力矩驱动的磁性隧道结及用于形成所述磁性隧道结的复合硬掩模架构
CN102823008A (zh) * 2010-03-29 2012-12-12 高通股份有限公司 磁性隧道结存储元件及其制造方法
US20130001652A1 (en) * 2011-07-01 2013-01-03 Masatoshi Yoshikawa Magnetoresistive element and method of manufacturing the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110649061A (zh) * 2018-06-27 2020-01-03 台湾积体电路制造股份有限公司 用于磁隧道结的间隔件堆叠件
CN110649061B (zh) * 2018-06-27 2022-12-13 台湾积体电路制造股份有限公司 用于磁隧道结的间隔件堆叠件
CN112563410A (zh) * 2019-09-10 2021-03-26 铠侠股份有限公司 磁性存储装置
CN112563410B (zh) * 2019-09-10 2023-10-03 铠侠股份有限公司 磁性存储装置
WO2022228166A1 (zh) * 2021-04-28 2022-11-03 浙江驰拓科技有限公司 一种硬掩模的制备方法及磁随机存储器的制备方法

Also Published As

Publication number Publication date
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