CN106030808A - 分段式npn垂直双极晶体管 - Google Patents
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Abstract
在所描述的实例中，一种分段式双极晶体管(100)包含半导体表面(106)中的p‑基极，其包含至少一个p‑基极指状物(140)，所述p‑基极指状物(140)具有包含接触所述p‑基极指状物(140)的所述半导体表面上的硅化物层(159)的基极金属线的基极金属/硅化物堆叠。n+掩埋层(126)在所述p‑基极之下。集电极包含n+沉降区(115)，其从所述半导体表面延伸到所述n+掩埋层(126)，其包含具有集电极金属/硅化物堆叠的集电极指状物，所述集电极金属/硅化物堆叠包含接触所述集电极指状物的所述半导体表面上的硅化物层的集电极金属线。n+射极(150)具有至少一个射极指状物，其包含接触所述射极指状物的所述半导体表面上的所述硅化物层(159)的射极金属/硅化物堆叠。所述射极金属/硅化物堆叠和/或集电极金属/硅化物堆叠包含具有间隙(150c)的分段，其切割金属线和/或所述堆叠的所述硅化物层。
Description
技术领域
本发明大体涉及半导体装置结构，且更特定来说，涉及具有用于提升晶体管的静电放电容差的结构的垂直双极晶体管。
背景技术
双极结晶体管是由一对P-N结形成的有源半导体装置，其包含射极-基极结及集电极-基极结。NPN双极结晶体管具有薄的p型材料区域，其在提供射极及集电极区域的n型材料的两个区域之间提供基极区域。PNP双极结晶体管具有薄的n型材料区域，其在构成射极及集电极区域的p型材料的两个区域之间提供基极区域。由跨越射极-基极结所施加的电压控制在集电极区域与射极区域之间产生电流流动的电荷载子的移动。
出于对其它装置的静电放电(ESD)保护，常规垂直NPN双极装置通常包含与n+沉降区扩散一起的n+掩埋层(NBL)，其作为每一装置带状物(或指状物)中的集电极以提供低电阻路径以将ESD撞击诱发的电流载送回到衬底的顶部表面(例如，顶部硅表面)。BiCMOS技术通常使用具有NBL的垂直NPN晶体管作为集电极及深n+沉降区扩散以形成用于ESD保护电路的电流返回路径。
发明内容
静电放电(ESD)保护电路包含具有n+掩埋层(NBL)的垂直NPN晶体管装置，其作为集电极及深n+沉降区扩散以形成电流返回路径。针对简短(例如，100ns)的传输线脉冲(TLP)脉冲，此类ESD电路在ESD事件期间展示良好的电流处理性能。然而，在较长的TLP脉冲长度(例如，500ns)处，ESD诱发的电流流动导致细丝形成于垂直NPN装置的晶体管中，因此装置在相对较低的电流下可能经历热故障。此外，甚至对于可能无需形成细丝来传导较大量的电流的简短的TLP脉冲，NPN晶体管的电压根据电流电平而上升及下降，因此装置为不良的电压钳。此类装置不能按比例调整(例如，500ns)到用于系统级ESD保护(例如，用于汽车应用)的较长的ESD脉冲。
在所描述的实例中，“分段式”垂直NPN双极晶体管有助于通过防止部分横向传导路径、通过将附加电阻引入到侧向电流流动路径来防止ESD事件期间电流流动的细丝形成。本文中所使用的分段是指将给定晶体管端子指状物(或带状物)(例如，射极或集电极)的硅化物堆叠(金属/硅化物堆叠)上的金属“打破”或“切割”成多个片段，不论整体装置可包含具有单个或多个端子指状物的单个NPN晶体管还是各自具有单个或多个端子指状物的一阵列NPN指状物。
附图说明
图1A是根据实例实施例的具有切割的实例单个指状物分段式NPN双极晶体管的触点处的透视横截面视图，其中所得间隙在射极指状物上的金属/硅化物堆叠的金属线及硅化物层两者中。
图1B是根据实例实施例的具有切割的实例多指状物分段式垂直NPN双极晶体管的触点处的透视横截面视图，其中所得间隙通过射极指状物中的一者上的金属/硅化物堆叠的金属线及硅化物层及一对切割形成通过集电极带状物上的金属线及硅化物层的间隙。
图2A是描绘ESD撞击之后的电流细丝形成的常规双极晶体管阵列的示意图。
图2B是根据实例实施例的图2A中的晶体管阵列的示意图，所述晶体管阵列具有来自闭塞硅化物层及金属切割的附加电阻以在ESD撞击期间通过阵列将附加电阻(展示为R1)提供于横向电流流动的路径中，具有任选射极负反馈电阻器(展示为R2)。
图3说明根据实例实施例的ESD保护的集成电路(IC)的高级描绘，所揭示的分段式双极晶体管被并入到所述ESD保护的集成电路中以保护IC的一或多个端子。
图4A描绘2个串联连接的已知垂直NPN双极晶体管晶体管在100ns及500ns的TLP脉冲宽度下用作参考/控制的ESD性能。
图4B描绘根据实例实施例的2个串联连接的所揭示的分段式NPN双极晶体管晶体管在100ns的TLP脉冲宽度下的ESD性能。
图4C描绘根据实例实施例的2个串联连接的所揭示的分段式NPN双极晶体管晶体管在500ns的TLP脉冲宽度下的ESD性能。
具体实施方式
图1A是根据实例实施例的具有n+射极150(下文，射极150)中的切割的实例单个指状物分段式NPN双极晶体管(晶体管100)的触点处的透视横截面视图，其中所得间隙150c在射极150上的金属/硅化物堆叠的金属线及硅化物层两者中。间隙150c从触点射极150的包含硅化物层片段159b上的金属线片段170b的第二射极金属/硅化物堆叠片段150b分段(分离)包含硅化物层片段159a上的金属线片段170a的第一射极金属/硅化物堆叠片段150a。金属线在本文中大体被称作金属线170，除非使用后缀字母进行修饰。
尽管图仅展示针对(例如)图1A中所展示的每一金属/硅化物堆叠的单一触点，其通过填充有塞型金属(例如，W)157的电介质层167到衬底105上的半导体表面106上的相应的经掺杂区域，每一金属/硅化物堆叠通常具有多个此类触点。此外，尽管在图1A中展示单个间隙150c，但多个间隙为可能的，且所揭示的间隙可在射极指状物、基极指状物及集电极指状物的金属/硅化物堆叠中的一或多者中。
所揭示的经掺杂硅或其它半导体(全部都并联电连接)的正上方的金属/硅化物堆叠的分段涉及：移除金属切割之下的金属线170及硅化物层159中的至少一者以提升由切割创建的间隙区域中的电阻。切割金属线170且将金属切割之下的硅化物层159留在金属/硅化物堆叠中为所揭示的“弱”形式的分段，这是因为硅化物层仍提供相当低的电阻路径。相比之下，切割金属线与下伏硅化物层159两者(例如，使用硅化物块(SiBLK))为相对“强”形式的分段，这是因为当除了其上的金属线170外还切割硅化物层159时，迫使ESD诱发的电流在硅化物层159下方的经掺杂硅或其它半导体中流动，所述电流通常具有高的多的电阻。
晶体管100为单个指状物晶体管的实例，其是比以下各物更基本的晶体管布置：多指状物晶体管(参见下文所描述的图1B)；及提供串联连接的晶体管的多晶体管阵列，其中每一晶体管可具有多个指状物(参见下文所描述的图2B)。晶体管100包含衬底105，将其展示为具有半导体表面106的p-衬底，其可包含硅、硅锗或其它半导体材料。一个特定布置是：包含衬底105上的硅/锗(SiGe)的包含硅的半导体表面106。元件符号106a表示p-半导体表面106的顶部(顶部半导体表面106a)。
晶体管100包含n+沉降区扩散115，其耦合到n+BL(NBL)126，其提供用于在将晶体管100用作ESD保护装置(参见下文所描述的图3)时传递ESD诱发的电流的低电阻路径。N+沉降区扩展115及NBL 126通常包含含磷物，而且也可包含其它n-掺杂物，例如，As或Sb。
晶体管100包含p-基极指状物140及形成于p-基极指状物140中的n+射极150。尽管展示单个射极指状物，但所揭示的双极晶体管可具有多个射极指状物。p-基极指状物140具有p+基极触点147。射极150可包含含磷物、砷或锑。NBL 126在p-基极指状物140之下。第二射极金属/硅化物堆叠片段150b触点射极150，而第一射极金属/硅化物堆叠片段150a(包含硅化物层片段159a上的金属线片段170a)由间隙150c与第一射极金属/硅化物堆叠片段150a分离。
电介质层167包含到顶部半导体表面106a上的相应触点的侧部。通过电介质层167的触点包含用于触点p-半导体表面106及衬底105的到p+区域146的触点、用于触点p-基极指状物140的到p+基极触点147的触点、到射极150的触点及到n+沉降区扩散115的触点。
可使用SiBLK过程提供间隙150c的区之上的硅化物层159的选择性不存在，其涉及：留下层(通常是电介质层)以防止所沉积的硅化物层接触半导体表面。可无需额外光掩模步骤，大体连同对触点及SiBLK掩模的改变，由合适的金属掩模提供金属线170中的间隙。针对间隙150c的长度，在间隙150c之上不存在金属线170及下伏硅化物层159迫使ESD诱发的电流(从正受保护的电路接收)进入射极150的表面，如与第一射极金属/硅化物堆叠片段150a及第二射极金属/硅化物堆叠片段150b相比，其可加入显著的串联电阻。
在一些设计中，也可将多指状物单个晶体管描述为具有多个晶体管指状物或被多指状化。如本文中所使用的指定“多指状物”是指装置的基极、射极及任选的集电极扩散的配置。多指状化装置通常包含与多个基极扩散指状物(或带状物)互相交叉的多个射极扩散指状物(或带状物)。互相交叉的布置改进装置的电流载送能力。在其它ESD保护电路设计中，用导线串联连接晶体管的堆叠以增大操作电压。全部这些晶体管排列可受益于所揭示的分段。
图1B是根据实例实施例的具有切割的实例多指状物分段式垂直NPN双极晶体管180(晶体管180)的触点处的透视横截面视图，其中所得间隙通过射极指状物150d(三(3)个射极指状物150d、150e及150f中的一者)上的金属/硅化物堆叠的金属线170及硅化物层159及一对切割形成通过集电极带状物上的金属线及硅化物层的间隙115i1及115i2。使用图1B的多指状物结构增加晶体管180的电流处理能力。
第一射极金属/硅化物堆叠片段包含金属线片段170d1及硅化物片段159d1，而第二射极金属/硅化物堆叠片段包含由间隙150d3分离的金属线片段170d2及硅化物片段159d2，间隙150d3通过金属线及硅化物。将半导体表面106中的基极指状物展示为148a、148b、148c及148d。由间隙115i1及115i2将n+沉降区扩散115的表面之上的集电极带状物切割成第一集电极带状物金属/硅化物堆叠片段，其包含硅化物片段159h上的金属线片段170h及包含硅化物片段159g上的金属线片段170g的第二集电极带状物金属/硅化物堆叠片段。
为实现图1B的多指状物结构，可将射极(E)或基极(B)布置于装置的中心处，且将基极或射极的对称布置提供于中心射极或基极的两侧处，在表示为C/BE/BE...BE/B/C的形成中，其中C为具有n+沉降区扩散115表面的集电极，且由邻近的E使用每一B。在2维中，C在结构的两个端处且围绕结构的外围形成，其中两个集电极由n+沉降区扩散115彼此连接到多指状物结构下方所形成的NBL 126及顶部半导体表面106a之上的集电极带状物。
尽管在图1A及图1B两者中出于简化起见展示为单个NPN双极装置，但典型的实用ESD保护应用可使用所揭示的双极晶体管的阵列，其提供串联连接的晶体管(而非单个大面积双极晶体管)以提供较高的击穿电压能力。
图2A是描绘在被描绘为闪电的ESD撞击之后的电流细丝形成的常规双极晶体管阵列200的示意图。全部电流流过第一行晶体管中的单个晶体管210及第二行晶体管中的单个晶体管220到接地，从而导致显著地加热电流流动路径中的晶体管210及220。
图2B是根据实例实施例的图2A中的晶体管阵列的示意图，所述晶体管阵列经修改以提供所揭示的经分段晶体管阵列250，其具有来自闭塞硅化物及所述经闭塞硅化物之上的金属切割的附加电阻以在ESD撞击期间将附加电阻(展示为R1)提供于通过阵列的横向电流流动路径中，其中将任选射极负反馈电阻器展示为R2。展示射极负反馈电阻器R2与有源区255的区域接触(而非在电介质层(例如，沟槽隔离或场电介质)之上)，其中所展示的晶体管也形成于有源区255的区域中。在一个实例中，射极负反馈电阻器R2包含n+经参杂多晶硅电阻器。通过四个路径中的每一者基本上相等地分布从ESD撞击产生的电流，所述四个路径通过接收ESD撞击的节点(晶体管的顶行中的晶体管的集电极)与接地之间的经串联连接的所揭示的经分段晶体管对。
在射极负反馈电阻器包含多晶硅的情况下执行的一些ESD容差实验中，形成于沟槽隔离之上的多晶硅电阻器在具有多晶硅射极负反馈电阻器正下方的有源区域(硅)的在另外方面相同的装置之前出故障。在有源区域255(如图2B中所展示)正上方形成多晶硅(或有可能是其它)射极负反馈电阻器使晶体管更稳固，此有可能归因于有源区域充当“散热片”以减小从传导ESD脉冲产生的加热。
通过添加与射极串联的射极电阻器，将负反馈提供到晶体管以减小细丝形成的风险。所揭示的到电阻器R1的间隙经定向至少实质上平行于分段晶体管中的电流流动。如本文中所使用，实质上平行意味着间隙能够防止金属和/或硅化物材料中的原本将存在于相邻金属/硅化物堆叠片段之间的横向电流传导。
图3说明根据实例实施例的IC 300的构造的高级描绘，其中所揭示的分段式双极晶体管100(充当ESD保护装置)被并入于IC 300的构造中以保护IC的一或多个端子。图3中的相应分段式双极晶体管100的顶部处所指示的“T”表示由合适的触发器电路所提供的输入。
IC 300包含功能电路324，其为实现及实施IC 300的所要功能性(例如，数字IC(例如，数字信号处理器)或模拟IC(例如，放大器或功率转换器)的功能性)的集成电路。由IC 300所提供的功能电路的能力可(例如)从简单装置到复杂装置的范围而变化。含于功能电路324内的特定功能性对所描述的实例不重要。
IC 300还包含数个外部端子，功能电路324通过所述外部端子实施其功能。在图3中说明那几个外部端子。端子的数目及其功能也可以广泛地变化。在图3的实例IC 300中，所展示的两个端子作为共同输入及输出端子(I/O)操作，如所属领域中众所周知，功能电路324可通过所述输入及输出端子接收传入信号且可产生输出。图3还展示用于IC的专用输入端子IN及专用输出端子OUT。还将端子IN及OUT连接到功能电路324。在此实例中，电力供应器端子Vdd接收正电力供应器电压，而提供接地端子Vss以接收参考电压(例如，系统接地)。尽管未展示，但连接到ESD保护装置100的接地耦合到VSS，例如，以电阻方式耦合或短接在一起。
IC 300包含连接到其端子中的每一者的所揭示的分段式双极晶体管100的例子。每一分段式双极晶体管100被连接到与功能电路324并联的其对应端子。分段式双极晶体管100还被连接到电力供应器及与功能电路324并联的参考电压端子VDD、VSS。然而，在一些应用中，受保护的装置的一些引脚(例如，二极管保护的电力供应器引脚)将为自保护的。还可保护引脚免受不同等级的ESD撞击(例如，人体模型(HBM)、充电装置模型(CDM)及IEC)影响。
在至少一个实例中，图4A描绘2个串联连接的已知垂直NPN双极晶体管在100ns及500ns的TLP脉冲宽度(用作基线参考/控制)下的ESD性能。图4A的已知NPN双极晶体管针对短(100ns)TLP脉冲展示相当良好的电流处理性能，但在较长脉冲长度(例如，所展示的500ns)下，在1Amp下方发生故障，其中所诱发的电流流动很有可能形成细丝，使装置经历热故障。甚至对于可在无故障的情况传导相对较大量的电流的100ns的TLP脉冲，已知垂直NPN双极晶体管的电压根据电流上升及下降，因此此装置既不是可靠的电压钳，也不能按比例调整到用于系统级ESD测试的较长脉冲。
图4B及图4C描绘根据实例实施例的2个串联连接的所揭示的分段式NPN双极晶体管晶体管分别在100ns及500ns的TLP脉冲宽度下的ESD性能。所揭示的分段式NPN双极晶体管包含射极及具有大约0.44欧姆的电阻的n+多晶硅射极负反馈电阻器中的分段。在图4C的实例中，所揭示的分段式NPN双极晶体管改进500ns的TLP稳固性超过已知参考(如上文所指出，在1Amp下发生故障)大致一数量级。虽然钳行为仍然稍微不理想(某一电压变化)，但所揭示的分段NPN双极晶体管将为用于较高性能系统级ESD测试的良好候选。
所描述的实例的优点包含无需使用新的光掩模过程步骤的实施方案。在一个应用中，可由掩模改变独立修改现有BiCMOS装置以支持更严格的ESD脉冲测试。针对汽车及具有系统级ESD测试要求的其它高电压应用，期望所揭示的分段式双极晶体管实现较低成本的较高性能解决方案。
所描述的实例在形成半导体裸片中是有用的，所述半导体裸片可被集成到多种组装流程中以形成多种不同装置及有关产品。半导体裸片可包含在其中的各种元件和/或其上的层，所述层包含阻挡层、电介质层、装置结构、有源元件，及包含源极区域、漏极区域、位线、基极、射极、集电极、导电线及导电通孔的无源元件。此外，半导体裸片可从多种工艺形成，包含双极绝缘栅极双极晶体管(IGBT)、CMOS、BiCMOS及MEMS。
在所描述的实施例中，修改是可能的，且在权利要求书的范围内，其它实施例是可能的。
Claims (18)
1.一种分段式双极晶体管，其包括：
衬底，其具有半导体表面；
所述半导体表面中的p-基极，其包含至少一个p-基极指状物，所述p-基极指状物包含基极金属/硅化物堆叠，所述基极金属/硅化物堆叠包含接触所述p-基极指状物的所述半导体表面上的硅化物层的基极金属线；
n+掩埋层，其在所述半导体表面中的所述p-基极之下；
集电极，其包含横向于所述p-基极、从所述半导体表面延伸到所述n+掩埋层的n+沉降区扩散，其包含集电极指状物，所述集电极指状物包含集电极金属/硅化物堆叠，所述集电极金属/硅化物堆叠包含接触所述集电极指状物的所述半导体表面上的硅化物层的集电极金属线；以及
所述p-基极的部分内的n+射极，其包含至少一个射极指状物，所述射极指状物包含射极金属/硅化物堆叠，所述射极金属/硅化物堆叠包含接触所述射极指状物的所述半导体表面上的硅化物层的射极金属线；
其中所述射极金属/硅化物堆叠包含分段，所述分段包含在所述射极的所述半导体表面上的所述射极金属线中或所述硅化物层中的射极间隙，或所述集电极金属/硅化物堆叠包含分段，所述分段包含在所述集电极指状物的所述半导体表面上的所述集电极金属线中或所述硅化物层中的集电极间隙。
2.根据权利要求1所述的晶体管，其中所述射极间隙通过所述射极的所述半导体表面上的所述射极金属线与所述硅化物层两者，所述射极的所述半导体表面位于所述射极金属线中的所述射极间隙下以用于迫使电流流过所述射极间隙到所述射极的所述半导体表面中。
3.根据权利要求2所述的晶体管，其中所述集电极间隙在所述集电极的所述半导体表面上的所述集电极金属线与所述硅化物层两者中，所述集电极的所述半导体表面位于所述集电极金属线中的所述集电极间隙下以用于迫使电流流过所述集电极间隙到所述集电极的所述半导体表面中。
4.根据权利要求1所述的晶体管，其中所述至少一个基极指状物包含多个基极指状物，且所述至少一个射极指状物包含与所述多个基极指状物互相交叉的多个所述射极指状物。
5.根据权利要求1所述的晶体管，其进一步包括与所述射极串联的射极负反馈电阻器。
6.根据权利要求5所述的晶体管，其中所述射极负反馈电阻器包含经掺杂的多晶硅，其与所述半导体表面上的有源区的区域直接接触。
7.根据权利要求1所述的晶体管，其进一步包括串联堆叠的所述分段式双极晶体管的阵列，其中所述分段经定位以通过所述阵列将电阻添加到横向电流流动路径。
8.根据权利要求1所述的晶体管，其中所述半导体表面包含硅。
9.根据权利要求1所述的晶体管，其中所述半导体表面包含硅/锗，且所述衬底包含硅。
10.一种集成电路IC，其包括：
衬底，其具有半导体表面；
使用所述半导体表面形成的功能电路，其经配置以实现及实施具有包含至少第一端子及接地端子的多个端子的功能性；
至少一个分段式双极晶体管，其被配置为用于所述IC的形成于所述半导体表面中的静电放电ESD保护装置，所述分段式双极晶体管包含：
所述半导体表面中的p-基极，其包含至少一个p-基极指状物，所述p-基极指状物包含基极金属/硅化物堆叠，所述基极金属/硅化物堆叠包含接触所述p-基极指状物的所述半导体表面上的硅化物层的基极金属线；
n+掩埋层，其在所述半导体表面中的所述p-基极之下；
集电极，其包含横向于所述p-基极、从所述半导体表面延伸到所述n+掩埋层的n+沉降区扩散，其包含集电极指状物，所述集电极指状物包含集电极金属/硅化物堆叠，所述集电极金属/硅化物堆叠包含接触所述集电极指状物的所述半导体表面上的硅化物层的集电极金属线；及
所述p-基极的部分内的n+射极，其包含至少一个射极指状物，所述射极指状物包含射极金属/硅化物堆叠，所述射极金属/硅化物堆叠包含接触所述射极指状物的所述半导体表面上的硅化物层的射极金属线；
其中所述射极金属/硅化物堆叠包含分段，所述分段包含在所述射极的所述半导体表面上的所述射极金属线中或所述硅化物层中的射极间隙，或所述集电极金属/硅化物堆叠包含分段，所述分段包含在所述集电极指状物的所述半导体表面上的所述集电极金属线中或所述硅化物层中的集电极间隙。
11.根据权利要求10所述的IC，其中所述射极间隙通过在所述射极的所述半导体表面上的所述射极金属线与所述硅化物层两者，所述射极的所述半导体表面位于所述射极金属线中的所述射极间隙下以用于迫使电流流过所述射极间隙到所述射极的所述半导体表面中。
12.根据权利要求11所述的IC，其中所述集电极间隙在所述集电极的所述半导体表面上的所述集电极金属线与所述硅化物层两者中，所述集电极的所述半导体表面位于所述集电极金属线中的所述集电极间隙下以用于迫使电流流过所述集电极间隙到所述集电极的所述半导体表面中。
13.根据权利要求11所述的IC，其中所述至少一个基极指状物包含多个基极指状物，且所述至少一个射极指状物包含与所述多个基极指状物互相交叉的多个所述射极指状物。
14.根据权利要求10所述的IC，其进一步包括与所述射极串联的射极负反馈电阻器。
15.根据权利要求14所述的IC，其中所述射极负反馈电阻器包含经掺杂的多晶硅，其与所述半导体表面上的有源区的区域直接接触。
16.根据权利要求10所述的IC，其中所述分段式双极晶体管包含串联堆叠的所述分段式双极晶体管的阵列，且所述分段经定位以将电阻添加到通过所述阵列的横向电流流动路径。
17.根据权利要求10所述的IC，其中所述半导体表面包含硅。
18.根据权利要求10所述的IC，其中所述半导体表面包含硅/锗，且所述衬底包含硅。
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